JP2004515957A - データ信号からクロック信号を回復するための位相同期ループ - Google Patents
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Abstract
本発明は、非線形デジタル位相検出器（ＤＰＤ）を有する遅延同期ループ（ＤＬＬ）を備える、データ信号（ＤＳ）からクロック信号（ＣＬ）を回復するための位相同期ループに関するものである。位相同期ループに組み込まれている遅延ロックループは、非線形位相検出器として機能する。本発明の位相同期ループは、経済的に製造でき、特には、データ通信に使用するのに好適である。
Description
本発明は、データ信号からクロック信号を回復する（Ｒｕｅｃｋｇｅｗｉｎｎｕｎｇ）ための位相同期ループに関する。該位相同期ループは、
クロック信号から導出できる信号を供給するための端子に連結している第１入力部と、データ信号を供給するための端子に連結している第２入力部とを有する位相検出器、位相検出器の出力部に接続している積分器（Ｉｎｔｅｇｒａｔｏｒ）、および、制御入力部が、積分器の出力部と接続されており、位相検出器の２つの入力部のうちの１つと出力側で接続している遅延部を備える遅延同期ループ（Ｖｅｒｚｏｅｇｅｒｕｎｇｓｒｅｇｅｌｓｃｈｌｅｉｆｅ）と、
積分器の出力部に接続しているループフィルタと、
出力部にクロック信号を導出できる電圧制御発振器とを備えている。なお、該電圧制御発振器は、ループフィルタの出力部に入力側で接続している。
【０００１】
受信したデータ信号（例えば、０と１とのランダムな連続を有する２値信号からのクロック信号）の回復は、データ技術および遠距離通信技術において、主に提起されている問題である。
【０００２】
この解決法として、デジタル位相検出器を有する位相同期ループを使用することがあげられる。つまり、該デジタル位相検出器は、局部発振器用の動作信号（Ｓｔｅｌｌｓｉｇｎａｌ）を生成する。この場合において、デジタル位相検出器では、データ信号における各位相角変更（Ｆｌａｎｋｅｎｗｅｃｈｓｅｌｎ）、すなわち論理値０から論理値１へ、およびその逆へ変更される度ごとに、データ信号の位相角が、クロック信号のクロック位相と比較される。この際、位相検出器は、その出力部において、情報「早すぎるクロック」、「遅すぎるクロック」、「正しいクロックまたは位相不明」を生成する。この信号情報によって、局部電圧制御発振器（ＶＣＯ，Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力信号の周波数が再探索され（ｕｍｇｅｔａｓｔｅｔ）、データ信号の位相角が復調される。この原則は、例えば、論文「ランダム２値信号からのクロック回復」（”Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ ｆｒｏｍ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｉｇｎａｌｓ”， Ｊ． Ｄ． Ｈ． Ａｌｅｘａｎｄｅｒ， Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ １１巻， Ｎｏ，２２ （１９７５年）， ５４１〜５４２頁）および 論文「Ｓｉバイポーラ位相および８Ｇｂ／ｓまでのクロック抽出用周波数検出器ＩＣ」（”Ｓｉ Ｂｉｐｏｌａｒ Ｐｈａｓｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ ＩＣ ｆｏｒ Ｃｌｏｃｋ Ｅｘｔｒａｃｔｉｏｎ ｕｐ ｔｏ ８ Ｓｂ／ｓ”， Ａ． Ｐｏｔｔｂａｋｋｅｒ， Ｕ． Ｌａｎｇｍａｎｎ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ２７巻， Ｎｏ，１２ （１９９２年）， １７４７〜１７５１頁）に記載されている。
【０００３】
データ信号からクロック信号を得るために、位相同期ループＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）においてデジタル位相検出器を使用することは、回路分野において（ｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｓｃｈ）簡単に実現できる。しかし、デジタル的な、あるいは非線形な位相検出器の動作方法は、線形の作用の動作と比較して、位相誤差が起こると、この位相誤差の符号のみを認識する。従って、位相検出器の動作方法が位相誤差の大きさを認識しないことは、伝送システムにとって非常に不利である。その結果、システムの線形の伝送関数、および位相変調用の変調帯域幅を特定することができない。しかし、遠距離通信技術では、遠距離にてデータの伝送を行うという頻繁に提起される問題がある。このデータ伝送の場合には、多数の信号再生器を直列に生成できなくてはならない。そこで、クロック回復のために用いられる回路は、線形的であり、よく定義されている変調帯域幅を備えていることが望ましい。
【０００４】
特許明細書ＤＥ１９８４２７１１Ａ１は、データ信号回復およびクロック信号再生成のための回路を開示している。この回路では、デジタル位相検出器を有するクロック回復用ＰＬＬの他に、線形アナログ位相検出器を有する第２ＰＬＬが備えられている。この第２ＰＬＬは、第１ＰＬＬの下流側に接続されており、第１段階において生成されたクロックから、出力クロック信号を生成する。しかし、このような回路は、第２電圧制御発振器が必要となる。従って、このことに伴って付加的な費用が必要になる。
【０００５】
論文「１５５ＭＨｚクロック回復遅延および位相同期ループ」（”Ａ １５５−ＭＨｚ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｄｅｌａｙ− ａｎｄ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｎｇ”， Ｔ． Ｈ． Ｌｅｅ，Ｊ． Ｆ． Ｂｕｌｚａｃｃｈｅｌｌｉ， ｌＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔｅｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ＳＣ−２７巻１９９２年１２月， １７３６〜１７４６頁）は、一般的な回路（ｇａｔｔｕｎｇｓｇｅｍａｅｓｓｅ Ｓｃｈａｌｔｕｎｇ）を開示している。この回路では、遅延同期ループＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）は、並列接続した位相同期ループＰＬＬと組み合わせている。これにより、高性能な非常に早いクロック信号の回復と、良好なジッター特性（Ｊｉｔｔｅｒ−Ｅｉｇｅｎｓｃｈａｆｔｅｎ）とを達成できる。使用する位相検出器は、この場合、複数、例えば、５つの出力値を想定してもよく、これら出力値は、ループ積分器にて、三角形状の信号（Ｄｒｅｉｅｃｋｓｓｉｇｎａｌ）を形成するために積分する。
【０００６】
ここに記載されている同期ループ（Ｒｅｇｅｌｓｃｈｌｅｉｆｅ）におけるループフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ）は、関数Ｈｆ＝ＫＤ／ｓで示され、比例成分を持たない純粋な積分器を備えている（図９参照）。このループフィルタの出力部には、ＶＣＯ、電圧制御発振器を接続している。このＶＣＯは、高精度の水晶発振器（ＶＣＸＯ）として設計する必要があり、その周波数は、データ率からほんの少しだけ異なっている。発振器周波数とデータ信号のデータ率との間におけるいくつかの差は、制御可能な遅延部も制御するループフィルタの静止状態の調整値（ｓｔａｔｉｏｎａｅｒｅｎ Ｓｔｅｌｌｗｅｒｔｅｓ）を用いて補正する必要がある。このことにより、遅延同期ループの位相制御領域は、章「Ｃ．Ｄ／ＰＬＬの取得特性」にて説明されているように、制限されている。
【０００７】
上記Ｄ／ＰＬＬの規定は、位相伝送関数（ジッター伝送関数）Ｈ（ｓ）の両極を用いて行われる（章Ｂ参照）。これら両極は、ＰＬＬパラメータＫ０のようなＤＬＬパラメータＫＤ、ＫΦ、によって構成される。しかし、線形の構成部、特に、定義した検出器定数ＫＤを有する線形位相検出器は、この線形関数の正しい規定のために必要である。この位相検出器は、品質的な証明の他に、位相誤差に関する量的な証明もできなくてはならない。
【０００８】
本発明の目的は、前節でクレーム化したように、データ信号からクロック信号を回復するための位相同期ループを、線形位相同期ループがさらに簡易化して設計できるように、さらに発展させることである。
【０００９】
本発明によれば、その目的は、前提でクレーム化しているように、位相検出器が非線形位相検出器であるように発展させ、データ信号からクロック信号を回復するための位相同期ループによって達成する。
【００１０】
クロック信号は、通常、所定の知られている、２値の符号化された０と１との連続（０と１とは通常は交互である）を備えている。
【００１１】
これに対し、データ信号は、例えば、会話データ、原稿データ、画像データなど、受信器には事前に知られていない符号化情報を搬送している。従って、より長期間にわたって、周波数帯変換機の使用が、０および１の発生を同じ確率に平均化することができる場合でさえも、例えば、受信器において、データ信号が基礎となっているクロック情報を知る必要はない。従って、データ信号からのクロック信号の回復は、情報および通信技術において、非常に重要である。
【００１２】
位相検出器の非線形性またはデジタル性は、特に、位相検出器が、２つの入力信号間の位相誤差が正であるか負であるかという品質的な証明を行うが、位相誤差の大きさについての量的な証明を行わないという特徴を有する。このような位相検出器は、「バングバング検出器（Ｂａｎｇ−Ｂａｎｇ−Ｄｅｔｅｋｔｏｒ）」とも称される。この位相検出器は、特に、回路技術的に比較的少ないコストで設計できることにより特徴付けられる。
【００１３】
この場合、位相検出器の出力部にて、信号を生成してもよい。この信号は、クロック信号の位相角が、データ信号の位相角より先か後か、あるいは位相角と一致しているか、または現在のところ不明であるかに依存している、例えば、３つの値、すなわち速すぎるクロック、正しいクロック、または遅すぎるクロックを想定することができる。出力部におけるこのような信号は、位相差が正符号を有している場合には、正の値を有し、位相差が負符号を有している場合には、負の値を有し、または、位相差がゼロであるか、あるいは現在のところ算出できない場合には、ゼロの値を有する３値信号であってもよい。しかし、出力部の信号は、位相差の大きさについての量的な証明は搬送しない。
【００１４】
また、もう一つの方法として、位相検出器の出力部にて、２値信号を生成してもよい。この信号は、位相差が正符号を有しているか負符号を有しているかに応じて、論理値０または論理値１を搬送する。
【００１５】
これは、高いパフォーマンスを可能にする、ＤＬＬと組み合わせたＰＬＬの長所、およびデジタル位相検出器の簡単な構造と簡単な実施との長所を組み合わせている。この場合、積分器と、デジタル位相検出器と、積分器と、制御できるように設計している遅延部とを有する遅延同期ループＤＬＬは、全体として回路素子を示す。この回路素子は、その電気特性に関して、線形である、アナログ位相検出器に相当している。
【００１６】
本原則に基づき、非線形位相検出器は、回路に到着したデータ信号をクロック信号と比較するために用いる。このとき、データ信号またはクロック信号のどちらかを、遅れて位相検出器に供給する。位相検出器は、その出力部に動作信号、例えば、３値動作信号を用意する。この動作信号によって、デジタル位相検出器の下流に接続している積分器が駆動される。積分器の出力部は、ＤＬＬを構成するために、遅延部と接続している。この遅延部は、データ信号経路またはクロック信号経路において、デジタル位相検出器の入力側に備えている。この場合、遅延部は、制御された遅延部として構成してもよい。また、この場合、遅延は、積分器の出力部にて生成した信号を用いて制御する。
【００１７】
この制御ループは、遅延同期ループＤＬＬを形成している。この場合、クロック位相がデータ位相に復調（ｎａｃｈｇｅｆｕｅｈｒｔ）するか、またはデータ位相が、非線形的な、非常に速く行われる調整過程において、現在のクロック位相に復調する。デジタル位相検出器の１つの入力部に接続されている遅延部は、線形特性曲線を備えている場合には、積分器の出力部で生成されたＤＬＬからの出力信号は、データ信号位相のクロック位相の差に、線形形式に依存する。
【００１８】
位相同期ループにおいて、積分器の出力部で生成される信号は、今度は、積分器の下流に接続されているループフィルタにおいてフィルタ処理され、ループフィルタの下流に接続されている電圧制御発振器を制御する。この場合、ループフィルタは、ＰＬＬの帯域幅を規定できる比例成分と、データ信号位相とクロック信号位相との間の残りの制御誤差を、ゼロに、またはできるだけ少なくすることができる積分成分とを備えている。
【００１９】
本発明の好ましい一実施形態において、積分器の下流に接続されているループフィルタは、比例的な調整成分を備えている。この比例的な成分は、実際の位相制御に役立つ。しかし、提案された構造では、第２の位相伝送関数を生成するために、ループフィルタは、遅延ループを使用するよりもむしろ、積分成分を備えている。この積分成分は、伝送関数の第２極を導入する。この場合において、積分器（Ｉｎｔｅｇｒｉｅｒｅｒ）の積分定数（Ｉｎｔｅｇｒａｔｉｏｎｓｋｏｎｓｔａｎｔｅ）は、わずかに小さい。このとき、遅延同期ループの時間経過は、常にわずかに小さいので、位相検出器は、線形特性（ｌｉｎｉｅａｒｅｓ Ｖｅｒｈａｌｔｅｎ）を有する必要はない。したがって、より簡単な非線形位相検出器を使用できる。
【００２０】
上記構造の場合、位相伝送関数の両極は、このための位相検出器の定義出力値あるいは線形の出力値を必要とすることなく、位相同期ループのパラメータを用いて規定することができる。
【００２１】
本発明の好ましい一実施形態に係る位相伝送関数は、
【００２２】
【数１】
【００２３】
となる。ただし、Ｆは、ループフィルタの伝送関数、Ｋτは、遅延部の転換崚度（Ｋｏｎｖｅｒｓｉｏｎｓｓｔｅｉｌｈｅｉｔ）（位相／電圧）、Ｋοは、電圧制御発振器の転換崚度（回路周波数／電圧）Ｋｄは、位相検出器定数（電圧／位相）、ｓは、複素数の回路周波数、Ｔは、積分器の積分時間定数である。
【００２４】
わずかに小さいと想定される積分時間定数Ｋとすると、位相伝送関数Ｈ（ｓ）は、
【００２５】
【数２】
【００２６】
となり、この中には、従来のＰＬＬの移送伝送関数Ｈｋｌａｓｓｉｓｃｈ（ｓ）
【００２７】
【数３】
【００２８】
と比較して、検出器定数Ｋｄは生じていない。
【００２９】
従来のＰＬＬ理論のように、上記構造のＨ（ｓ）は、伝送関数Ｆが、第１次数の割り算される有理数の関数である場合、すなわち積分成分を備えている場合には、２次数である。提案された構造では、位相検出器は非線形であるが、規定のために、非線形のまたはバングバング位相検出器によって定義されないＫＤを、式１／Ｋτおよび第２項の調整ループによって、線形システムとして規定する。
【００３０】
積分成分を有するループフィルタの他の長所は、データ信号のデータ率とＶＣＯ周波数との差が、積分成分によって調整されることである。この調節過程の終了後、遅延同期ループは、周波数の差がなくなるように、その同じ駆動範囲で動作されることができる。さらに、高精度水晶発振器は不要である。その上、広範囲において調整可能な電圧制御発振器ＶＣＯも使用できる。このことは、ギガヘルツ範囲の高いデータ率において特に意味がある。なぜなら、このような高周波数のために、水晶発振器を実現できないからである。
【００３１】
本発明における、他の好ましい実施形態では、遅延部が、データ信号供給用端子と、位相検出器の第２入力部との間に接続されている。データ経路における遅延部の構造は、紹介された原則の１つの可能な形態であって、これにより特に簡単な回路構成が可能である。
【００３２】
データ経路に遅延部が配置されている好ましい一実施形態では、遅延部が、それを制御するために、積分器の出力部に接続されている。
【００３３】
本発明の他の実施形態では、遅延部が、電圧制御発振器の出力部と、位相検出器の第１入力部との間に接続されている。この場合、遅延部は、回路のクロック経路に配置されている。
【００３４】
さらに他の好ましい本発明の実施形態では、遅延部が、クロック経路に配置されると、それを制御するために、積分器の出力部と接続されている。
【００３５】
クロック経路に遅延部を配置する場合の他の好ましい実施形態では、クロック出力信号を供給するために、さらなる遅延部が出力部と接続されている。このとき、さらなる遅延部の遅延時間が、クロック経路にある遅延部における、遅延時間の調整領域の下限よりも小さいことが有利である。
【００３６】
他の好ましい実施形態では、クロック経路に遅延部を配置する場合には、データ信号位相を発振器に導出できる信号の位相角と適合させるために、少なくとも１つの適合遅延部を有する適合カスケード回路が、位相検出器および積分器に備えられている。このことにより、ジッターに関する許容範囲を、高速遅延同期ループによって設定される限界まで広げることができる。
【００３７】
本発明のさらに好ましい実施形態では、積分器が、ローパスフィルタとして形成されている。
【００３８】
さらなる本発明の詳細を従属請求項に示す。
【００３９】
本発明を、以下に図を参照して複数の実施例について詳しく説明する。
図１は、データ経路に制御可能な遅延部を有する、本発明の第１実施例のブロック図である。
図２は、クロック経路に制御可能な、本発明の第２実施例のブロック図である。
図３は、図２のクロック信号の信号波形（Ｓｉｇｎａｌｖｅｒｌａｅｕｆｅ）を示す図である。
図４は、図２に示された適合カスケード回路を有する、位相同期ループの発展形を示す。
【００４０】
図１は、データ信号ＤＳからクロック信号ＣＬを回復するための位相同期ループを示す。信号入力部Ｓと制御入力部Ｓとを有する電圧制御遅延部ＶＺＳを介して、データ信号ＤＳは、遅延されたデータ信号ＤＳ＊に変換され、デジタル位相検出器ＤＰＤへ、そのプラス入力部Ｐから供給される。クロック信号ＣＬは、デジタル位相検出器のＭで示す他のマイナス入力部に供給される。デジタル位相検出器ＤＰＤの出力部に、動作電圧（Ｓｔｅｌｌｓｐａｎｎｕｎｇ）ＵＢを導出できる。この動作電圧ＵＢは、入力信号間の位相角の関数として、電圧値を相互に用意する。この際、動作電圧ＵＢは、３値電圧である。この３値電圧を、例えば、データ信号ＤＳ＊の位相角が、クロック信号ＣＬの位相角に関して早すぎる場合には正の電圧値とし、位相角が遅すぎる場合には負の値とし、位相角が相互に一致しているか、あるいはデータ信号から情報が得られなかった場合には、データ信号ＤＳにおいて位相角変更は行われないので、０とする。デジタルもしくは非線形の位相検出器ＤＰＤの出力部に、時間定数Ｔを有する積分器ＩＲが接続されている。この場合、この時間定数Ｔは、データ信号ＤＳのいくつかのデータビットを平滑化される度に、平均電圧ＵＤが、積分器ＩＲの出力部で生成されるように設定されている。平均電圧ＵＤは、遅延回路ＶＺＳの制御入力部ＳＴに平均電圧ＵＤを供給することにより、電圧制御遅延部ＶＺＳを制御するために用いられる。動作電圧ＵＢの上記の例としての定義によって、平均電圧ＵＤは、その平均電圧ＵＤの電圧増加に伴ってその遅延時間が増加するように、遅延部ＶＺＳに動作する。これにより、データ信号ＤＳの先行位相は、ますます遅延する。その結果、この先行は補正される。デジタル位相検出器、積分器、および制御可能な遅延部ＶＺＳを備えた回路は、遅延同期ループＤＬＬを構成している。この場合、遅延されたデータ信号ＤＳ＊の位相角は、ここでは非常に急速に行われる非線形の調整過程において、クロック信号ＣＬの位相に復調する。この場合、積分器ＩＲの出力部で生成される平均電圧ＵＤは、データ信号ＤＳの位相とクロック信号ＣＬの位相角との差に依存する。このとき、電圧制御遅延部ＶＺＳの特性曲線が線形ならば、データ信号ＤＳの位相角の変動は、クロック信号ＣＬの位相角に対して、平均電圧ＵＤに線形的に転換される。
【００４１】
積分器ＩＲの出力部には、さらにループフィルタＬＦが接続されており、このループフィルタＬＦの出力部には、電圧制御発振器ＶＣＯが接続されている。その結果、位相同期ループでは、平均電圧ＵＤによって、電圧制御発振器ＶＣＯの出力部に導出できる信号の周波数が調整されている。このとき、電圧制御発振器ＶＣＯの出力信号は、ちょうどクロック信号ＣＬである。このクロック信号ＣＬは、デジタル位相検出器ＤＰＤの第１入力部に供給される。ループフィルタＬＦは、比例成分と積分成分とを有する伝送関数Ｆ（ｓ）を備えている。このとき、比例的な調整成分（Ｒｅｇｌｅｒａｎｔｅｉｌ）により、位相同期ループの帯域幅を調整できる。さらに、比例および積分成分は、クロック信号ＣＬの位相角と、データ信号ＤＳ＊の位相角との間の残りの制御誤差が、ゼロになるようにも規定できる。
【００４２】
遅延同期ループＤＬＬの整定時間（Ｅｉｎｓｃｈｗｉｎｇｓｚｅｉｔ）は、高レベルの位相同期ループの整定時間よりも小さいように設定できる。積分器ＩＲの積分時間定数Ｔを同じく小さく選択できる。一方、積分時間定数Ｔが非常に大きく選択されている場合は、平均電圧ＵＤが、高レベルの位相同期ループの制御過程を特定せずに、データ信号のいくつかの持続期間に渡って平滑化される。
【００４３】
その結果、本実施例では、非線形デジタル位相検出器ＤＰＤが、クロック信号ＣＬとデータ信号ＤＳとからの位相角の、現在の調整差の範囲（Ｍａｓｓ）として、遅延同期ループＤＬＬの積分器ＩＲの出力部にて生成された線形のアナログ信号とともに、遅延同期ループＤＬＬに配置されている。このようなデジタル位相検出器ＤＰＤは、特に簡単に実現できる。この場合、ループフィルタＬＦは、比例成分と積分成分とを備えるフィルタである。その結果、クロック位相は、残りの制御誤差なく、データ信号の位相角に復調する。
【００４４】
図２は、データ信号ＤＳからクロック信号ＣＬを回復するための位相同期ループの他の実施形態のブロック図を示す。ここでは、電圧制御遅延部ＶＺＳは、図１に基づく位相同期ループとは違い、データ経路ではなく、クロック経路に配置されている。さらに、データ信号ＤＳは、デジタル位相検出器ＤＰＤに、その入力部、すなわちプラス入力部Ｐから直接供給される。そして、電圧制御遅延部ＶＺＳは、デジタル位相検出器ＤＰＤに供給できるクロック信号ＣＬを、時間遅延ＴＤだけ遅延させる。その結果、遅延されたクロック信号ＣＬ１は、デジタル位相検出器ＤＰＤに供給される。第１実施形態のように、平均電圧ＵＤを用いて、時間遅延ＴＤが、電圧制御遅延部ＶＺＳの制御入力部ＳＴにおいて制御される。さらに、平均電圧ＵＤは、その出力部において電圧制御発振器ＶＣＯの出力部でクロック信号ＣＬが生成される電圧制御発振器ＶＣＯを、ループフィルタＬＦを介して駆動する。電圧制御発振器ＶＣＯの出力部に接続されており、時間遅延τを有するさらなる遅延部ＶＺは、クロック出力信号ＣＬ＊を生成する。このクロック出力信号ＣＬ＊は、デジタル位相検出器ＤＰＤから導出されるデータ出力信号Ｄ０と対応している。デジタル位相検出器ＤＰＤおよび積分器ＩＲは、検出器ユニットＤＵを形成するために組み合わされている。
【００４５】
図１に示すように、動作電圧は、３値信号であり、その電圧値は、情報すなわち早すぎるクロック、正しいクロックまたは遅すぎるクロックを搬送している。この際、平均電圧ＵＢは、遅延されたクロック信号ＣＬ１の位相角に対して相対的なデータ信号ＤＳの位相角に依存している。平均電圧ＤＵは、平滑化された動作電圧ＵＢに対応している。この動作電圧ＵＢは、データ信号ＤＳのいくつかのデータビットを超えて、一定、またはほぼ一定である平均電圧ＵＤは、電圧制御遅延部ＶＺＳの時間遅延ＴＤを設定するために用いられる。デジタル位相検出器ＤＰＤ、積分器ＩＲ、および電圧制御遅延部ＢＺＳを備える、図２に基づく遅延ループＤＬＬは、遅延されたクロック信号ＣＬ１の位相を、非線形の方法によって復調して、データ信号ＤＳの位相角に非常に早く復調する。これに対して、データ位相におけるゆっくりした変動は、線形特性を有する電圧制御遅延部ＶＺＳを保持しつつ、平均電圧ＵＤへと一時的に転換する。そして、位相検出器ＤＰＤの非線形特性を削除する。なぜなら、デジタル位相検出器によって認識される位相差は、遅延同期ループＤＬＬにおいて、非常に迅速に０に調整されるからである。
【００４６】
遅延同期ループＤＬＬによって、積分器ＩＲの出力部にて生成され、クロック信号ＣＬ１と比べてデータ信号ＤＳの位相変動に対して比例関係にある平均電圧信号ＵＤは、ループフィルタＬＦを介して、電圧制御発振器ＶＣＯを駆動する。
【００４７】
図１の位相同期ループと比べて、図２の位相同期ループは、クロック経路に挿入される電圧制御遅延部ＶＺＳが、データ経路に配置されているものよりも簡単な回路として生成できるが有利である。
【００４８】
図３は、図２のクロック信号のクロック信号波形を示す。この図は、電圧制御発振器ＶＣＯの出力部に導出できるクロック信号ＣＬ、クロック出力信号ＣＬ＊、および電圧制御遅延部ＶＺＳによって、遅延時間ＴＤだけ遅延する遅延クロック信号ＣＬ１を示す。また、クロック出力信号ＣＬ＊の、クロック信号ＣＬに対する時間遅延を、τで示す。遅延時間ＴＤは、区間境界線ＴＭＩＮからＴＭＡＸまでの区間である限定した範囲にて調整できる。なお、区間境界線ＴＭＩＮ，ＴＭＡＸは、以下の関係が成り立つ：最小遅延時間ＴＭＩＮは、他の遅延部ＶＺの遅延時間τよりも大きくなければならない。また、ＴＭＡＸは、遅延時間τと、発振器信号ＴＰの持続期間との合計よりも小さくなければならない。有意な設定および一時保持時間を有するフリップフロップを、回路構成として使用するならば、これらの設定および一時保持時間は、遅延時間ＴＤの区間境界線に対する条件設定の場合を考慮しなければならない。
【００４９】
図４は、図２の検出ユニットＤＵに接続可能な適合カスケード回路を示す。この場合における、該適合カスケードは、複数の遅延部Ｔ１〜Ｔｎ、および、τ１〜τｎを備えており、これら遅延部によって、データ信号ＤＳの位相角は、発振器ＶＣＯの出力部で、クロック信号ＣＬの位相角に連続的に適合させることができる。この場合、一方では、定まった遅延時間τ１〜τｎを有する遅延部が備えられ、他方では、可変の遅延時間Ｔ１〜Ｔｎを有する遅延部が備えられている。なお、この場合、参照番号τｋ（ｋ＝１．．．ｎ）およびＴｋ（ｋ＝１．．．ｎ）は、対応部材を表すのと同時に、各部材の遅延時間も表している。
【００５０】
適合カスケード回路が誤り無く作動するように、条件τｋ−１＋Ｔｋ≧τｋを満たす必要がある。その結果、ｋ番目のフリップフロップは、従来のシフトレジスタの場合のように、（ｋ−１）番目のフリップフロップより前、または（ｋ−１）番目のフリップフロップと共に作動誘発される。従って、遅延部の最小遅延時間は、Ｔｋｍｉｎ＞＝τｋ−τｋ−１が当てはまる。遅延部の最大遅延時間は、ＴＭＡＸ＝ＴＰ＋τｋ−τｋ−１である。データの間隔を全て使用する場合は、ＴＭＡＸ＝ＴＰ＋ＴＭＩＮとなる。このことから、遅延部Ｔｋの遅延時間は、最大で、例えば、Ｔｋｍｉｎ〜Ｔｋｍｉｎ＋ＴＰに及ぶ持続期間ＴＰでもよい。そのうえ、ジッターに関する位相同期ループの許容は、ｎ段階のカスケード変化に対して、２πのｎ倍に拡大する。しかし、この場合、遅延部τ１〜τｎに接続されているフリップフロップＦＦ１〜ＦＦｎの設定および停止時間は、考慮されないままである。制御可能な遅延時間Ｔ１〜Ｔｎを有する図４の遅延部は、図２の制御可能な遅延部ＶＺＳの代わりである。平均電圧ＵＤは、図４の全ての制御可能な遅延部Ｔ１〜Ｔｎの遅延時間を制御する。図２の発信機ＶＣＯの出力部は、制御されている遅延部Ｔｎと、制御されていない遅延部τｎとの双方の入力部に接続されている。遅延されたクロック信号ＣＬ１が用意されている、制御された遅延部Ｔ１の出力部は、検出器ユニットＤＵにあるデジタル位相検出器ＤＰＤと接続されている。また、制御されている遅延部Ｔ１〜Ｔｎは、直列に接続されている。各制御されていない遅延部τｋの出力部には、フリップフロップＦＦＫ（ｋ＝１．．．ｎ）のクロック入力部Ｃが接続されている。フリップフロップＦＦＫは、相互連続して接続されており、この場合、第１フリップフロップＦＦ１のデータ入力部Ｄは、検出器ユニットＤＵのデータ出力部ＤＯに接続されており、ｎ番目のフリップフロップＦＦｎのデータ出力部Ｑに、データ出力信号Ｄｎを生成され得る。
【００５１】
また、図４に基づく適合カスケード回路によって、デジタル位相検出器ＤＰＤの出力部におけるデータ出力信号は、遅延同期ループＤＬＬの速度に応じて、設定したＰＬＬ帯域幅を越える周波数を有する入力部データ信号ＤＳの主要な位相変調を復調できる。
【図面の簡単な説明】
【図１】
データ経路に制御可能な遅延部を有する、本発明の第１実施例のブロック図である。
【図２】
クロック経路にて制御可能な本発明の第２実施例のブロック図である。
【図３】
図２のクロック信号の信号波形を示す図である。
【図４】
図２に示された適合カスケード回路を有する、位相同期ループの発展形を示す。
【符号の説明】
Ｃ クロック入力部
ＣＬ クロック信号
ＣＬ１ クロック信号から導出される信号
ＣＬ＊ クロック出力信号
Ｄ データ入力部
Ｄ０ データ出力信号
ＤＰＤ デジタル位相検出器
ＤＳ データ信号
ＤＳ＊ 遅延されたデータ信号
ＤＵ 検出器ユニット
ＦＦ１ フリップフロップ
ＦＦ２ フリップフロップ
ＦＦｎ フリップフロップ
Ｆ（ｓ） 伝送関数
ＩＲ 積分器
ＬＦ ループフィルタ
Ｍ マイナス入力部
Ｐ プラス入力部
Ｑ 出力部
Ｓ 信号入力部
ＳＴ 制御入力部
Ｔ 積分時間定数
ＴＤ 遅延時間
τ 遅延時間
ＴＭＡＸ 最大遅延時間
ＴＭＩＮ 最小遅延時間
ＴＰ 持続期間
τ１ 遅延部
τ２ 遅延部
τｎ 遅延部
Ｔ１ 遅延部
Ｔ２ 遅延部
Ｔｎ 遅延部
ＵＢ 動作電圧
ＵＣ 制御電圧
ＵＤ 平均電圧
ＶＣＯ 電圧制御発信機
ＶＺ 遅延部
ＶＺＳ 電圧制御遅延部
クロック信号から導出できる信号を供給するための端子に連結している第１入力部と、データ信号を供給するための端子に連結している第２入力部とを有する位相検出器、位相検出器の出力部に接続している積分器（Ｉｎｔｅｇｒａｔｏｒ）、および、制御入力部が、積分器の出力部と接続されており、位相検出器の２つの入力部のうちの１つと出力側で接続している遅延部を備える遅延同期ループ（Ｖｅｒｚｏｅｇｅｒｕｎｇｓｒｅｇｅｌｓｃｈｌｅｉｆｅ）と、
積分器の出力部に接続しているループフィルタと、
出力部にクロック信号を導出できる電圧制御発振器とを備えている。なお、該電圧制御発振器は、ループフィルタの出力部に入力側で接続している。
【０００１】
受信したデータ信号（例えば、０と１とのランダムな連続を有する２値信号からのクロック信号）の回復は、データ技術および遠距離通信技術において、主に提起されている問題である。
【０００２】
この解決法として、デジタル位相検出器を有する位相同期ループを使用することがあげられる。つまり、該デジタル位相検出器は、局部発振器用の動作信号（Ｓｔｅｌｌｓｉｇｎａｌ）を生成する。この場合において、デジタル位相検出器では、データ信号における各位相角変更（Ｆｌａｎｋｅｎｗｅｃｈｓｅｌｎ）、すなわち論理値０から論理値１へ、およびその逆へ変更される度ごとに、データ信号の位相角が、クロック信号のクロック位相と比較される。この際、位相検出器は、その出力部において、情報「早すぎるクロック」、「遅すぎるクロック」、「正しいクロックまたは位相不明」を生成する。この信号情報によって、局部電圧制御発振器（ＶＣＯ，Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力信号の周波数が再探索され（ｕｍｇｅｔａｓｔｅｔ）、データ信号の位相角が復調される。この原則は、例えば、論文「ランダム２値信号からのクロック回復」（”Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ ｆｒｏｍ Ｒａｎｄｏｍ Ｂｉｎａｒｙ Ｓｉｇｎａｌｓ”， Ｊ． Ｄ． Ｈ． Ａｌｅｘａｎｄｅｒ， Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ １１巻， Ｎｏ，２２ （１９７５年）， ５４１〜５４２頁）および 論文「Ｓｉバイポーラ位相および８Ｇｂ／ｓまでのクロック抽出用周波数検出器ＩＣ」（”Ｓｉ Ｂｉｐｏｌａｒ Ｐｈａｓｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ ＩＣ ｆｏｒ Ｃｌｏｃｋ Ｅｘｔｒａｃｔｉｏｎ ｕｐ ｔｏ ８ Ｓｂ／ｓ”， Ａ． Ｐｏｔｔｂａｋｋｅｒ， Ｕ． Ｌａｎｇｍａｎｎ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ２７巻， Ｎｏ，１２ （１９９２年）， １７４７〜１７５１頁）に記載されている。
【０００３】
データ信号からクロック信号を得るために、位相同期ループＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）においてデジタル位相検出器を使用することは、回路分野において（ｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｓｃｈ）簡単に実現できる。しかし、デジタル的な、あるいは非線形な位相検出器の動作方法は、線形の作用の動作と比較して、位相誤差が起こると、この位相誤差の符号のみを認識する。従って、位相検出器の動作方法が位相誤差の大きさを認識しないことは、伝送システムにとって非常に不利である。その結果、システムの線形の伝送関数、および位相変調用の変調帯域幅を特定することができない。しかし、遠距離通信技術では、遠距離にてデータの伝送を行うという頻繁に提起される問題がある。このデータ伝送の場合には、多数の信号再生器を直列に生成できなくてはならない。そこで、クロック回復のために用いられる回路は、線形的であり、よく定義されている変調帯域幅を備えていることが望ましい。
【０００４】
特許明細書ＤＥ１９８４２７１１Ａ１は、データ信号回復およびクロック信号再生成のための回路を開示している。この回路では、デジタル位相検出器を有するクロック回復用ＰＬＬの他に、線形アナログ位相検出器を有する第２ＰＬＬが備えられている。この第２ＰＬＬは、第１ＰＬＬの下流側に接続されており、第１段階において生成されたクロックから、出力クロック信号を生成する。しかし、このような回路は、第２電圧制御発振器が必要となる。従って、このことに伴って付加的な費用が必要になる。
【０００５】
論文「１５５ＭＨｚクロック回復遅延および位相同期ループ」（”Ａ １５５−ＭＨｚ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ Ｄｅｌａｙ− ａｎｄ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｎｇ”， Ｔ． Ｈ． Ｌｅｅ，Ｊ． Ｆ． Ｂｕｌｚａｃｃｈｅｌｌｉ， ｌＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔｅｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ． ＳＣ−２７巻１９９２年１２月， １７３６〜１７４６頁）は、一般的な回路（ｇａｔｔｕｎｇｓｇｅｍａｅｓｓｅ Ｓｃｈａｌｔｕｎｇ）を開示している。この回路では、遅延同期ループＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）は、並列接続した位相同期ループＰＬＬと組み合わせている。これにより、高性能な非常に早いクロック信号の回復と、良好なジッター特性（Ｊｉｔｔｅｒ−Ｅｉｇｅｎｓｃｈａｆｔｅｎ）とを達成できる。使用する位相検出器は、この場合、複数、例えば、５つの出力値を想定してもよく、これら出力値は、ループ積分器にて、三角形状の信号（Ｄｒｅｉｅｃｋｓｓｉｇｎａｌ）を形成するために積分する。
【０００６】
ここに記載されている同期ループ（Ｒｅｇｅｌｓｃｈｌｅｉｆｅ）におけるループフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ）は、関数Ｈｆ＝ＫＤ／ｓで示され、比例成分を持たない純粋な積分器を備えている（図９参照）。このループフィルタの出力部には、ＶＣＯ、電圧制御発振器を接続している。このＶＣＯは、高精度の水晶発振器（ＶＣＸＯ）として設計する必要があり、その周波数は、データ率からほんの少しだけ異なっている。発振器周波数とデータ信号のデータ率との間におけるいくつかの差は、制御可能な遅延部も制御するループフィルタの静止状態の調整値（ｓｔａｔｉｏｎａｅｒｅｎ Ｓｔｅｌｌｗｅｒｔｅｓ）を用いて補正する必要がある。このことにより、遅延同期ループの位相制御領域は、章「Ｃ．Ｄ／ＰＬＬの取得特性」にて説明されているように、制限されている。
【０００７】
上記Ｄ／ＰＬＬの規定は、位相伝送関数（ジッター伝送関数）Ｈ（ｓ）の両極を用いて行われる（章Ｂ参照）。これら両極は、ＰＬＬパラメータＫ０のようなＤＬＬパラメータＫＤ、ＫΦ、によって構成される。しかし、線形の構成部、特に、定義した検出器定数ＫＤを有する線形位相検出器は、この線形関数の正しい規定のために必要である。この位相検出器は、品質的な証明の他に、位相誤差に関する量的な証明もできなくてはならない。
【０００８】
本発明の目的は、前節でクレーム化したように、データ信号からクロック信号を回復するための位相同期ループを、線形位相同期ループがさらに簡易化して設計できるように、さらに発展させることである。
【０００９】
本発明によれば、その目的は、前提でクレーム化しているように、位相検出器が非線形位相検出器であるように発展させ、データ信号からクロック信号を回復するための位相同期ループによって達成する。
【００１０】
クロック信号は、通常、所定の知られている、２値の符号化された０と１との連続（０と１とは通常は交互である）を備えている。
【００１１】
これに対し、データ信号は、例えば、会話データ、原稿データ、画像データなど、受信器には事前に知られていない符号化情報を搬送している。従って、より長期間にわたって、周波数帯変換機の使用が、０および１の発生を同じ確率に平均化することができる場合でさえも、例えば、受信器において、データ信号が基礎となっているクロック情報を知る必要はない。従って、データ信号からのクロック信号の回復は、情報および通信技術において、非常に重要である。
【００１２】
位相検出器の非線形性またはデジタル性は、特に、位相検出器が、２つの入力信号間の位相誤差が正であるか負であるかという品質的な証明を行うが、位相誤差の大きさについての量的な証明を行わないという特徴を有する。このような位相検出器は、「バングバング検出器（Ｂａｎｇ−Ｂａｎｇ−Ｄｅｔｅｋｔｏｒ）」とも称される。この位相検出器は、特に、回路技術的に比較的少ないコストで設計できることにより特徴付けられる。
【００１３】
この場合、位相検出器の出力部にて、信号を生成してもよい。この信号は、クロック信号の位相角が、データ信号の位相角より先か後か、あるいは位相角と一致しているか、または現在のところ不明であるかに依存している、例えば、３つの値、すなわち速すぎるクロック、正しいクロック、または遅すぎるクロックを想定することができる。出力部におけるこのような信号は、位相差が正符号を有している場合には、正の値を有し、位相差が負符号を有している場合には、負の値を有し、または、位相差がゼロであるか、あるいは現在のところ算出できない場合には、ゼロの値を有する３値信号であってもよい。しかし、出力部の信号は、位相差の大きさについての量的な証明は搬送しない。
【００１４】
また、もう一つの方法として、位相検出器の出力部にて、２値信号を生成してもよい。この信号は、位相差が正符号を有しているか負符号を有しているかに応じて、論理値０または論理値１を搬送する。
【００１５】
これは、高いパフォーマンスを可能にする、ＤＬＬと組み合わせたＰＬＬの長所、およびデジタル位相検出器の簡単な構造と簡単な実施との長所を組み合わせている。この場合、積分器と、デジタル位相検出器と、積分器と、制御できるように設計している遅延部とを有する遅延同期ループＤＬＬは、全体として回路素子を示す。この回路素子は、その電気特性に関して、線形である、アナログ位相検出器に相当している。
【００１６】
本原則に基づき、非線形位相検出器は、回路に到着したデータ信号をクロック信号と比較するために用いる。このとき、データ信号またはクロック信号のどちらかを、遅れて位相検出器に供給する。位相検出器は、その出力部に動作信号、例えば、３値動作信号を用意する。この動作信号によって、デジタル位相検出器の下流に接続している積分器が駆動される。積分器の出力部は、ＤＬＬを構成するために、遅延部と接続している。この遅延部は、データ信号経路またはクロック信号経路において、デジタル位相検出器の入力側に備えている。この場合、遅延部は、制御された遅延部として構成してもよい。また、この場合、遅延は、積分器の出力部にて生成した信号を用いて制御する。
【００１７】
この制御ループは、遅延同期ループＤＬＬを形成している。この場合、クロック位相がデータ位相に復調（ｎａｃｈｇｅｆｕｅｈｒｔ）するか、またはデータ位相が、非線形的な、非常に速く行われる調整過程において、現在のクロック位相に復調する。デジタル位相検出器の１つの入力部に接続されている遅延部は、線形特性曲線を備えている場合には、積分器の出力部で生成されたＤＬＬからの出力信号は、データ信号位相のクロック位相の差に、線形形式に依存する。
【００１８】
位相同期ループにおいて、積分器の出力部で生成される信号は、今度は、積分器の下流に接続されているループフィルタにおいてフィルタ処理され、ループフィルタの下流に接続されている電圧制御発振器を制御する。この場合、ループフィルタは、ＰＬＬの帯域幅を規定できる比例成分と、データ信号位相とクロック信号位相との間の残りの制御誤差を、ゼロに、またはできるだけ少なくすることができる積分成分とを備えている。
【００１９】
本発明の好ましい一実施形態において、積分器の下流に接続されているループフィルタは、比例的な調整成分を備えている。この比例的な成分は、実際の位相制御に役立つ。しかし、提案された構造では、第２の位相伝送関数を生成するために、ループフィルタは、遅延ループを使用するよりもむしろ、積分成分を備えている。この積分成分は、伝送関数の第２極を導入する。この場合において、積分器（Ｉｎｔｅｇｒｉｅｒｅｒ）の積分定数（Ｉｎｔｅｇｒａｔｉｏｎｓｋｏｎｓｔａｎｔｅ）は、わずかに小さい。このとき、遅延同期ループの時間経過は、常にわずかに小さいので、位相検出器は、線形特性（ｌｉｎｉｅａｒｅｓ Ｖｅｒｈａｌｔｅｎ）を有する必要はない。したがって、より簡単な非線形位相検出器を使用できる。
【００２０】
上記構造の場合、位相伝送関数の両極は、このための位相検出器の定義出力値あるいは線形の出力値を必要とすることなく、位相同期ループのパラメータを用いて規定することができる。
【００２１】
本発明の好ましい一実施形態に係る位相伝送関数は、
【００２２】
【数１】
となる。ただし、Ｆは、ループフィルタの伝送関数、Ｋτは、遅延部の転換崚度（Ｋｏｎｖｅｒｓｉｏｎｓｓｔｅｉｌｈｅｉｔ）（位相／電圧）、Ｋοは、電圧制御発振器の転換崚度（回路周波数／電圧）Ｋｄは、位相検出器定数（電圧／位相）、ｓは、複素数の回路周波数、Ｔは、積分器の積分時間定数である。
【００２４】
わずかに小さいと想定される積分時間定数Ｋとすると、位相伝送関数Ｈ（ｓ）は、
【００２５】
【数２】
となり、この中には、従来のＰＬＬの移送伝送関数Ｈｋｌａｓｓｉｓｃｈ（ｓ）
【００２７】
【数３】
と比較して、検出器定数Ｋｄは生じていない。
【００２９】
従来のＰＬＬ理論のように、上記構造のＨ（ｓ）は、伝送関数Ｆが、第１次数の割り算される有理数の関数である場合、すなわち積分成分を備えている場合には、２次数である。提案された構造では、位相検出器は非線形であるが、規定のために、非線形のまたはバングバング位相検出器によって定義されないＫＤを、式１／Ｋτおよび第２項の調整ループによって、線形システムとして規定する。
【００３０】
積分成分を有するループフィルタの他の長所は、データ信号のデータ率とＶＣＯ周波数との差が、積分成分によって調整されることである。この調節過程の終了後、遅延同期ループは、周波数の差がなくなるように、その同じ駆動範囲で動作されることができる。さらに、高精度水晶発振器は不要である。その上、広範囲において調整可能な電圧制御発振器ＶＣＯも使用できる。このことは、ギガヘルツ範囲の高いデータ率において特に意味がある。なぜなら、このような高周波数のために、水晶発振器を実現できないからである。
【００３１】
本発明における、他の好ましい実施形態では、遅延部が、データ信号供給用端子と、位相検出器の第２入力部との間に接続されている。データ経路における遅延部の構造は、紹介された原則の１つの可能な形態であって、これにより特に簡単な回路構成が可能である。
【００３２】
データ経路に遅延部が配置されている好ましい一実施形態では、遅延部が、それを制御するために、積分器の出力部に接続されている。
【００３３】
本発明の他の実施形態では、遅延部が、電圧制御発振器の出力部と、位相検出器の第１入力部との間に接続されている。この場合、遅延部は、回路のクロック経路に配置されている。
【００３４】
さらに他の好ましい本発明の実施形態では、遅延部が、クロック経路に配置されると、それを制御するために、積分器の出力部と接続されている。
【００３５】
クロック経路に遅延部を配置する場合の他の好ましい実施形態では、クロック出力信号を供給するために、さらなる遅延部が出力部と接続されている。このとき、さらなる遅延部の遅延時間が、クロック経路にある遅延部における、遅延時間の調整領域の下限よりも小さいことが有利である。
【００３６】
他の好ましい実施形態では、クロック経路に遅延部を配置する場合には、データ信号位相を発振器に導出できる信号の位相角と適合させるために、少なくとも１つの適合遅延部を有する適合カスケード回路が、位相検出器および積分器に備えられている。このことにより、ジッターに関する許容範囲を、高速遅延同期ループによって設定される限界まで広げることができる。
【００３７】
本発明のさらに好ましい実施形態では、積分器が、ローパスフィルタとして形成されている。
【００３８】
さらなる本発明の詳細を従属請求項に示す。
【００３９】
本発明を、以下に図を参照して複数の実施例について詳しく説明する。
図１は、データ経路に制御可能な遅延部を有する、本発明の第１実施例のブロック図である。
図２は、クロック経路に制御可能な、本発明の第２実施例のブロック図である。
図３は、図２のクロック信号の信号波形（Ｓｉｇｎａｌｖｅｒｌａｅｕｆｅ）を示す図である。
図４は、図２に示された適合カスケード回路を有する、位相同期ループの発展形を示す。
【００４０】
図１は、データ信号ＤＳからクロック信号ＣＬを回復するための位相同期ループを示す。信号入力部Ｓと制御入力部Ｓとを有する電圧制御遅延部ＶＺＳを介して、データ信号ＤＳは、遅延されたデータ信号ＤＳ＊に変換され、デジタル位相検出器ＤＰＤへ、そのプラス入力部Ｐから供給される。クロック信号ＣＬは、デジタル位相検出器のＭで示す他のマイナス入力部に供給される。デジタル位相検出器ＤＰＤの出力部に、動作電圧（Ｓｔｅｌｌｓｐａｎｎｕｎｇ）ＵＢを導出できる。この動作電圧ＵＢは、入力信号間の位相角の関数として、電圧値を相互に用意する。この際、動作電圧ＵＢは、３値電圧である。この３値電圧を、例えば、データ信号ＤＳ＊の位相角が、クロック信号ＣＬの位相角に関して早すぎる場合には正の電圧値とし、位相角が遅すぎる場合には負の値とし、位相角が相互に一致しているか、あるいはデータ信号から情報が得られなかった場合には、データ信号ＤＳにおいて位相角変更は行われないので、０とする。デジタルもしくは非線形の位相検出器ＤＰＤの出力部に、時間定数Ｔを有する積分器ＩＲが接続されている。この場合、この時間定数Ｔは、データ信号ＤＳのいくつかのデータビットを平滑化される度に、平均電圧ＵＤが、積分器ＩＲの出力部で生成されるように設定されている。平均電圧ＵＤは、遅延回路ＶＺＳの制御入力部ＳＴに平均電圧ＵＤを供給することにより、電圧制御遅延部ＶＺＳを制御するために用いられる。動作電圧ＵＢの上記の例としての定義によって、平均電圧ＵＤは、その平均電圧ＵＤの電圧増加に伴ってその遅延時間が増加するように、遅延部ＶＺＳに動作する。これにより、データ信号ＤＳの先行位相は、ますます遅延する。その結果、この先行は補正される。デジタル位相検出器、積分器、および制御可能な遅延部ＶＺＳを備えた回路は、遅延同期ループＤＬＬを構成している。この場合、遅延されたデータ信号ＤＳ＊の位相角は、ここでは非常に急速に行われる非線形の調整過程において、クロック信号ＣＬの位相に復調する。この場合、積分器ＩＲの出力部で生成される平均電圧ＵＤは、データ信号ＤＳの位相とクロック信号ＣＬの位相角との差に依存する。このとき、電圧制御遅延部ＶＺＳの特性曲線が線形ならば、データ信号ＤＳの位相角の変動は、クロック信号ＣＬの位相角に対して、平均電圧ＵＤに線形的に転換される。
【００４１】
積分器ＩＲの出力部には、さらにループフィルタＬＦが接続されており、このループフィルタＬＦの出力部には、電圧制御発振器ＶＣＯが接続されている。その結果、位相同期ループでは、平均電圧ＵＤによって、電圧制御発振器ＶＣＯの出力部に導出できる信号の周波数が調整されている。このとき、電圧制御発振器ＶＣＯの出力信号は、ちょうどクロック信号ＣＬである。このクロック信号ＣＬは、デジタル位相検出器ＤＰＤの第１入力部に供給される。ループフィルタＬＦは、比例成分と積分成分とを有する伝送関数Ｆ（ｓ）を備えている。このとき、比例的な調整成分（Ｒｅｇｌｅｒａｎｔｅｉｌ）により、位相同期ループの帯域幅を調整できる。さらに、比例および積分成分は、クロック信号ＣＬの位相角と、データ信号ＤＳ＊の位相角との間の残りの制御誤差が、ゼロになるようにも規定できる。
【００４２】
遅延同期ループＤＬＬの整定時間（Ｅｉｎｓｃｈｗｉｎｇｓｚｅｉｔ）は、高レベルの位相同期ループの整定時間よりも小さいように設定できる。積分器ＩＲの積分時間定数Ｔを同じく小さく選択できる。一方、積分時間定数Ｔが非常に大きく選択されている場合は、平均電圧ＵＤが、高レベルの位相同期ループの制御過程を特定せずに、データ信号のいくつかの持続期間に渡って平滑化される。
【００４３】
その結果、本実施例では、非線形デジタル位相検出器ＤＰＤが、クロック信号ＣＬとデータ信号ＤＳとからの位相角の、現在の調整差の範囲（Ｍａｓｓ）として、遅延同期ループＤＬＬの積分器ＩＲの出力部にて生成された線形のアナログ信号とともに、遅延同期ループＤＬＬに配置されている。このようなデジタル位相検出器ＤＰＤは、特に簡単に実現できる。この場合、ループフィルタＬＦは、比例成分と積分成分とを備えるフィルタである。その結果、クロック位相は、残りの制御誤差なく、データ信号の位相角に復調する。
【００４４】
図２は、データ信号ＤＳからクロック信号ＣＬを回復するための位相同期ループの他の実施形態のブロック図を示す。ここでは、電圧制御遅延部ＶＺＳは、図１に基づく位相同期ループとは違い、データ経路ではなく、クロック経路に配置されている。さらに、データ信号ＤＳは、デジタル位相検出器ＤＰＤに、その入力部、すなわちプラス入力部Ｐから直接供給される。そして、電圧制御遅延部ＶＺＳは、デジタル位相検出器ＤＰＤに供給できるクロック信号ＣＬを、時間遅延ＴＤだけ遅延させる。その結果、遅延されたクロック信号ＣＬ１は、デジタル位相検出器ＤＰＤに供給される。第１実施形態のように、平均電圧ＵＤを用いて、時間遅延ＴＤが、電圧制御遅延部ＶＺＳの制御入力部ＳＴにおいて制御される。さらに、平均電圧ＵＤは、その出力部において電圧制御発振器ＶＣＯの出力部でクロック信号ＣＬが生成される電圧制御発振器ＶＣＯを、ループフィルタＬＦを介して駆動する。電圧制御発振器ＶＣＯの出力部に接続されており、時間遅延τを有するさらなる遅延部ＶＺは、クロック出力信号ＣＬ＊を生成する。このクロック出力信号ＣＬ＊は、デジタル位相検出器ＤＰＤから導出されるデータ出力信号Ｄ０と対応している。デジタル位相検出器ＤＰＤおよび積分器ＩＲは、検出器ユニットＤＵを形成するために組み合わされている。
【００４５】
図１に示すように、動作電圧は、３値信号であり、その電圧値は、情報すなわち早すぎるクロック、正しいクロックまたは遅すぎるクロックを搬送している。この際、平均電圧ＵＢは、遅延されたクロック信号ＣＬ１の位相角に対して相対的なデータ信号ＤＳの位相角に依存している。平均電圧ＤＵは、平滑化された動作電圧ＵＢに対応している。この動作電圧ＵＢは、データ信号ＤＳのいくつかのデータビットを超えて、一定、またはほぼ一定である平均電圧ＵＤは、電圧制御遅延部ＶＺＳの時間遅延ＴＤを設定するために用いられる。デジタル位相検出器ＤＰＤ、積分器ＩＲ、および電圧制御遅延部ＢＺＳを備える、図２に基づく遅延ループＤＬＬは、遅延されたクロック信号ＣＬ１の位相を、非線形の方法によって復調して、データ信号ＤＳの位相角に非常に早く復調する。これに対して、データ位相におけるゆっくりした変動は、線形特性を有する電圧制御遅延部ＶＺＳを保持しつつ、平均電圧ＵＤへと一時的に転換する。そして、位相検出器ＤＰＤの非線形特性を削除する。なぜなら、デジタル位相検出器によって認識される位相差は、遅延同期ループＤＬＬにおいて、非常に迅速に０に調整されるからである。
【００４６】
遅延同期ループＤＬＬによって、積分器ＩＲの出力部にて生成され、クロック信号ＣＬ１と比べてデータ信号ＤＳの位相変動に対して比例関係にある平均電圧信号ＵＤは、ループフィルタＬＦを介して、電圧制御発振器ＶＣＯを駆動する。
【００４７】
図１の位相同期ループと比べて、図２の位相同期ループは、クロック経路に挿入される電圧制御遅延部ＶＺＳが、データ経路に配置されているものよりも簡単な回路として生成できるが有利である。
【００４８】
図３は、図２のクロック信号のクロック信号波形を示す。この図は、電圧制御発振器ＶＣＯの出力部に導出できるクロック信号ＣＬ、クロック出力信号ＣＬ＊、および電圧制御遅延部ＶＺＳによって、遅延時間ＴＤだけ遅延する遅延クロック信号ＣＬ１を示す。また、クロック出力信号ＣＬ＊の、クロック信号ＣＬに対する時間遅延を、τで示す。遅延時間ＴＤは、区間境界線ＴＭＩＮからＴＭＡＸまでの区間である限定した範囲にて調整できる。なお、区間境界線ＴＭＩＮ，ＴＭＡＸは、以下の関係が成り立つ：最小遅延時間ＴＭＩＮは、他の遅延部ＶＺの遅延時間τよりも大きくなければならない。また、ＴＭＡＸは、遅延時間τと、発振器信号ＴＰの持続期間との合計よりも小さくなければならない。有意な設定および一時保持時間を有するフリップフロップを、回路構成として使用するならば、これらの設定および一時保持時間は、遅延時間ＴＤの区間境界線に対する条件設定の場合を考慮しなければならない。
【００４９】
図４は、図２の検出ユニットＤＵに接続可能な適合カスケード回路を示す。この場合における、該適合カスケードは、複数の遅延部Ｔ１〜Ｔｎ、および、τ１〜τｎを備えており、これら遅延部によって、データ信号ＤＳの位相角は、発振器ＶＣＯの出力部で、クロック信号ＣＬの位相角に連続的に適合させることができる。この場合、一方では、定まった遅延時間τ１〜τｎを有する遅延部が備えられ、他方では、可変の遅延時間Ｔ１〜Ｔｎを有する遅延部が備えられている。なお、この場合、参照番号τｋ（ｋ＝１．．．ｎ）およびＴｋ（ｋ＝１．．．ｎ）は、対応部材を表すのと同時に、各部材の遅延時間も表している。
【００５０】
適合カスケード回路が誤り無く作動するように、条件τｋ−１＋Ｔｋ≧τｋを満たす必要がある。その結果、ｋ番目のフリップフロップは、従来のシフトレジスタの場合のように、（ｋ−１）番目のフリップフロップより前、または（ｋ−１）番目のフリップフロップと共に作動誘発される。従って、遅延部の最小遅延時間は、Ｔｋｍｉｎ＞＝τｋ−τｋ−１が当てはまる。遅延部の最大遅延時間は、ＴＭＡＸ＝ＴＰ＋τｋ−τｋ−１である。データの間隔を全て使用する場合は、ＴＭＡＸ＝ＴＰ＋ＴＭＩＮとなる。このことから、遅延部Ｔｋの遅延時間は、最大で、例えば、Ｔｋｍｉｎ〜Ｔｋｍｉｎ＋ＴＰに及ぶ持続期間ＴＰでもよい。そのうえ、ジッターに関する位相同期ループの許容は、ｎ段階のカスケード変化に対して、２πのｎ倍に拡大する。しかし、この場合、遅延部τ１〜τｎに接続されているフリップフロップＦＦ１〜ＦＦｎの設定および停止時間は、考慮されないままである。制御可能な遅延時間Ｔ１〜Ｔｎを有する図４の遅延部は、図２の制御可能な遅延部ＶＺＳの代わりである。平均電圧ＵＤは、図４の全ての制御可能な遅延部Ｔ１〜Ｔｎの遅延時間を制御する。図２の発信機ＶＣＯの出力部は、制御されている遅延部Ｔｎと、制御されていない遅延部τｎとの双方の入力部に接続されている。遅延されたクロック信号ＣＬ１が用意されている、制御された遅延部Ｔ１の出力部は、検出器ユニットＤＵにあるデジタル位相検出器ＤＰＤと接続されている。また、制御されている遅延部Ｔ１〜Ｔｎは、直列に接続されている。各制御されていない遅延部τｋの出力部には、フリップフロップＦＦＫ（ｋ＝１．．．ｎ）のクロック入力部Ｃが接続されている。フリップフロップＦＦＫは、相互連続して接続されており、この場合、第１フリップフロップＦＦ１のデータ入力部Ｄは、検出器ユニットＤＵのデータ出力部ＤＯに接続されており、ｎ番目のフリップフロップＦＦｎのデータ出力部Ｑに、データ出力信号Ｄｎを生成され得る。
【００５１】
また、図４に基づく適合カスケード回路によって、デジタル位相検出器ＤＰＤの出力部におけるデータ出力信号は、遅延同期ループＤＬＬの速度に応じて、設定したＰＬＬ帯域幅を越える周波数を有する入力部データ信号ＤＳの主要な位相変調を復調できる。
【図面の簡単な説明】
【図１】
データ経路に制御可能な遅延部を有する、本発明の第１実施例のブロック図である。
【図２】
クロック経路にて制御可能な本発明の第２実施例のブロック図である。
【図３】
図２のクロック信号の信号波形を示す図である。
【図４】
図２に示された適合カスケード回路を有する、位相同期ループの発展形を示す。
【符号の説明】
Ｃ クロック入力部
ＣＬ クロック信号
ＣＬ１ クロック信号から導出される信号
ＣＬ＊ クロック出力信号
Ｄ データ入力部
Ｄ０ データ出力信号
ＤＰＤ デジタル位相検出器
ＤＳ データ信号
ＤＳ＊ 遅延されたデータ信号
ＤＵ 検出器ユニット
ＦＦ１ フリップフロップ
ＦＦ２ フリップフロップ
ＦＦｎ フリップフロップ
Ｆ（ｓ） 伝送関数
ＩＲ 積分器
ＬＦ ループフィルタ
Ｍ マイナス入力部
Ｐ プラス入力部
Ｑ 出力部
Ｓ 信号入力部
ＳＴ 制御入力部
Ｔ 積分時間定数
ＴＤ 遅延時間
τ 遅延時間
ＴＭＡＸ 最大遅延時間
ＴＭＩＮ 最小遅延時間
ＴＰ 持続期間
τ１ 遅延部
τ２ 遅延部
τｎ 遅延部
Ｔ１ 遅延部
Ｔ２ 遅延部
Ｔｎ 遅延部
ＵＢ 動作電圧
ＵＣ 制御電圧
ＵＤ 平均電圧
ＶＣＯ 電圧制御発信機
ＶＺ 遅延部
ＶＺＳ 電圧制御遅延部
Claims (12)
- データ信号（ＤＳ）からクロック信号（ＣＬ）を回復するための位相同期ループであって、
クロック信号（ＣＬ）から導出できる信号（ＣＬ１）を供給するための端子に連結されている第１入力部（Ｍ）、およびデータ信号（ＤＳ）を供給するための端子に連結されている第２入力部（Ｐ）を有する位相検出器（ＤＰＤ）、位相検出器（ＤＰＤ）の出力部に接続されている積分器（ＩＲ）、ならびに制御入力部（ＳＴ）が、積分器（ＩＲ）の出力部と接続されており、位相検出器（ＤＰＤ）の２つの入力部のうちの１つと出力側にて接続されている遅延部（ＶＺＳ）を備える遅延同期ループ（ＤＬＬ）と、
積分器（ＩＲ）の出力部に接続されているループフィルタ（ＬＦ）と、
ループフィルタ（ＬＦ）の出力部と入力側で接続されており、該出力部にてクロック信号（ＣＬ）を導出できる電圧制御発振器（ＶＣＯ）とを備えており、
位相検出器（ＤＰＤ）が、非線形位相検出器であることを特徴とする位相同期ループ。 - 上記非線形位相検出器（ＤＰＤ）は、それぞれクロック信号の位相がデータ信号の位相より先行している第１状態、クロック信号の位相がデータ信号の位相より遅い第２状態、および位相状態が一致している、または現在のところ不明である第３状態を含んでいる３つの状態のみから１つを仮定することができる信号を、上記出力部で生成することを特徴とする請求項１に記載の位相同期ループ。
- 上記非線形位相検出器（ＤＰＤ）は、その出力部で２値信号を生成することを特徴とする請求項１に記載の位相同期ループ。
- 上記ループのフィルタ（ＬＦ）は、比例の調整成分と積分の調整成分とを備えていることを特徴とする請求項１〜３のうちいずれか１項に記載の位相同期ループ。
- 上記遅延部（ＶＺＳ）は、データ信号（ＤＳ）を供給するための端子と、位相検出器（ＤＰＤ）の第２入力部との間に接続されていることを特徴とする請求項１〜４のうちいずれか１項に記載の位相同期ループ。
- 上記遅延部（ＶＺＳ）を制御するために、遅延部（ＶＺＳ）が、積分器（ＩＲ）の出力部に接続されていることを特徴とする請求項５に記載の位相同期ループ。
- 上記遅延部（ＶＺＳ）は、電圧制御発振器（ＶＣＯ）の出力部と、位相検出器（ＤＰＤ）の第１入力部との間にて接続されていることを特徴とする請求項１〜４のうちいずれか１項に記載の位相同期ループ。
- 上記遅延部（ＶＺＳ）を制御するために、遅延部（ＶＺＳ）が、積分器（ＩＲ）の出力部に接続されていることを特徴とする請求項７に記載の位相同期ループ。
- 他の遅延部（ＶＺ）は、クロック出力信号（ＣＬ＊）を与えるために、発振器（ＶＣＯ）の出力部に接続されていることを特徴とする請求項８に記載の位相同期ループ。
- 適合カスケード回路を備えており、
該適合カスケード回路は、デジタル位相検出器（ＤＰＤ）と、積分器（ＩＲ）とに接続しており、データ出力信号（Ｄ０）の位相角に適合するように、少なくとも１つのほかの制御されている遅延部（Ｔ２）を有することを特徴とする請求項７〜９のうちいずれか１項に記載の位相同期ループ。 - 上記積分器（ＩＲ）は、ローパスフィルタとして構成されていることを特徴とする請求項１〜１０のうちいずれか１項に記載の位相同期ループ。
- 他の遅延部（ＶＺ）の遅延時間（τ）は、制御されている遅延部（ＶＺＳ）の調整可能な遅延時間（ＴＤ）の下限よりも短いことを特徴とする請求項９に記載の位相同期ループ。
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