CN1236561C

CN1236561C - 由数据信号恢复时钟信号的锁相回路

Info

Publication number: CN1236561C
Application number: CNB01820189XA
Authority: CN
Inventors: R·恩特里克
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies Wireless Solutions Ltd; Infineon Technologies AG; Intel Germany Holding GmbH
Priority date: 2000-12-07
Filing date: 2001-12-03
Publication date: 2006-01-11
Anticipated expiration: 2021-12-03
Also published as: US20030218509A1; WO2002047270A8; EP1342321B1; EP1342321A2; JP2004515957A; DE50103924D1; WO2002047270A2; US6791420B2; CN1479973A; DE10060911A1; WO2002047270A3

Abstract

一种锁相回路，用以由一数据信号(DS)恢复一时钟信号(CL)、并具有包括一非线性数字相位检测器(DPD)的一延迟锁相回路(DLL)。该延迟锁相回路，其内嵌于本实施例的一锁相回路中，其动作相似于一线性相位检测器。上述锁相回路可以利用低成本制作、且特别适用于数据通信中。

Description

由数据信号恢复时钟信号的锁相回路

技术领域

本发明涉及一种锁相回路，藉以由一数据信号中恢复得到一时钟信号。这种锁相回路包括：

一延迟锁相回路，具有一相位检测器，这个相位检测器具有一第一输入，耦接至一连接点以供应可由这个时钟信号导出的一信号，以及具有一第二输入，耦接至一连接点以供应这个数据信号，具有一积分器，连接至这个相位检测器的一输出，以及具有一延迟组件，利用一控制输入ST连接至这个积分器的一输出、并以其输出侧边连接至这个相位检测器的两个输入之一；

一回路滤波器，连接至这个积分器的这个输出；以及

一电压控制振荡器，以其输入侧边连接至这个回路滤波器LF的一输出、并在其输出分接这个时钟信号。

背景技术

在这种锁相回路中，如何由一接收数据信号(举例来说，具有一任意0、1序列的二进制信号)中恢复得到一时钟信号，是数据技术及电信技术的一主要问题。

为解决上述问题，一种可能方法是利用一种锁相回路PLL，其具有一数字相位检测器，藉以产生一区域电压控制振荡器VCO的一传动信号。在这种例子中，这个数据信号的相角是在这个数据信号发生侧翼变化的各种对应情况中(也就是说：当这个数据信号由逻辑电平0转换成逻辑电平1的时候，反之亦然)，与这种类型的数字相位检测器中、这个时钟信号的时钟相位进行比较。在这种例子中，这个相位检测器是在其输出产生下列信息，包括：”时钟过早”、”时钟过晚”、或”时钟正确或相位未知”。这个信号信息是用来键入一区域电压控制振荡器VCO的一输出信号频率、并因此用来追踪这个数据信号的相角。这个原则，举例来说，发表于下列论文”Clock Recovery fromRandom Binary Signals”，J.D.H.Alexander，Electronics LettersVol.11，No.22(1975)，page 541-542、以及发表于下列论文”Si Bipolar Phase and Frequency Detector IC for ClockExtraction up to 8Gb/s”，A.Pottbkker，U.Langmann，IEEEJournal of Solid-State Circuits，Vol.27，No.12(1992)，pages 1747-1751。

在这种锁相回路PLL中，利用一数字相位检测器，以由一数据信号中恢复得到一时钟信号，可以利用电路方式相当轻易地实施。然而，这个相位检测器的数字或非线性操作方法，相较于一种线性操作方法，却不利于这个传输系统，因为：在发生相位误差的任何情况中，这个相位检测器仅能够得知这个相位误差的数学符号、而无从得知这个相位误差的差异大小。因此，我们并无法就这个传输系统指定一线性转移函数、或是就这个相位调制指定一调制频宽。并且，由于长距离数据传输是电信技术的一普遍目标(在长距离数据传输的程序中，大量信号再生器必须彼此串连)，因此，这些时钟恢复电路的操作方法最好是线性的、且最好能够具有一定义明确的调制频宽。

下列文件DE19842711A1揭露一种数据信号恢复及时钟信号再生的电路，其中，除了这个时钟恢复的锁相回路PLL以外，其具有一数字相位检测器，这种电路亦需要一第二锁相回路PLL，其具有一线性、模拟的相位检测器，藉以连接至这个第一锁相回路PLL的下行传输、并由这个第一级产生时钟中产生一输出时钟信号。然而，这种电路亦需要一第二电压控制振荡器MCO，其亦会关连额外的复杂度。

下列论文”A 155-MHz Clock Recovery Delay-and Phase-Locked Loop″，T.H.Lee，J.F.Bulzacchelli，IEEE Journalof Solid-State Circuits，Vol.SC-27，Dec.1992，Pages 1736-1746揭露一种同属(generic type)电路，其中，一延迟锁相回路DLL是组合一锁相回路PLL，且这个延迟锁相回路DLL及这个锁相回路PLL是彼此并联。因此，具有高效能及良好跳动特征的极快速时钟信号恢复便可以达成。在这种例子中，这个使用相位检测器是假设二种或更多种输出数值(举例来说，五种输出数值)，其是整合于一回路积分器，藉以形成一三角波信号。

如先前所述，这个控制回路的回路滤波器具有一纯积分器，其不具有任何正比构件(如第9图所示)、并且具有函数H_f＝K_D/s。这个回路滤波器的输出连接至一电压控制振荡器VCO。这个电压控制振荡器VCO必须是一高精密度晶体振荡器VCXO，其频率仅仅不显著地相异于这个数据速率。这个振荡器频率及这个数据信号的数据速率间的任何差异必须利用这个回路滤波器的一稳态传动数值进行补偿，其亦可以用来控制这个可控制延迟组件。如此，这个延迟回路的相位控制范围便可以获得控制，其说明于下列章节：″C.Acquisition Behavior ofthe D/PLL″。

如先前所述，这个延迟锁相回路/锁相回路(D/PLL)利用这个相位转移函数(跳动转移函数)H(s)的两个极点进行架构，如章节B所述，其可以利用这些延迟锁相回路DLL参数K_D及K_Ф、及这个锁相回路PLL参数K₀进行调整。另外，这个线性函数的正确架构亦需要线性构件，特别是，具有定义检测器常数K_D的一线性相位检测器。因此，除了质量叙述以外，这个相位检测器亦必须能够产生一数量叙述以表示这个相位误差。

发明内容

本发明的主要目的是提供一种锁相回路PLL，其由一数据信号中恢复得到一时钟信号，如权利要求的前言所述，藉以让一线性锁相回路的设计能够进一步简化。

根据本发明，上述目的利用以下一种锁相回路达成：一种锁相回路，用以由一数据信号恢复一时钟信号，具有：

一延迟锁相回路，具有一相位检测器，该相位检测器具有一第一输入，耦接至一连接点以供应可由该时钟信号导出的一信号，及具有一第二输入，耦接至一连接点以供应该数据信号，具有一积分器，连接至该相位检测器的一输出，及具有一第一延迟组件，利用一控制输入连接至该积分器的一输出、并以其输出侧边连接至该相位检测器的两个输入之一；

一回路滤波器，连接至该积分器的该输出，且具有一比例调整器构件及一积分调整器构件；以及

一电压控制振荡器，以其输入侧边连接至该回路滤波器的一输出、并在其输出分接该时钟信号；

该相位检测器是一非线性相位检测器；

该非线性相位检测器在其输出产生一信号，其可以在各种情况中成为三种状态之一，包括：一第一状态，其中，该时钟信号的相位领先该数据信号的相位，一第二状态，其中，该时钟信号的相位落后该数据信号的相位，以及一第三状态，其中，相角彼此匹配或无法即时得知；

另外，该非线性相位检测器也可在其输出产生一二进制信号。

通常，一时钟信号具有一预定顺序的0、1二进制编码序列，其通常亦会随着各种情况改变。

相对于此，一数据信号承载编码信息(举例来说，一接收器并不会预先知道这个编码信息)，其包括：语音数据、文字数据、图形数据、或其它数据。因此，即使使用一扰频器能够在一段长时间平均后，达成一相等的0、1发生机率，这种锁相回路仍然不一定会知道(举例来说，在这个接收器侧边)这个数据信号的基准时钟信息。因此，在信息技术及通信技术中，如何由一数据信号中恢复得到一时钟信号便显得格外重要。

特别是，这个相位检测器的非线性及数字性特征是：虽然这个相位检测器产生一质量叙述以表示两输入信号间的关连相位误差是否为正数或负数，但是这个相位检测器却仍然无法产生任何数量叙述以表示这个相位误差的大小。这类相位检测器亦可以称为″起停式检测器(bang-bang detector)″。特别是，这类相位检测器的特征是：这类相位检测器可以具有一相对低的复杂度。

在这种例子中，这个相位检测器的输出产生一信号，其举例来说，可以根据这个时钟的相角是领先或落后这个数据信号的相角、这些相角彼此匹配、或这些相角无法实时得知，藉以假设三种数值，亦即：″时钟过早″、″时钟正确″、或″时钟过晚″。这个输出信号可以是一三元信号，其可以在这个相差具有一正数学符号时具有一正数值、在这个相差具有一负数学符号时具有一负数值、或在这个相差等于0或无法实时得知时具有一0数值。然而，这个输出信号却无法提供任何数量叙述以表示这个相差大小。

或者，这个相位检测器的输出亦可以产生一二进制信号，其根据这个相差是否具有正数学符号或负数学符号，藉以提供一逻辑电平0或一逻辑电平1。

这样，这种锁相回路PLL及一延迟锁相回路DLL的优点便可以组合，其不但具有高效能、并且亦具有数字相位检测器的简易实施优点。这种延迟锁相回路DLL，其具有这个数字相位检测器及这个积分器，以及这个延迟组件，其在这种例子中是设计为可控制的，整体表示一电路组件，其电性特征对应于一线性、模拟相位检测器的电性特征。

根据本原则，一非线性相位检测器用以比较到达这个电路的一数据信号及一时钟信号。在这种例子中，这个数据信号或这个时钟信号具有一延迟地供应至这个相位检测器。这个相位检测器可以在其输出产生一传动信号(举例来说，一三元传动电压)，其用以驱动一积分器，其连接至这个数字相位检测器的下行传输。为形成一延迟锁相回路DLL，这个积分器的输出连接至一延迟组件，其置于这个数字相位检测器的输出侧边的这个数据路径或这个时钟信号路径中。在这种例子中，这个延迟组件可以是一控制延迟组件。在这种例子中，这个延迟利用这个信号控制，其产生于这个积分器的输出。

这个控制回路形成一延迟锁相回路DLL。在这种例子中，在一非线性、极快速的控制程序中，这个时钟相位从属于这个数据相位、或这个数据相位隶属于这个实时钟相位。在这种例子中，这个延迟锁相回路DLL的输出信号(其产生于这个积分器的输出)线性取决于这个时钟相位及这个数据信号相位间的差异，假如这个延迟组件，其连接至这个数字相位检测器的一输入，具有一线性特征。

在这种锁相回路PLL中，这个信号(其产生于这个积分器的输出)在一回路滤波器中进行滤波，其连接至这个积分器的下行传输、并控制连接这个回路滤波器的下行传输的一电压控制振荡器VCO。在这种例子中，这个回路滤波器可以具有一正比构件及一积分构件，藉以使这个数据信号相位及这个时钟信号相位间的剩余控制误差能够等于0、或可以尽可能缩小。

在本发明的一较佳实施例中，这个回路滤波器，其连接至这个积分器的下行传输，具有一比例调整器构件。这个正比构件用于实际的相位控制程序中。另外，为了在这个建议电路中产生一二阶相位转移函数，这个回路滤波器是具有一积分构件(而非使用这个延迟回路)，藉以产生这个转移函数的第二个极点。在这种例子中，这个积分器的积分常数可以忽略地小。在这种例子中，由于这个延迟锁相回路的时间程序总是可以忽略地短，因此这个相位检测器并不需要具有一线性响应。因此，这个回路滤波器便可以利用一较简易、非线性的相位检测器。

在本发明电路中，这个相位转移函数的两个极点可以利用这个锁相回路的参数进行架构，而不需要这个相位检测器的任何定义或线性输出数值。

根据本发明的一较佳实施例，这个相位转移函数表示为：

H (s) = \frac{1}{1 + s \cdot \frac{K_{τ}}{K_{0} \cdot F} + s^{2} \cdot \frac{T}{K_{0} \cdot K_{d} \cdot F}}

其中，F是这个回路滤波器的转移函数、K_τ是这个延迟组件的转换梯度(相位/电压)、K₀是这个电压控制振荡器(VCO)的转换梯度(循环频率/电压)、K_d是这个相位检测器常数(电压/相位)、s是复循环频率、且T是这个积分器的积分时间常数。

假设这个积分时间常数T是可以忽略地小，则这个相位转移函数H(s)将会变成：

H (s) = \frac{1}{1 + s \cdot \frac{K_{τ}}{K_{0} \cdot F}}

如此，这个相位转移函数H(s)将不会具有这个检测器常数K_d，相对于传统锁相回路(PLL)的相位转移函数H_classical(s)，其表示为：

H_{classical} (s) = \frac{1}{1 + s \cdot \frac{K_{τ}}{K_{0} \cdot K_{d} \cdot F}}

诚如传统的锁相回路PLL理论，本发明电路的相位转移函数H(s)是二阶，倘若这个转移函数F是一阶片段合理函数，亦即：这个转移函数F具有一积分构件。利用架构目的的表示式1/K_τ取代这种建议排列K_D，其未定义于一非线性或起停式相位检测器(bang-bang phasedetector)，这个二阶控制回路便可以架构为一线性系统，即使这个相位检测器的操作方法是非线性的。

具有一积分构件的一回路滤波器的另一优点是，这个电压控制振荡器VCO频率及这个数据信号的数据速率间的任何差异可以利用这个积分构件进行补偿。在这个控制程序完成后，这个延迟锁相回路DLL便可以利用相同于没有任何频率误差的驱动范围进行操作。有鉴于此，这个回路滤波器可以不需要一高精密度晶体振荡器。事实上，这个回路滤波器甚至可以利用一电压控制振荡器VCO，其可以在一宽广范围上进行调谐，因为目前技术并无法产生如此高频的晶体振荡器。

在本发明的另一较佳实施例中，这个延迟组件连接于供应这个数据信号的连接点及这个相位检测器的第二输入间。在这个数据路径中，这个延迟组件的排列是这个建议原则的一可能实施方式，其允许一特别简易的电路设计。

在一较佳实施例中(其中，这个延迟组件排列于这个数据路径中)，这个延迟组件的一数据输入连接至这个积分器的输出，藉以控制这种锁相回路。

在本发明的另一较佳实施例中，这个延迟组件连接在这个电压控制振荡器VCO的输出及这个相位检测器的输入间。在这种例子中，这个延迟组件排列于这个电路的时钟路径中。

在本发明的另一较佳实施例中，倘若这个延迟组件排列在这个时钟路径中，则这个延迟组件连接至这个积分器的输出，藉以控制这种锁相回路。

在另一较佳实施例中，倘若这个延迟组件排列在这个时钟路径中，则另一延迟组件连接至输出以提供一时钟输出信号。在这种例子中，这个另一延迟组件的延迟时间最好能够小于这个时钟路径中、这个延迟组件的一延迟时间调整范围的下限。

在另一较佳实施例中，倘若这个延迟组件排列于这个时钟路径中，这个相位检测器及积分器提供一匹配串联电路，其至少具有一匹配延迟组件，藉以将这个数据信号相位匹配于这个信号的相角，其可以在这个振荡器进行分接。因此，这个跳动容忍度范围便可以尽可能延伸至这个快速延迟锁相回路DLL设定的最大范围。

在本发明的另一较佳实施例中，这个积分器是一低通滤波器。

附图说明

本发明利用复数个较佳实施例，并配合所附附图详细说明如下，其中：

第1图是表示本发明第一较佳实施例的方块图，其在这个数据路径中具有一可控制延迟组件；

第2图是表示本发明第二较佳实施例的方块图，其在这个时钟路径中具有一可控制延迟组件；

第3图是表示第2图的时钟信号的信号波形；以及

第4图是表示第2图的锁相回路PLL的发展，其具有一匹配串联电路。

具体实施方式

第1图表示一种锁相回路PLL，用以由一数据信号DS中恢复得到一时钟信号CL。具有一信号输入S及一控制输入ST的一电压控制延迟组件VZS用以将这个数据信号DS转换为一延迟数据信号DS*，其供应至一数字相位检测器DPD的一正输入P。这个时钟信号CL供应至这个数字相位检测器DPD的另一负输入M。一传动电压UB可以在这个数字相位检测器DPD的一输出进行分接，并提供一电压数值以做为这些输入信号间的相角的一函数。在这种例子中，这个传动电压UB是一三元电压，举例来说，在这个延迟数据信号DS*的相角过早于这个时钟信号CL的相角时成为一正数值、在这个延迟数据信号DS*的相角过晚于这个时钟信号CL的相角时成为一负数值、并在这些相角彼此匹配或无法由这个数据信号取得信息(因为这个数据信号DS不具有侧翼变化)时成为一0数值。一积分器IR，其时间常数为T，连接至这个数字或非线性相位检测器DPD的输出。在这种例子中，这个时间常数T进行设定，藉以在这个积分器IR的输出产生一平均电压UD，其在各种例子中，对这个数据信号DS的复数个数据位进行平滑动作。这个平均电压UD用以控制这个电压控制延迟组件VZS，其将这个平均电压UD供应至这个延迟组件VZS的控制输入ST。举例来说，倘若这个传动电压UB的定义如先前所述，则这个平均电压UD作用于这个延迟组件VZS，藉以使其延迟组件能够随着这个平均电压UD的大小而增加。因此，这个数据信号DS的一领先相位逐渐增加其延迟，藉以补偿这个领先幅度。这个电路，其包括这个数字相位检测器DPD、积分器IR、及可控制延迟组件VZS，形成一延迟锁相回路DLL。在这种例子中，在一非线性控制程序中，这个延迟数据信号DS*的相角从属于这个时钟信号CL的相角，其在这种例子中是极快速。这个平均电压UD，其在这种例子中产生于这个积分器IR的输出，是取决于这个数据信号DS的相位及这个时钟信号CL的相角间的差异。在这种例子中，倘若这个电压控制延迟组件VZS具有一线性特征，则这个数据信号DS相角对应于这个时钟信号CL相角的波动利用一线性方式转移至这个平均电压UD。

另外，一回路滤波器LF连接至这个积分器IR的输出、且一电压控制振荡器VCO连接至这个回路滤波器LF的输出，藉以使这个平均电压UD能够用于一锁相回路PLL中，藉以控制可在这个电压控制振荡器VCO的输出进行分接的一信号频率。在这种例子中，这个电压控制振荡器VCO的输出信号实施上即是这个时钟信号CL，其供应至这个数字相位检测器DPD的第一输入。这个回路滤波器LF具有一转移函数F(s)，其具有一正比构件及一积分构件。在这种例子中，这个比例调整器构件可以进行调整，藉以调整这个锁相回路PLL的频宽。这个正比构件及积分构件亦可以进行架构，藉以让这个时钟信号CL相角及这个延迟数据信号DS*相角间的剩余控制误差等于0。

另外，这个延迟锁相回路DLL的安定时间可以进行设定，藉以使其能够小于高阶锁相回路PLL的安定时间。这个积分器IR的积分时间常数T相应地选择为极小。另一方面，这个积分时间常数T应该选择为足够长，藉以使这个平均电压UD能够在这个数据信号的复数个周期内进行平滑，而不需要进行管理高阶锁相回路PLL的控制程序。

因此，在本发明的较佳实施例中，一非线性、数字相位检测器DPD排列于一延迟锁相回路DLL中，藉以在这个延迟锁相回路DLL中、这个积分器IR的输出产生一线性、模拟信号，进而做为这个时钟信号CL及这个数据信号DS相角间的实时控制误差的一量测。这类数字相位检测器DPD可以特别简易地制作。在这种例子中，这个回路滤波器LF是一滤波器，其具有一正比构件及一积分构件，藉以让这个时钟相位可以从属于这个数据信号的相角，而不需要任何剩余控制误差。

第2图表示这种锁相回路PLL的另一较佳实施例的方块图，藉以由一数据信号DS中恢复得到一时钟信号CL。在这种例子中、且相对于第1图的锁相回路PLL，这个电压控制延迟组件VZS并未排列于这个数据路径中，而是排列于这个时钟路径中。因此，这个数据信号DS直接供应至这个数字相位检测器DPD的一输入，亦即：正输入P、且这个电压控制延迟组件VZS延迟这个时钟信号CL，其可以利用一时间延迟TD供应至这个数字相位检测器DPD，藉以使一延迟时钟信号CL1能够供应至这个数字相位检测器DPD。如第一较佳实施例所述，这个平均电压UD施加于这个电压控制延迟组件VZS的控制输入ST，藉以控制这个时间延迟TD。这个平均电压UD亦经由一回路滤波器LF传送，藉以在其输出产生这个时钟信号CL时，驱动一电压控制振荡器VCO。另一延迟组件VZ，其连接至这个电压控制振荡器VCO的输出、并具有一时间延迟τ，产生一时钟输出信号CL*，其对应于一数据输出信号D0，其可以由这个数字相位检测器DPD进行分接。这个数字相位检测器DPD及这个积分器IR组合形成一检测器单元DU。

如第1图所示，这个传动电压是一三元电压，其电压数值承载下列信息，包括：″时钟过早″、″时钟正确″、或″时钟过晚″。在这种例子中，这个平均电压UB取决于这个数据信号DS相角，其对应于这个延迟时钟信号CL1相角。这个平均电压UD对应于一平滑传动电压UB，其在这个数据信号DS的复数个数据位上呈现常数或几乎常数。这个平均电压UD用以设定这个电压控制延迟组件VZS的时间延迟TD。第2图所示的延迟锁相回路DLL，其包括这个数字相位检测器DPD、这个积分器IR、及这个电压控制延迟组件VZS，利用一非线性方式追踪这个延迟时钟信号CL1的相位、而不能极快速地追踪这个数据信号DS的相角。相对于此，这个数据相位的缓慢波动线性转移至这个平均电压UD，其电压控制延迟组件VZS具有一线性特征。这样，这个相位检测器DPD的非线性特征便可以去除，因为在这个延迟锁相回路DLL中，这个相差，其可以利用这个数字相位检测器DPD进行识别，极快速地降低为0。

这个平均电压信号UD，其可以利用这个延迟锁相回路DLL产生于这个积分器IR的输出、并且正比于这个数据信号DS相对于这个时钟信号CL1的相位波动，经由一回路滤波器LF驱动一电压控制振荡器VCO。

相较于第1图所示的锁相回路PLL，第2图所示的锁相回路PLL具有下列优点，亦即：插入这个时钟路径的一电压控制延迟组件VZS可以利用较简易电路产生，相较于这个数据路径的排列。

第3图是第2图所示的时钟信号的时钟信号波形。这乃是表示这个时钟信号CL，其可以在这个电压控制振荡器VCO的输出、这个时钟输出信号CL*、及这个时钟信号CL进行分接，其利用这个电压控制延迟组件VZS延迟这个时间延迟TD。这个时钟输出信号CL*相对于这个时钟信号CL的时间延迟表示为τ。这个时间延迟可以在一限制范围内进行调整，其间隔边界是T_MIN至T_MAX。这些间隔边界T_MIN、T_MAX满足下列条件，包括：最小延迟时间T_MIN必须大于这个另一延迟组件VZ的时间延迟τ。另外，最大延迟时间T_MAX必须小于这个时间延迟τ及这个振荡器信号TP周期的总和。倘若这个电路利用正反器，其具有显著的设定及维持时间，则这些设定及维持时间必须列入考量，当设定这个延迟时间TD的间隔边界条件时。

第4图表示一匹配串联电路，其可以连接至第2图所示的检测器单元DU。在这种例子中，这个匹配串联电路具有两个或更多个延迟组件T1至Tn及τ₁至τ_n，藉此，这个数据信号DS的相角可以在这个电压控制振荡器VCO的输出、连续匹配至这个时钟信号CL的相角。在这种例子中，一方面提供具有一固定延迟时间τ₁至τ_n的延迟组件，另一方面则会提供具有一可变延迟时间T1至Tn的延迟组件。在这种例子中，这些附图符号τ_k(k＝1，…，n)及Tk(k＝1，…，n)并不仅是表示对应构件，并且亦表示个别构件的延迟时间。

对于一匹配串联电路而言，其在没有任何误差的情况下进行操作，这个条件τ_k-1+Tk≥τ_k必须要满足，藉以使第k个正反器能够触发于第(k-1)个正反器的前或同时，如正常平移缓存器的例子。因此，一延迟组件的最小延迟时间表示为：T_kmin≥τ_k-τ_k-1。并且，一延迟组件的最大延迟时间表示为：T_max≥TP+τ_k-τ_k-1。倘若这个数据间隔完全利用，则T_max＝TP+T_min。由此可知，一延迟组件T_k的延迟时间至多可以覆盖一个周期TP，举例来说，由T_kmin至T_kmin+TP。因此，对于n个串联变化，这个锁相回路PLL的跳动容忍度将会增加至n×2π。然而，在这种例子中，这些正反器FF1至FFn的设定及维持时间，其连接至这些延迟组件τ₁至τ_n，已经忽略。在第4图中，具有一可调整延迟时间T₁至T_n的延迟组件取代第2图的可控制延迟组件VZS。这个平均电压UD控制第4图的所有可控制延迟组件T₁至T_n的延迟时间。第2图所示的电压控制振荡器VCO输出同时连接至这个控制延迟组件T_n及这个未控制延迟组件τ_n的输入。这个控制延迟组件T₁的输出(即：产生延迟时钟信号CL1的输出)连接至这个检测器单元DU的数字相位检测器DPD。这些控制延迟组件T₁至T_n彼此串连。一正反器FFk(k＝1，…，n)的时钟输入C连接至个别未控制延迟组件τ_k的输出。这些正反器FFk彼此串连，其中，第一正反器FF1的数据输入D连接至这个检测器单元DU的数据输出D0，且在这种例子中，一数据输出信号D_n产生于第n个正反器FFn的数据输出Q。

第4图所示的匹配串联电路能够让这个数字相位检测器DPD输出的数据输出信号能够追踪这个输入数据信号DS的主要相位调制，其频率大于这个架构锁相回路PLL的频宽，藉以做为这个延迟锁相回路DLL的一速度函数。

〔附图符号〕

C→时钟输入

CL→时钟信号

CL1→由时钟信号导出的信号

CL*→时钟输出信号

D→数据输入

D0→数据输出信号

DPD→数字相位检测器

DS→数据信号

DS*→延迟数据信号

DU→检测器单元

FF1→正反器

FF2→正反器

FFn→正反器

F(s)→转移函数

IR→积分器

LF→回路滤波器

M→负输入

P→正输入

Q→输出

S→信号输入

ST→控制输入

T→积分时间常数

TD→延迟时间

τ→延迟时间

T_MAX→最大延迟时间

T_MIN→最小延迟时间

T0→时间周期

τ1→延迟组件

τ2→延迟组件

τn→延迟组件

T₁→延迟组件

T₂→延迟组件

T_n→延迟组件

UB→传动电压

UC→控制电压

UD→平均电压

VCO→电压控制振荡器

VZ→延迟组件

VZS→电压控制延迟组件

Claims

1.一种锁相回路，用以由一数据信号(DS)恢复一时钟信号(CL)，具有：

一延迟锁相回路(DLL)，具有一相位检测器(DPD)，该相位检测器(DPD)具有一第一输入(M)，耦接至一连接点以供应可由该时钟信号(CL)导出的一信号(CL1)，及具有一第二输入(P)，耦接至一连接点以供应该数据信号(DS)，具有一积分器(IR)，连接至该相位检测器(DPD)的一输出，及具有一第一延迟组件(VZS)，利用一控制输入(ST)连接至该积分器(IR)的一输出、并以其输出侧边连接至该相位检测器(DPD)的两个输入之一；

一回路滤波器(LF)，连接至该积分器(IR)的该输出，且具有一比例调整器构件及一积分调整器构件；以及

一电压控制振荡器(VCO)，以其输入侧边连接至该回路滤波器(LF)的一输出、并在其输出分接该时钟信号(CL)；

其特征在于：

该相位检测器(DPD)是一非线性相位检测器；

该非线性相位检测器(DPD)在其输出产生一信号，其可以在各种情况中成为三种状态之一，包括：一第一状态，其中，该时钟信号的相位领先该数据信号的相位，一第二状态，其中，该时钟信号的相位落后该数据信号的相位，以及一第三状态，其中，相角彼此匹配或无法即时得知；

另外，该非线性相位检测器(DPD)也可在其输出产生一二进制信号。

2.如权利要求第1项所述的锁相回路，其特征在于：

该第一延迟组件(VZS)连接于供应该数据信号(DS)的该连接点、及该相位检测器(DPD)的该第二输入间。

3.如权利要求第2项所述的锁相回路，其特征在于：

为控制该锁相回路，该第一延迟组件(VZS)连接至该积分器(IR)的该输出。

4.如权利要求第1项所述的锁相回路，其特征在于：

该第一延迟组件(VZS)连接于该电压控制振荡器(VCO)的该输出、及该相位检测器(DPD)的该第一输入间。

5.如权利要求第4项所述的锁相回路，其特征在于：

6.如权利要求第5项所述的锁相回路，其特征在于：

一第二延迟组件(VZ)连接至该电压控制振荡器(VCO)的该输出，藉以提供一时钟输出信号(CL*)。

7.如权利要求第4至6项之任一项所述的锁相回路，其特征在于：

一匹配串联电路，其连接至该数字相位检测器(DPD)及该积分器(IR)、并至少具有第一经控制的延迟组件(T2)，用以匹配一数据输出信号(D0)的相角。

8.如权利要求第1至6项之任一项所述的锁相回路，其特征在于：

该积分器(IR)是一低通滤波器。

9.如权利要求第6项所述的锁相回路，其特征在于：

该第二延迟组件(VZ)的延迟时间小于经控制的该第一延迟组件(VZS)的可调整时间延迟(TD)的一下限。