CN1518226A - 具有占空比校正电路的模拟延迟锁相环 - Google Patents

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Abstract

一个模拟延迟锁相环器件，包括第一模块，用来接收内部时钟信号和参考时钟信号，产生正常多相时钟信号对和虚拟多相时钟信号对；和第二模块，用来接收参考时钟信号，以产生一个具有校正的占空比的延迟锁相内部时钟信号，所述校正的占空比基于正常多相时钟信号对和虚拟多相时钟信号对。

Description

具有占空比校正电路的模拟延迟锁相环
技术领域
本发明涉及半导体器件，尤其涉及带占空比校正(duty cyclecorrection，DCC)电路的模拟延迟锁相环(DLL)器件。
背景技术
一个受外部时钟信号控制的同步半导体存储器接收来自外部的时钟信号，由接收到的外部信号产生一个内部时钟信号。然而，因为该内部时钟信号在同步半导体存储器的内部回路中传输需要一定的时间，所以该内部时钟信号与外部时钟信号相比被延迟。被延迟的内部信号导致同步半导体存储器性能降低。
因此，同步半导体存储器需要配备相应的器件用以实现内部时钟信号与外部时钟信号的同步。
常见的有两种：延迟锁相环路(DLL)器件和锁相环路(PLL)器件。与PLL相比，DLL具有低噪声的优点。因此，DLL在同步半导体存储器件中应用更广泛。
除此以外，DLL器件又可分为三种类型，即：模拟DLL器件，数字DLL器件和寄存控制DLL器件。
另外，在这样的一个同步半导体存储器中，内部时钟信号的占空比应该控制在50％左右，使工作时数据通道在内部时钟信号的上升沿和下降沿。
因此需要附加占空比校正(DCC)电路来调整DLL器件的占空比。
图1所示是一传统的DLL器件中的DCC电路框图。
DCC电路110接收内部时钟信号ICLK并将其以DLL时钟信号DLL_CLK的形式输出，这里的内部时钟信号ICLK是通过将内部时钟信号ICLK的一个上升延和外部时钟信号CLK的一个上升延同步而得到的。DCC电路110也接收反馈DLL时钟信号DLL_CLK，以校正DLL时钟信号DLL_CLK的占空比。
图2是图1所示DCC的电路图。
如图2所示，DCC电路110包括：微分放大器112、缓冲器114、电荷泵116和电容器C。
微分放大器112接收内部时钟信号ICLK及参考电压Vref作为输入信号；缓冲器114用于缓冲微分放大器112输出的信号，并输出缓冲后的信号DLL时钟信号DLL_CLK；，电荷泵116对接收到的DLL时钟信号DLL_CLK进行电泵浦操作；电荷泵116的一个输出端与电容器C相连。
图2所示的DCC电路110可进行占空比调节。当时钟信号的占空比维持在50％时，控制电位处于逻辑高或逻辑低时的电流差为零。
电荷泵116会向电容器C泵浦电荷以响应DLL时钟信号DLL_CLK。泵浦的电荷储存在电容器C中；然后，这部分电荷以参考电压Vref的形式反馈到微分放大器112。
以下，依靠参考电压Vref，微分放大器112控制缓冲器114的一个正常模式水平以校正占空比。
然而，在这占空比校正过程中，因为所采用的反馈方法，用于锁定DLL的初始时间与工作补偿量成正比增加。其中，该反馈方法意味着占空比校正是将电容C中的已存储电荷反馈到微分放大单元112中，直到DLL被锁定。进而占空比校正操作，由于正常模式水平被限制，DLL器件只能校正有限的工作误差。
发明内容
因此，本发明的目的在于提供一种延迟锁相环(DLL)器件，该器件能校正宽范围的工作误差，并减少DLL的初始锁定时间。
依照本发明的一个方面，提供了第一板块，用于接收内部时钟信号和参考时钟信号，以产生正常多相时钟信号对和虚拟多相时钟信号对；第二板块，用于接收参考时钟信号，以产生一个具有校正占空比的延迟锁相内部时钟信号，该校正占空比基于正常多相时钟信号对和虚拟多相时钟信号对。
附图说明
通过下面对优选实施例结合附图的描述，本发明的上述及其它目的和特征将变得非常明显。
图1所示为传统DLL器件的DCC电路框图。
图2所示为图1所示的DCC电路图。
图3所示为本发明的一实施例的模拟DLL器件的框图。
图4所示为图3中参考延迟线的电路图。
图5A和5B所示为实时示意图，描述从参考延迟线输出的正常多相时钟信号对和虚拟多相时钟信号对。
图6所示为图3所示的一个时钟接口的框图。
图7所示为图6所示的第一i:1多路器的一实施例的电路图。
图8所示为图6所示的混相器的一实施例的电路图。
图9所示为图3所示的工作校正放大器的电路图。
图10A和10B所示为具有不同占空比的外部时钟信号。
具体实施方式
下面参考附图详细描述本发明的模拟DLL器件。
图3所示为本发明的一实施例的模拟DLL器件的框图。
如图所示，该模拟DLL器件包括一个时钟缓冲器300，一个参考延迟线310，一个参考控制器315，一个时钟接口320，一个细延迟线350，一个微分放大器352，一个工作校正放大器360，一个延迟模型354，一个精密控制器356和一个有限状态机(finite state machine，FSM)370。
时钟缓冲器300接收外部时钟信号对CLK和/CLK以便输出一个内部时钟信号对PH<0>和/PH<0>以及一个参考时钟信号REF_CLK。参考时钟信号REF_CLK与内部时钟信号PH<0>是相同的，即，从而，参考时钟信号REF_CLK可以用内部时钟信号PH<0>代替。
参考延迟线310接收内部时钟信号对PH<0>和/PH<0>以输出正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，....PH<i>和/PH<i>及虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，…，PHD<i>和/PHD<i>。参考控制器315控制参考延迟线310，以通过对比参考时钟信号REF_CLK和正常复合相时钟信号/PH<i>的相使两者具有相同的相。
在此，符号PH<1:i>意思是PH<1>，PH<2>，...，PH<i>。其中i是个自然数，更确切的说，是一个大于1的自然数。数i由微分延迟单元的总数确定，该单元包含在参考延迟线310中。例如：PH<1:2>意思是PH<1>和PH<2>。另外，‘对’这个词被用于指一个信号本身以及与它相应的反转信号，例如，信号对PH<1>and/PH<1>是指PH<1>和它的反转信号/PH<1>；信号PH<1:2>和/PH<1:2>代表信号对PH<1>和/PH<1>和信号对PH<2>and/PH<2>；若只提到‘PH<1>’，那么‘对’被省略，例如，正常多相时钟信号PH<1:i>。当提到的信号数目大于1或提到的信号对数目大于1时，使用‘多’，如果不是这样，省略‘多’。例如，正常的多相时钟信号PH<1:i>；正常的相时钟信号PH<1>。
时钟接口320通过将选取的正常的时钟信号对及虚拟时钟信号对混合用于进行占空比校正。对其进行相位复合，完成占空比校正操作。例如，将信号对PH<3>和/PH<3>与信号对PHD<3>和/PHD<3>混合，即，将PH<3>与PHD<3>相混合，以及将/PH<3>与/PHD<3>相混合。
输出的来自时钟接口320的微分时钟信号对MIX_CLK and/MIX_CLK被输入到细延迟线350。微分放大器352通过放大细延迟线350的输出信号来产生一个DLL时钟信号DLL_CLK。延迟模型354用于模拟延迟量并输出反馈时钟信号FB_CLK。
精密控制器356通过将反馈时钟信号FB_CLK和参考时钟信号REF_CLK对比来控制细延迟线350。有限状态机FSM 370用于控制正在接收参考时钟信号REF_CLK和反馈时钟信号FB_CLK的整个DLL。
工作校正放大器360用于支持时钟接口校正占空比，接收细延迟线350的输出信号。
同时，参考控制器315包括一个相位检测器，一个电荷泵，一个环形滤波器(未示出)---通常这些包含在DLL器件中---并利用环形滤波器中电容器的充电电压Vc控制参考延迟线310。精密控制器356几乎具有和参考控制器315相同的结构。
图4是参考延迟线310的电路图。
如图所示，参考延迟线310包括一个正常延迟线312和一个虚拟延迟线314。
正常延迟线312配备有i个不同的延迟单元--NDEL1，NDEL2，...，NDELi--接收内部时钟信号对PH<0>和/PH<0>。
虚拟延迟线314配备有i个不同的延迟单元DDEL1，DDEL2，...，DDELi-接收来自正常延迟线312的输出信号对PH<i>and/PH<i>。
其中，正常相时钟信号对PH<k>和/PH<k>由NDELk输出，其中k是一个自然数且1＜＝k＜＝i。
包含在正常延迟线312和虚拟延迟线314中的每个微分延迟单元均受环形滤波器中电容器的充电电压Vc控制，从而参考延迟线310的总的延迟量得到控制。
与此同时，与参考延迟线310类似，细延迟线350是通过利用一系列微分延迟单元进行工作的。
图5A是一个实时示意图，描述从参考延迟线310输出的正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH<i>和/PH<i>和虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD<i>和/PHD<i>。
这种情况下，外部时钟信号对CLK和/CLK的占空比是50％。
内部时钟信号对PH<0>和/PH<0>通过I个微分延迟单元NDEL1～NDELi；第k个微分延迟单元NDELk延迟内部时钟信号对PH<0>和/PH<0>输出正常多相时钟信号对PH<k>和/PH<k>，这里k是一个自然数且1＜＝k＜＝i。
随后，由NDELi输出的信号对PH<i>和/PH<i>被交叉输入到虚拟延迟线314，并通过i个微分延迟单元DDEL1～DDELi；每个微分延迟单元对内部时钟信号PH<i>和/PH<i>延迟，输出相应的正常复合相时钟信号对PHD<1:i>和/PHD<1:i>。
参考控制器315中的相位检测器对比正常复合相时钟信号/PH<i>和参考时钟信号REF_CLK的相位。
因而，如果延迟被锁，内部时钟信号PH<0>将与正常相时钟信号/PH<i>同步。并且，内部时钟信号PH<0>将与正常相时钟信号/PH<i>二者间存在一个180°的相位差。正常相时钟信号PH<i>与虚拟相时钟信号PHD<i>之间也存在180°的相位差。因此，正常多相信号PH<1:i>与虚拟多相信号PHD<1:i>之间存在一个0～360°范围内的相位差。
在这里，由于外部时钟信号对CLK和/CLK的占空比是50％，所以参考时钟信号EF_CLK的下降沿与多相时钟信号/PH<i>的下降沿同步。
图5B是实时示意图，描述从参考延迟线310输出的正常多相时钟信号对和虚拟多相时钟信号对。在这里，外部时钟信号对CLK和/CLK的占空比不是50％，并假定在一个时钟周期内，逻辑‘高电平’的时间比逻辑‘低电平’的时间长，即，占空比大于50％。
在这种情况下，如果延迟被锁，参考时钟信号REF_CLK与正常多相时钟信号/PH<i>同步。然而，由于外部时钟信号对CLK和/CLK的占空比不是50％，致使参考时钟信号REF_CLK的下降沿与正常多相时钟信号/PH<i>的下降沿不同步。因此，参考时钟信号REF_CLK的下降沿与正常多相时钟信号/PH<i>之间存在一个‘DE’的相差。这一相差‘DE’是外部时钟信号CLK或/CLK工作误差的两倍。
图6所示为时钟接口320的电路图。
如图所示，时钟接口320包括一个4相多路器330和一个混相器340。
4相多路器330包括第一i:1多路器332，第二多路器334，第一2:1多路器336和第二2:1多路器338。
第一i:1多路器332的第一主输入端IN<1:i>和第一从输入端/IN<1:i>分别接收正常多相时钟信号对PH<1:i>和/PH<1:i>，然后，第一i:1多路器332选择一被输入的信号对，并将被选择的信号对输出。在这里，选择操作是通过有限状态机FSM 370输出的相选信号PH_SEL<1:i>来控制的。
第二i:1多路器334的第二主输入端IN<1:i>和第二从输入端/IN<1:i>分别接收虚拟多相时钟信号对PHD<1:i>和/PHD<1:i>，然后，第二i:1多路器334选择一被输入的信号对，并将被选择的信号对输出。在这里，选择操作是通过有限状态机FSM 370输出的相选信号PH_SEL<1:i>来控制的。
第一2:1多路器336的第三和第四主输入端IN<1>和IN<2>以及第三和第四从输入端/IN<1>和/IN<2>接收来自第一i:1多路器332的输出信号，并选择输出被接收的信号，该操作是通过控制来自有限状态机FSM 370的奇偶选择信号SEL_EVEN和SEL_ODD来实现的。
第二2:1多路器338的第五和第六主输入端IN<1>和IN<2>以及第五和第六从输入端/IN<1>和/IN<2>接收来自第二i:1多路器334的输出信号，并选择输出被接收的信号，该操作是通过控制来自有限状态机FSM 370的奇偶选择信号SEL_EVEN和SEL_ODD来实现的。
因此，4相多路器334用于选择分别从正常延迟线312和虚拟延迟线314输出的正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH<i>和/PH<i>之一及虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，..，PHD<i>和/PHD<i>之一。然后，被选的信号成为用于混相器340的信号，即，正常微分时钟信号对MIXIN和/MIXIN及虚拟微分时钟信号对MIXIND和/MIXIND。
此后，混相器340将正常微分时钟信号对MIXIN和/MIXIN相互混合；并且也将虚拟微分时钟信号对MIXIND和/MIXIND相互混合，然后，输出混合的信号对，即，混合的微分时钟时钟信号对MIX_CLK和/MIX_CLK。在此，进行相混合以使/MIX_CLK的相位位于MIXIND和/MIXIND的相位中间。混相器340由工作校正放大器360输出的第一工作控制电压DCC_VCTRL和第二工作控制电压/DCC_VCTRL控制。
图7是图6所示的第一i:1多路器332的一实施例的电路图。
如图所示，第一i:1多路器332包括一个PMOS负载单元331和i个单元选择器，这里，各个单元选择器的结构是相同的，下面参照第一单元选择器333对其结构进行了描述。
第一PMOS负载单元331与i个单元选择器的输出端连接。
第一单元选择器333配备有第一NMOS晶体管M1，第二NMOS晶体管M2，第三NMOS晶体管M3，第四NMOS晶体管M4，第五NMOS晶体管M5。
第一NMOS晶体管M1的门极连到偏压VBIAS，第一NMOS晶体管M1作为主电流源；第二和第三晶体管M2，M3的门极分别连到主输入端IN<1>和从输入端/IN<1>；M2，M3的源极连到M1的漏极。第四和第五NMOS晶体管M4和M5连到输出端和M2和M3之间。M4，M5的门极连接相选信号PH_SEL<1>。在此，主输入端IN<1>和从输入端/IN<1>分别接收正常多相时钟信号PH<1>和/PH<1>。
同时，其他单元选择器的结构与上述第一选择器333的结构相同。第二i:1多路器334可以像上述的第一第二多路器333一样实施。
图8是图6所示的混相器340的一实施例的电路图。
如图所示，混相器340包括第一源耦合对342，第二源耦合对343，第二PMOS负载单元341；一个微分放大单元344以及一个偏压控制器345。
第一源极耦合对342被固定偏压VFBIAS偏置，并接收正常微分时钟信号对MIXIN和/MIXIN。第二源极耦合对343被固定偏压VFBIAS偏置，并接收正常微分时钟信号对MIXIN和/MIXIN。第二PMOS负载单元341连到第一和第二源极耦合对342和343上。第二PMOS负载单元341，第一和第二源偶合对342和343形成微分放大器。
微分放大单元344被固定偏压源VFBIAS偏置，并接收第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL。依靠外部时钟信号对CLK和/CLK的占空比，偏压控制器345镜像微分放大单元344的第一微分电流IA及第二微分电流IB，目的在于控制两个源极耦合对342和343的沉电流。
第一源极耦合队对342配备有第十一个NMOS晶体管M11，第十二个NMOS晶体管M12，第十三个NMOS晶体管M13。
第十三NMOS晶体管M13的门极连到固定偏压VFBIAS上，M13作为电流源工作。第十一和十二NMOS晶体管M11和M12分别接收正常微分时钟信号对MIXIN和/MIXIN。
第十七NMOS晶体管M17的门极连到固定偏压VFBIAS，M17作为电流源工作；第十五和十六NMOS晶体管M15和M16分别接收虚拟微分时钟信号对MIXIND和/MIXIND。
微分放大单元344配备有第二十三NMOS晶体管M23，第二十四NMOS晶体管M24，第二十五NMOS晶体管M25和第一二极管耦合PMOS晶体管，即，第十九PMOS晶体管M19和第二十一PMOS晶体管M21。
第二十五NMOS晶体管M25的门极连到固定偏压VFBIAS，M25作为电流源工作；第二十三NMOS晶体管M23和第二十四NMOS晶体管M24连到第二十五NMOS晶体管M25的源极，并分别接收第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL。二极管耦合PMOS晶体管分别连到第二十三和第二十四NMOS晶体管M23和M24。
偏压控制器345配备有第二十PMOS晶体管M20，第二十二PMOS晶体管M22，偏压转换开关346，第十四NMOS晶体管M14，第十八NMOS晶体管M18以及第二二极管耦合NMOS晶体管，即，第二十六NMOS晶体管M26和第二十七NMOS晶体管M27。
第二十PMOS晶体管M20和第二十二PMOS晶体管M22用于镜像在微分放大单元344内流动的第一电流IA和第二电流IB。
对第二十六NMOS晶体管M26和第二十七NMOS晶体管M27进行操作，作为偏压控制器345中流动的第一镜像电流IA和第二镜像电流IB的电流沉。
第十四NMOS晶体管M14平行连到NMOS晶体管M13的源极；第十八NMOS晶体管M18平行连到第十七NMOS晶体管M17的源极。在此，M14和M17作为电流源使用。偏压开关346有四个端点，即，第一端点A，第二端点B，第三端点C，第四端点D。第一，第二，第三，第四端A，B，C，D分别点连到第十四NMOS晶体管M14，第十八NMOS晶体管M18，第二十六NMOS晶体管M26，第二十七NMOS晶体管M27的门极。
图9所示为工作校正放大器360的电路图。
如图所示，工作校正放大器360包括：一个第二微分放大单元360，一个第一电流镜单元364，一个第二电流镜单元365，一个第一层叠载荷368，一个第二层叠载荷369，一个第一电容C1和一个第二电容C2。
微分时钟信号对ICLK和/ICLK，由细延迟线350输出，被输入到第二微分放大单元362。第一电流镜单元364用于镜像电流，该电流流经第二微分放大单元362的一个次要输出端。第二电流镜单元365用于镜像第二微分放大单元362的一个主要输出端电流。第一和第二层叠载荷368和369中的每个都和第一和第二电流镜单元364、365连接在一起。第一和第二电容C1和C2的电荷输出电流分别来自第一和第二电流镜单元364和365，该电荷输出电流用于产生第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL。
第二微分放大单元362配备有电流源，第三十七NMOS晶体管M37，第三十八NMOS晶体管M38和第三二级管耦合PMOS晶体管，即，第三十三PMOS晶体管M33和第三十四PMOS晶体管M34。
电流源产生总电流ITOT，该总电流被第一和第二电容C1C2分流。
第三十七和第三十八NMOS晶体管M37和M38被连接在第三二极管耦合PMOS晶体管和电流源之间，分别接收来自细延迟线350的内部时钟信号对ICLK和/ICLK。第三十三PMOS晶体管M33，被连接在供给电压源VDD和第三十七NMOS晶体管M37之间。第三十四PMOS晶体管M34被连接在供给电压源VDD和第三十八NMOS晶体管M38之间。在这里，第三十三PMOS晶体管M33和第三十四晶体管M34充当载荷作用。
第一电流镜单元364配备一个第三十一PMOS晶体管M31和第三十二PMOS晶体管M32。第三十一PMOS晶体管被连接在供给电压源VDD和第一层叠载荷368之间，并且第三十一PMOS晶体管M31的门级输入信号来自第二微分放大单元360的一个次要输出端。第三十二PMOS晶体管M32被连接在供给电压源VDD和第二层叠载荷369之间，并且M32的门级输入信号来自第二微分放大单元360的次要输出端。
第二电流镜单元365配备有一个第三十五PMOS晶体管M35和一个第三十六PMOS晶体管。第三十五PMOS晶体管M35被连接在供给电压源VDD和第一层叠载荷368之间，并且M35的门级输入信号来自第二微分放大单元360的主要输出端。第三十六PMOS晶体管M36被连接在供给电压源VDD和第二层叠载荷369之间，且其门级输入信号来自第二微分放大单元360的主要输出端。
第一电容C1被连接在第一个接触点和接地电压源VSS之间，其中第一个接触点位于第三十一PMOS晶体管M31和第一层叠载荷368之间。
第二电容C2被连接在第二个接触点和接地电压源VSS之间，这里第二个接触点位于第三十六PMOS晶体管M36和第二层叠载荷368之间。
在这里，第一和第二电容C1和C2具有相同的电容值。
下面参考图3-图9描述图3所示的本发明的优选实施例。
通过缓冲外部时钟信号CLK和/CLK，时钟缓冲器300产生内部时钟信号对PH<0>、/PH<0>和参考时钟信号REF CLK。参考延迟线310接收内部时钟信号对PH<0>和/PH<0>，输出正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，…，PH<i>和/PH<i>，和虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD<i>和/PHD<i>。
此后，参考控制器315中的相位监测器对比参考时钟信号REF_CLK和正常相时钟信号/PH<i>的相位，然后根据对比结果，由参考控制器315的电荷泵产生控制电压Vc。控制电压Vc控制正常延迟线312和虚拟延迟线314中每个延迟单元的延迟量。该操作连续不断地进行，直到延迟被锁定，即：直到参考时钟信号REF_CLK与正常相时钟信号/PH<i>同步。
其后，有限状态机FSM370控制时钟接口320，将正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH<i>和/PH<i>连续传送给细延迟线350；同时，FSM370控制时钟接口320，将虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD<i>和/PHD<i>连续传送给细延迟线350。
然后，参考控制器315比较参考时钟信号REF_CLK和正常相时钟信号/PH<i>的相位。根据比较结果，参考控制器315调整电压Vc，来控制第i个微分延迟单元的延迟量。
上述操作将连续不断地进行下去，直到第i个延迟单元的延迟量被锁定，即：直到参考时钟信号REF_CLK和正常相时钟相信号/PH<i>同步。
此后，如果延迟量被锁定，有限状态机FSM 370控制时钟接口320，将正常多相时钟信号对PH<1>和/PH<1>，PH<2>和/PH<2>，...，PH<i>和/PH<i>连续传送给细延迟线350；与此同时，有限状态机FSM 370控制时钟接口320，将虚拟多相时钟信号对PHD<1>和/PHD<1>，PHD<2>和/PHD<2>，...，PHD<i>和/PHD<i>连续传送给细延迟线350。
然后，被传送的正常多相时钟信号对和虚拟多相时钟信号对被传递到延迟模型354，且被输送到有限状态机FSM 370。
有限状态机FSM 370确定哪对时钟信号和参考时钟信号REF_CLK最同步。然后，有限状态机FSM 370控制时钟接口320，选择输出确定的时钟信号对。
如图8所示，由于在初始状态下工作校正放大器360没有工作，分别连接到第一和第二源耦合对342和343的第十四和第十八NMOS晶体管M14和M18不能正常工作。因此，通过彼此混合正常微分时钟信号对MIXIND和/MIXIND和虚拟微分时钟信号对MIXIND和/MIXIND，第一和第二源耦合对342和343产生混合时钟信号对MIX_CLK和/MIX_CLK，大约有50％的工作频率。然后，混合时钟信号对MIX_CLK和/MIX_CLK作为微分时钟信号对ICLK和/ICLK输出。
然而，当外部时钟信号对CLK和/CLK的占空比错误率增大时，由于正常微分时钟信号对MIXIN和/MIXIN之间的差距变小，并且虚拟微分时钟信号对MIX_CLK和/MIX_CLK间的间隙也变窄，这仍存在小的误循环操作。
因此，模拟DLL配备有工作校正放大器360。即，从工作校正放大器360输出的第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL控制第一和第二源耦合对342和343的偏压，从而消除小的误循环操作。
如图9所示，如果微分时钟信号对ICLK和/ICLK被输入到第二微分放大单元362，将流有第三电流IX，对应于微分时钟信号ICLK的逻辑高电平阶段，也流有第四电流IY，对应于微分时钟信号/ICLK的逻辑低电平阶段。第三电流IX被第一电流镜单元364镜像，产生应有的电流k(IX-IY)给第一电容C1。第四电流IY被第二电流镜单元365镜像，产生应有电流k(IY-IX)给第二电容C2。这里k是对应于第二微分放大单元362的增益的一个连续值。
如果微分时钟信号对ICLK和/ICLK具有50％的工作频率，第一和第二电容C1和C2以同样的电流被充电，从而第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL都具有相同的电压值。然而，如果微分时钟信号对ICLK和/ICLK具有小的占空比错误，则第一和第二工作控制电压DCC_VCTRL和/DCC_VCTR具有不同的电压值。
如图8所示，第一和第二工作控制电压DCC_VCTRL和/DCC_VCTRL确定第一和第二微分电流IA和IB的电流值。第一和第二微分电流IA和IB被镜像到偏压控制器345，作为第一和第二镜像电流IA和IB。第一和第二镜像电流IA和IB决定偏压开关346的第三偏压终端C和第四偏压终端D的电压值。根据偏压选取信号，偏压开关346有选择地将第三和第四偏压终端C和D、第一和第二偏压终端A和B连接起来。
偏压选取信号SEL_BIAS，由外部时钟信号对CLK和/CLK的工作频率来决定。根据偏压选取信号SEL_BIAS，第一和第二偏压终端A和B被不同地连接到第三和第四偏压终端C和D，从而控制分别连接到第一和第二源耦合对342和343的第十四和第十八NMOS晶体管M14、M18的偏压。
图10A和10B所示为具有不同的工作频率的外部时钟信号CLK。
图10A和10B所示为偏压开关346的操作。
图10A中外部时钟信号CLK的工作频率大于50％。
在图10A(A)所示的情况下，如果正常微分时钟信号MIXIN的下降沿落后于虚拟微分时钟信号MIXIND的下降沿，偏压开关346将第一偏压终端A和第三偏压终端C连接一起，也将第二偏压终端B和第四偏压终端D连接起来。
另一种情况，如图10A(B)所示，如果正常微分时钟信号MIXIN的下降沿超前于虚拟微分时钟信号MIXIND的下降沿，偏压开关346将第一偏压终端A和第四偏压终端D连接一起，也将第二偏压终端B和第三偏压终端C连接在一起。
图10B所示的外部时钟信号CLK的工作频率小于50％。
在这种情况下，如图10B(A)所示，如果正常微分时钟信号MIXIN的下降沿超前于虚拟微分时钟信号MIXIND的下降沿，偏压开关346将第一偏压终端A和第四偏压终端D连接一起，也将第二偏压终端B和第三偏压终端C连接起来。
另一种情况，如图10B(B)所示，如果正常微分时钟信号MIXIN的下降沿超前于虚拟微分时钟信号MIXIND的下降沿，偏压开关346将第一偏压终端A和第三偏压终端C连接一起，也将第二偏压终端B和第四偏压终端D连接在一起。
虽然结合具体实施例对本发明进行了详细描述，但本领域的技术人员可以在不脱离本发明的精神和范围的情况下做出各种变化和修改，因此，专利的保护范围应以后附的权利要求书为准。

Claims (14)

1、一种模拟延迟锁相环器件，包括：
第一板块，用于接收内部时钟信号和参考时钟信号，以产生正常多相时钟信号对和虚拟多相时钟信号对；
第二板块，用于接收参考时钟信号，以产生一个具有校正的占空比的延迟锁相内部时钟信号，所述校正的占空比基于正常多相时钟信号对和虚拟多相时钟信号对。
2、如权利要求1所述的模拟延迟锁相环器件，其特征在于，所述第一板块包括：
参考延迟线，用于接收内部时钟信号，输出正常多相时钟信号对和虚拟多相时钟信号对；以及
参考控制装置，用于形成带有参考延迟线的参考环，并为参考时钟信号和单个信号控制参考延迟线，使两者有180°的相位差，所述单个信号来自正常多相时钟信号对的最后时钟信号对。
3、如权利要求1所述的模拟延迟锁相环器件，其特征在于，所述第二板块包括：
时钟接口，用于选择来自参考延迟线的正常多相时钟信号对和虚拟多相时钟信号对各一个，通过对选取的正常多相时钟信号对的每个信号的相位混合以及对选取的模拟多相时钟信号对的每个信号的相位混合，进行占空比校正。
细延迟线，用于接收时钟接口输出的信号，输出延迟锁相内部时钟信号；
延迟模型，用于模拟细延迟线输出的延迟锁相内部时钟信号的延迟量；
细延迟装置，通过对比延迟模型的反馈时钟信号和参考时钟信号，控制细延迟线的延迟量；
控制装置，用于接收参考时钟信号和反馈时钟信号，以控制时钟接口；以及
工作校正放大装置，用于支持时钟接口校正占空比，接收细延迟线350的输出信号。
4、如权利要求2所述的模拟延迟锁相环器件，其特征在于，所述参考延迟线包括：
正常延迟线，用于接收内部时钟信号，具有多个串联的微分延迟单元，所述微分延迟单元用于产生正常多相时钟信号对；以及
虚拟延迟线，用于接收来自正常延迟线的最后时钟信号对，具有多个串联的微分延迟单元。
5、如权利要求3所述的模拟延迟锁相环器件，其特征在于，所述时钟接口包括：
相位多路装置，通过控制器的控制，从参考延迟线中选取正常相时钟信号对和虚拟时钟信号对各一个；
混相装置，用于将选取的正常相时钟信号对的相位混合，且将选取的虚拟相时钟信号对的相位混合。
6、如权利要求5所述的模拟延迟锁相环器件，其特征在于，所述相位多路装置包括：
第一多路器，用于输出正常多相时钟信号对中的一个，以响应控制装置输出的相位选取信号；
第二多路器，用于输出虚拟多相时钟信号对中的一个，以响应相位选取信号；
第三多路器，用于选择性地输出来自第一多路器的正常多相时钟信号对中的一个，以响应控制装置输出的奇-偶选取信号；以及
第四多路器，用于选择性地输出来自第二多路器的虚拟多相时钟信号对中的一个，以响应奇-偶选取信号。
7、如权利要求5所述的模拟延迟锁相环器件，其特征在于，所述混相装置包括：
第一源耦合对，用于接收正常微分时钟信号对，且具有第一混合电流源；
第二源耦合对，用于接收虚拟微分时钟信号对，且具有第二混合电流源；
第一载荷单元，与第一源耦合对和第二源耦合对相连，形成一个微分放大器；
第一微分放大单元，用于接收工作校正放大装置输出地工作控制电压；以及
偏压控制单元，通过镜像来自第一微分放大单元的微分电流，控制第一和第二源耦合对的沉电流。
8、如权利要求7所述的模拟延迟锁相环器件，其特征在于，所述偏压控制单元包括：
第一MOS晶体管和第二MOS晶体管，用于镜像第一微分放大单元输出的微分电流；
第三MOS晶体管和第四MOS晶体管，作为镜像微分电流的电流沉；
第五MOS晶体管和第六MOS晶体管，分别与第一固定电流源和第二固定电流源平行连接，以控制第一源耦合对和第二源耦合对的一个偏压；以及
开关，用于第三、第四MOS晶体管的门级与第五、第六MOS晶体管的门级之间的转换，以响应控制装置输出的偏压选取信号。
9、如权利要求8所述的模拟延迟锁相环器件，其特征在于，所述工作校正放大装置包括：
第二微分放大单元，用于接收来自细延迟线的输出信号；
第一电流镜单元，用于镜像第二微分放大单元的次要输出端输出的电流；
第二电流镜单元，用于镜像第二微分放大单元的主要输出端输出的电流；
第一层叠载荷和第二层叠载荷，连接在第一电流镜单元和第二电流镜单元之间；以及
第一电容器和第二电容器，通过控制第一电流镜单元和第二电流镜单元的输出电流，产生工作控制电压。
10、如权利要求6所述的模拟延迟锁相环器件，其特征在于，所述第一和第二多路器分别包括：
多个选取单元，具有第七MOS晶体管、第一MOS晶体管和第二MOS晶体管对；
第二载荷单元，与所述选取单元连接，
其中第七MOS晶体管的门级接收一个偏压，第一MOS晶体管的门级接收第一多路器的正常多相时钟信号对，且接收第二多路器的虚拟多相时钟信号对，第二MOS晶体管的门级接收相位选取信号。
11、如权利要求9所述的模拟延迟锁相环器件，其特征在于，所述第一电容器和第二电容器具有相同的电容值。
12、如权利要求1所述的模拟延迟锁相环器件，其特征在于，所述参考时钟信号和内部时钟信号同相。
13、如权利要求12所述的模拟延迟锁相环器件，其特征在于，所述内部时钟信号作为参考时钟信号使用。
14、如权利要求2所述的模拟延迟锁相环器件，其特征在于，所述参考控制装置包括：
相位监测器，用于对比参考时钟信号的相位和正常多相时钟信号对的最后时钟信号对的相位；
电荷泵，用于接收来自相位监测器的输出信号，作为它的输入；
环形滤波器，接收所述具有一个电容器的电荷泵的输出信号。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1874152B (zh) * 2005-05-30 2010-04-28 厦门优迅高速芯片有限公司 3v-5v自校正占空比时钟芯片输出电路
CN101067635B (zh) * 2006-05-01 2010-06-02 国际商业机器公司 确定数字信号的占空比的方法和系统
CN101145779B (zh) * 2006-09-12 2010-07-07 盛群半导体股份有限公司 相角产生器
CN101232285B (zh) * 2007-01-24 2012-09-26 海力士半导体有限公司 Dll电路及其控制方法
CN104795997A (zh) * 2014-01-22 2015-07-22 凌力尔特公司 正向转换器及次级侧开关控制器
CN105720975A (zh) * 2014-12-17 2016-06-29 意法半导体国际有限公司 具有跨工艺、电压和温度被补偿的带宽的锁相环(pll)
WO2017000672A1 (zh) * 2015-07-02 2017-01-05 无锡华润上华半导体有限公司 延迟锁定环的检测方法和系统
CN104184439B (zh) * 2013-05-21 2017-04-12 联发科技股份有限公司 数字传送器以及用于校正数字传送器的方法
CN107231150A (zh) * 2016-03-24 2017-10-03 株式会社巨晶片 时钟校正装置及时钟校正方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046072B2 (en) * 2004-03-03 2006-05-16 Atheros Communications, Inc. Commutating phase selector
US8155018B2 (en) * 2004-03-03 2012-04-10 Qualcomm Atheros, Inc. Implementing location awareness in WLAN devices
KR100681256B1 (ko) * 2005-02-15 2007-02-12 델타이지씨에스(주) 감전보호용 전원차단장치
US7116143B2 (en) * 2004-12-30 2006-10-03 Micron Technology, Inc. Synchronous clock generator including duty cycle correction
KR100713082B1 (ko) * 2005-03-02 2007-05-02 주식회사 하이닉스반도체 클럭의 듀티 비율을 조정할 수 있는 지연 고정 루프
KR100696957B1 (ko) * 2005-03-31 2007-03-20 주식회사 하이닉스반도체 클럭 듀티 조정 회로, 이를 이용한 지연 고정 루프 회로 및그 방법
KR100834400B1 (ko) * 2005-09-28 2008-06-04 주식회사 하이닉스반도체 Ｄｒａｍ의 동작 주파수를 높이기 위한 지연고정루프 및 그의 출력드라이버
KR100810070B1 (ko) * 2005-09-29 2008-03-06 주식회사 하이닉스반도체 지연고정루프
JP4915017B2 (ja) * 2005-09-29 2012-04-11 株式会社ハイニックスセミコンダクター 遅延固定ループ回路
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7420399B2 (en) * 2005-11-10 2008-09-02 Jonghee Han Duty cycle corrector
KR100715158B1 (ko) 2005-12-13 2007-05-10 삼성전자주식회사 동작특성 및 동작전압을 개선하는 듀티보정 증폭회로
KR100728301B1 (ko) * 2006-01-23 2007-06-13 학교법인 포항공과대학교 디지털로 제어 가능한 다중 위상 클럭 발생기
US7423465B2 (en) * 2006-01-27 2008-09-09 Micron Technology, Inc. Duty cycle error calculation circuit for a clock generator having a delay locked loop and duty cycle correction circuit
US8073890B2 (en) 2006-02-22 2011-12-06 Micron Technology, Inc. Continuous high-frequency event filter
KR100954117B1 (ko) 2006-02-22 2010-04-23 주식회사 하이닉스반도체 지연 고정 루프 장치
US20070238434A1 (en) * 2006-03-30 2007-10-11 Nasser Kurd Clock modulation circuits with time averaging
US7405604B2 (en) * 2006-04-20 2008-07-29 Realtek Semiconductor Corp. Variable delay clock circuit and method thereof
KR100779381B1 (ko) * 2006-05-15 2007-11-23 주식회사 하이닉스반도체 감소된 면적을 가지는 ｄｌｌ과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법
KR100801740B1 (ko) * 2006-06-29 2008-02-11 주식회사 하이닉스반도체 지연고정루프 제어회로
KR100811263B1 (ko) * 2006-06-29 2008-03-07 주식회사 하이닉스반도체 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
KR100854496B1 (ko) * 2006-07-03 2008-08-26 삼성전자주식회사 지연 동기 루프 및 이를 구비한 반도체 메모리 장치
KR100805698B1 (ko) 2006-08-31 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR100837814B1 (ko) 2006-12-22 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100863001B1 (ko) * 2007-02-09 2008-10-13 주식회사 하이닉스반도체 듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로 및 그제어방법
US7667534B2 (en) * 2007-03-15 2010-02-23 Fairchild Semiconductor Corporation Control interface and protocol
KR100897254B1 (ko) * 2007-04-12 2009-05-14 주식회사 하이닉스반도체 듀티 사이클 보정 회로 및 방법
KR100868016B1 (ko) 2007-04-13 2008-11-11 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로
KR100857449B1 (ko) * 2007-06-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 ｄｌｌ 회로
KR100885486B1 (ko) * 2007-07-10 2009-02-24 주식회사 하이닉스반도체 반도체 메모리 장치
KR101262224B1 (ko) 2007-11-30 2013-05-15 삼성전자주식회사 듀티 검출기 및 그를 구비하는 듀티 싸이클 정정기
US8036614B2 (en) * 2008-11-13 2011-10-11 Seiko Epson Corporation Replica DLL for phase resetting
CN101409553B (zh) * 2008-11-20 2010-12-08 四川和芯微电子股份有限公司 一种相位延迟线器
US7872507B2 (en) * 2009-01-21 2011-01-18 Micron Technology, Inc. Delay lines, methods for delaying a signal, and delay lock loops
US7999589B2 (en) 2009-09-03 2011-08-16 Micron Technology, Inc. Circuits and methods for clock signal duty-cycle correction
US8294500B1 (en) * 2009-10-27 2012-10-23 Altera Corporation Multi-phase interpolators and related methods
KR101046245B1 (ko) 2009-11-30 2011-07-04 주식회사 하이닉스반도체 듀티 보정 회로
KR101040245B1 (ko) 2010-02-24 2011-06-09 주식회사 하이닉스반도체 반도체 장치
KR101253443B1 (ko) 2011-06-09 2013-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US8917132B2 (en) 2013-03-11 2014-12-23 Micron Technology, Inc. Apparatuses, methods, and circuits including a delay circuit
US8947144B2 (en) 2013-06-18 2015-02-03 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9503066B2 (en) 2013-07-08 2016-11-22 Micron Technology, Inc. Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
US9413338B2 (en) 2014-05-22 2016-08-09 Micron Technology, Inc. Apparatuses, methods, and circuits including a duty cycle adjustment circuit
KR102280437B1 (ko) 2015-10-14 2021-07-22 삼성전자주식회사 딜레이 셀 및 이를 포함하는 딜레이 라인
US10860052B2 (en) * 2018-01-12 2020-12-08 California Institute Of Technology Hybrid single loop feedback retiming circuit
CN110048696A (zh) * 2018-11-26 2019-07-23 广州昌钰行信息科技有限公司 正交和45度相位产生电路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04364603A (ja) 1991-06-12 1992-12-17 Nec Corp 半導体集積回路におけるデューティ補正回路
JPH05315906A (ja) 1992-03-19 1993-11-26 Nec Corp 半導体集積回路
US5714904A (en) * 1994-06-06 1998-02-03 Sun Microsystems, Inc. High speed serial link for fully duplexed data communication
US5506878A (en) * 1994-07-18 1996-04-09 Xilinx, Inc. Programmable clock having programmable delay and duty cycle based on a user-supplied reference clock
US5550499A (en) * 1995-04-18 1996-08-27 Cyrix Corporation Single delay line adjustable duty cycle clock generator
US5638016A (en) * 1995-04-18 1997-06-10 Cyrix Corporation Adjustable duty cycle clock generator
US5777500A (en) * 1996-01-16 1998-07-07 Cyrix Corporation Multiple clock source generation with independently adjustable duty cycles
US5781055A (en) * 1996-05-31 1998-07-14 Sun Microsystems, Inc. Apparatus and method for instantaneous stretching of clock signals in a delay-locked loop multi-phase clock generator
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JPH11163691A (ja) 1997-11-28 1999-06-18 Seiko Epson Corp デューティ補正回路
JP3314710B2 (ja) 1998-03-19 2002-08-12 日産自動車株式会社 デューティソレノイド弁の駆動制御装置
US6111446A (en) * 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
KR100305646B1 (ko) * 1998-05-29 2001-11-30 박종섭 클럭보정회로
US6084452A (en) * 1998-06-30 2000-07-04 Sun Microsystems, Inc Clock duty cycle control technique
JP3745123B2 (ja) * 1998-08-24 2006-02-15 三菱電機株式会社 デューティ比補正回路及びクロック生成回路
JP4392678B2 (ja) * 2000-04-18 2010-01-06 エルピーダメモリ株式会社 Ｄｌｌ回路
JP3753925B2 (ja) 2000-05-12 2006-03-08 株式会社ルネサステクノロジ 半導体集積回路
JP3888603B2 (ja) * 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
KR100384781B1 (ko) * 2000-12-29 2003-05-22 주식회사 하이닉스반도체 듀티 사이클 보정 회로
KR100437539B1 (ko) * 2001-06-29 2004-06-26 주식회사 하이닉스반도체 클럭 동기 회로
US6628154B2 (en) * 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
KR100401522B1 (ko) * 2001-09-20 2003-10-17 주식회사 하이닉스반도체 듀티 보정 회로
KR100557550B1 (ko) * 2001-12-21 2006-03-03 주식회사 하이닉스반도체 클럭 동기 회로
US6650157B2 (en) * 2002-01-11 2003-11-18 Sun Microsystems, Inc. Using a push/pull buffer to improve delay locked loop performance
DE10214304B4 (de) * 2002-03-28 2004-10-21 Infineon Technologies Ag Verfahren und Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1874152B (zh) * 2005-05-30 2010-04-28 厦门优迅高速芯片有限公司 3v-5v自校正占空比时钟芯片输出电路
CN101067635B (zh) * 2006-05-01 2010-06-02 国际商业机器公司 确定数字信号的占空比的方法和系统
CN101145779B (zh) * 2006-09-12 2010-07-07 盛群半导体股份有限公司 相角产生器
CN101232285B (zh) * 2007-01-24 2012-09-26 海力士半导体有限公司 Dll电路及其控制方法
CN104184439B (zh) * 2013-05-21 2017-04-12 联发科技股份有限公司 数字传送器以及用于校正数字传送器的方法
CN104795997A (zh) * 2014-01-22 2015-07-22 凌力尔特公司 正向转换器及次级侧开关控制器
CN104795997B (zh) * 2014-01-22 2017-08-25 凌力尔特公司 正向转换器及次级侧开关控制器
CN105720975A (zh) * 2014-12-17 2016-06-29 意法半导体国际有限公司 具有跨工艺、电压和温度被补偿的带宽的锁相环(pll)
WO2017000672A1 (zh) * 2015-07-02 2017-01-05 无锡华润上华半导体有限公司 延迟锁定环的检测方法和系统
US10797707B2 (en) 2015-07-02 2020-10-06 Csmc Technologies Fab2 Co., Ltd. Delay locked loop detection method and system
CN107231150A (zh) * 2016-03-24 2017-10-03 株式会社巨晶片 时钟校正装置及时钟校正方法

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