CN1638367A - 集成判决反馈均衡器及时钟数据恢复电路 - Google Patents

集成判决反馈均衡器及时钟数据恢复电路 Download PDF

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Abstract

在一个集成判决反馈均衡器及时钟数据恢复电路中，一个或多个触发器和/或锁存器可以共用。一个或多个触发器可以用在判决反馈均衡器电路的重定时操作中和在一个时钟恢复电路的相位检测操作中。触发器和/或锁存器的输出可以用来为判决反馈均衡器产生反馈信号。触发器和/或锁存器的输出可以用来产生信号以在时钟恢复电路中驱动一个电荷泵。

Description

集成判决反馈均衡器及时钟数据恢复电路
参照的相关申请：
本申请要求主张于2003年12月19日的美国临时专利申请第60/531,094号的保护范围，其揭示的内容包含在参考资料中。
本申请包含的主题和下列普通的和未决的专利申请有关：申请于2004年2月9日的美国专利申请第10/774,724号和申请于2004年2月9日的美国专利申请第10/774,965号。其揭示的内容包含在参考资料中。
背景技术
许多高速串行通信系统仅仅通过通信媒介传输数据。换句话说，通信系统中的发射机不能和数据一起传送一个独立的时钟信号。接收机可以用这些时钟信号通过通信媒介收到的信号的数据流中高效的恢复数据。
因此，一个高速串行的通信系统的接收机包括一个时钟数据恢复电路，用来产生一个与输入的数据流同步的时钟信号。例如，时钟数据恢复电路会处理输入的数据流以产生一个特定频率的和数据流相匹配的时钟信号。这个时钟于是用来从输入的数据流中采样或者恢复单个的数据位。
图1显示了一个典型的接收机的一部分，包括一个时钟数据恢复电路(“CDR”)100。时钟和数据恢复电路100利用一个时钟恢复电路10和一个重定时器20来产生恢复数据30。通常的，输入数据40通过一个或多个缓冲级50放大，并且时钟恢复电路10产生一个有相位和/或频率的提取时钟信号70，用来调整相关输入放大数据80的相位和/或频率。
时钟恢复电路10包括一个用来校正抽取时钟的边沿的锁相环或者延迟锁定回路，例如随着输入数据的转换沿，校正提取时钟的上升沿。在这个例子中，时钟的下降沿大约在输入数据符号的中部。举例来说，本例中的重新定时器20包含一个在下降沿触发来恢复传输数据的下降沿触发器。
然而，在运行中，通信介质固有的带宽限制易于增加引起接收到信号数据失真的电平。例如，带宽限制的通道易于引起发射脉冲的扩散。如果扩散脉冲的宽度超过了一个符号的持续时间，将会发生相临脉冲的重叠，降低接收机的性能。这种现象叫做内码干扰(ISI)。一般地，随着数据率或者发射机和接收机的距离的增加，受带宽限制的介质容易产生更多的串扰。因此，典型的高速的接收机会包括一个自适应均衡器，例如，一个判决反馈均衡器(“DEF”)会抵消串扰。
图2是一个现有的一接头判决反馈均衡器200的简化框图。在加法器210处输入数据220和一个反馈信号230相加。一个限幅器240把加法器的输出(软判定)转换成二进制信号。一个触发器250响应时钟260并把数据从二进制信号恢复过来。一个乘法器270乘以一个均衡系数(一般是负数)来产生一定比例的反馈信号230(一般是负数)，然后就在加法器210处和输入信号相加。均衡器因此用来从现在的符号减去一个以前的符号，以减少或消除通道引起的失真比如码间干扰。
在现有的接收机中提取时钟，时钟数据恢复电路驱动触发器以恢复均衡数据。例如，图3是一个基于接收机300的判决反馈均衡与时钟数据恢复电路的简化框图。在这个接收机中，输入数据再次被一个或多个缓冲级310放大。时钟恢复电路320从放大的数据(D1)中产生一个提取时钟330并且驱动判决反馈均衡器的触发器340，来恢复由接头350提供的均衡数据(D2)。
在本例的接收机中，时钟恢复电路320能校正提取时钟的上升沿对准放大数据D1的过渡沿。但是实际上，提取时钟的上升沿应该被通过触发器用来有效恢复数据的接头350输出的均衡数据D2所校正。因此，通过加法器360和分接头350的时间延迟应该等于通过输入缓冲级310的时间延迟，以确保输入数据(D2)和触发器340的时钟信号330被校准而能正确的恢复均衡数据。相应地，现有的接收机通常包括延迟匹配级(图未示)来调整延迟。延迟匹配级通过匹配缓冲级310的延迟和通过加法器360和分接头350的延迟来校正二进制信号(D2)和提取时钟信号330。
在高速的应用中，高速接收机的元件需要大量的电流和大规模的散热，而且，在超高速CMOS应用中(例如10Gbps)，高速元件可能应用并联峰化技术和芯片级螺旋电感来实现。因此，这些元件会在硅片上占据相对较大的面积。另外，应用这些元件可能会导致设计使用较长的互连线和相应的较大的寄生电容。这些特性都会对系统的性能产生负面的影响。
发明内容
本发明涉及集成接收机元件，如涉及一个集成判决反馈均衡器与时钟数据恢复电路或者其中的元件。
在本发明的一个方面，判决反馈均衡器和时钟恢复电路共用一个或多个触发器和/或锁存器，以提供一个集成的判决反馈均衡器及时钟数据恢复电路。
在本发明的一个方面，在判决反馈均衡器中进行重新定时操作和在时钟恢复电路中进行相位检波操作时应用了一个或多个触发器和/或者锁存器。如在一种实施方式中，由一个判决反馈均衡器中的限幅器的输出驱动一对串行连接的触发器。触发器由一对锁存器组成。两个触发器的输出用来为判决反馈均衡器产生反馈信号。另外，第一触发器的输出和在第二个触发器中每一个锁存器的输出都用来产生信号来驱动时钟恢复电路中的电荷泵。在这个电路中，由第二个触发器的输出提供恢复数据。
上述实施方式提供了一个比现有的接收机具有较少的高速触发器的电路。因此，该电路的体种会较小，其消耗电能也较少。
在本发明的一个方面，在判决反馈均衡器中进行重定时操作和在时钟恢复电路中进行三波相位检测操作时要用到一个或多个触发器。在一种实施方式中，判决反馈均衡器中的限幅器的输出驱动串行连接的三个触发器。触发器由一对锁存器组成。触发器的输出用来为判决反馈均衡器产生反馈信号。另外，第一触发器的输出、第二触发器的锁存器的每一个输出和第三触发器的第一个锁存器的输出都用来产生信号以驱动时钟恢复电路中的电流泵。在这个电路中，第三触发器的输出提供了恢复数据。
在本发明的某些方面，所述的集成技术可以应用于判决反馈均衡器的不同数量的反馈通路。例如，集成的锁存器可以工作在判决反馈均衡器的一个或多个反馈通路。
根据本发明所提供的集成的判决反馈均衡器及时钟数据恢复电路，包括：
一个判决反馈均衡器；一个时钟恢复电路；及一个构成判决反馈均衡器与时钟恢复电路二者一部分的触发器。
另外，判决反馈均衡器产生一个二进制数据信号；时钟恢复电路产生一个提取时钟信号；触发器连接接收二进制数据信号和提取时钟信号以产生一个触发器输出信号；提供触发器的输出信号给判决反馈均衡器以产生第一反馈信号并提供给时钟恢复电路以产生第一个相位检波信号。
另外，该电路包括多个锁存器，该多个锁存器连接接收触发器的输出信号以产生锁存器输出信号，该锁存器输出信号包括至少一个给判决反馈均衡器的第二反馈信号和给时钟恢复电路的第二相位检测信号。
另外，该电路包括一个异或门电路，用于连接接收二进制信号、第一签相器信号和第二个签相器信号以产生至少一个签相器输出信号。
另外，该电路包括一个电荷泵，用于连接接收至少一个签相器的输出信号。
另外，该电路包括：一个环形滤波器，用于连接接收电荷泵输出的信号；一个压控振荡器，用于连接接收从环形滤波器输出的信号以产生提取时钟信号。
另外，均衡器包括：一个乘法器，用于连接接收触发器输出的信号以产生一个比例反馈信号；一个加法器，用于连接接收一个输入数据信号和比例反馈信号以产生一个软判定数据信号；一个限幅器，用于连接接收软判定数据信号来产生二进制数据信号。
另外，均衡器包括：多个乘法器，用于连接接收触发器的输出信号和至少一部分锁存器的输出信号以产生比例反馈信号。一个加法器，连接接收一个输入数据信号和比例反馈信号，来产生一个软判定数据信号。一个限幅器，连接接收软判定数据信号，来产生二进制数据信号。
另外，触发器的输出信号包括一个恢复数据信号。
另外，其中一个锁存器的输出信号中包含一个恢复数据信号。
另外，提取时钟信号控制触发器和锁存器的时钟，至少两个锁存器被不同极性的提取时钟信号时钟控制。
本发明所提供的集成判决反馈均衡器及时钟数据恢复电路，包括：一个加法器，其连接接收一个输入数据信号和至少一个的限幅器反馈信号，以产生一个软判定数据信号；一个限幅器，其连接接收软判定数据信号以产生一个二进制数据信号；一个触发器，其连接接收二进制数据信号和一个提取时钟信号以产生第一输出信号；多个锁存器，其连接接收第一输出信号来产生第二输出信号；一个电荷泵，其连接接收至少一个与第一输出信号和第二输出信号相关的签相器输出信号；一个环形滤波器，其连接接收一个从电荷泵输出的信号；一个压控振荡器，其连接接收从环形滤波器输出的信号以产生提取信号；一个乘法器，其连接接收第一个输出信号来产生至少一个比例反馈信号。
另外，所述电路包括多个异或电路，用于连接接收二进制信号、第一输出信号和至少一部分第二输出信号，以产生至少一个相位检波器输出信号。
另外，所述电路包括至少一个乘法器，连接接收至少一部分的第二输出信号，以产生至少一个比例反馈信号。
特别地，提取时钟信号定时控制触发器和锁存器；并且至少两个锁存器被不同极性的提取时钟信号定时控制。
根据发明的一个方面，一个集成判决反馈均衡器及时钟数据恢复电路包括：一个加法器，其连接接收一个输出数据信号和多个限幅器的反馈信号，以产生一个软判定数据信号；一个限幅器，其连接接收软判定数据信号，以产生一个二进制数据信号；一个触发器，其连接接收二进制数据信号和一个提取时钟信号，来产生第一输出信号；第一锁存器，其连接接收第一输出信号，以产生一个第二输出的信号；第二锁存器，其连接接收第二输出信号，以产生一个第三输出的信号；一个异或电路，其连接接收二进制数据信号、第一个输出信号，第二输出信号和第三输出信号，以产生至少一个相位检波器输出信号；一个电荷泵，其连接接收至少一个相位检波器输出信号；一个环形滤波器，其连接接收一个从电荷泵输出的信号；一个压控振荡器，其连接接收一个从环形滤波器输出的信号，以产生提取时钟信号；多个乘法器，其连接接收第一个输出信号和第三输出信号，以产生限幅器反馈信号。
另外：提取时钟信号控制触发器、第一锁存器和第二锁存器的时钟；第一个锁存器和第二个锁存器都被不同极性的提取时钟信号时钟控制。
另外，该电路还包括：第三锁存器，其连接接收第三输出信号，以产生第四输出信号；第四锁存器，其连接接收第四输出信号，以产生第五输出信号；其中，乘法器是连接接收第五输出信号，来产生比例反馈信号；异或电路是连接接收第四输出信号，来产生至少一个相位检波器输出信号。
另外，第五个输出信号包括一个恢复的数据信号。
另外：提取时钟信号控制触发器、第一锁存器、第二锁存器、第三锁存器和第四锁存器的时钟；第一锁存器和第二锁存器被不同极性的提取时钟信号时钟控制；第三锁存器和第四锁存器被不同极性的提取时钟信号时钟控制。
根据发明的一个方面，一个把收到的一个数据信号恢复成数据的办法包括：把收到的一个数据信号和至少一个反馈信号相加，来产生一个软判定数据信号；把软判定数据信号数字化生成一个二进制数据信号；通过二进制数据信号时钟控制提取时钟信号进入第一触发器生成第一输出信号。
通过第一输出信号的时钟控制第二输出信号进入第一锁存器生成第二输出信号；通过第二输出信号的时钟控制第二输出信号进入第二锁存器生成第三输出信号；通过第一输出信号和第一个均衡系数的乘积生成至少一个比例反馈信号；和根据二进制数据信号、第一输出信号、第二输出信号和第三输出信号得到提取时钟信号。
另外，第一输出信号包括一个恢复的数据信号。
另外，方法包括通过对从一群包括二进制数据信号、第一输出信号、第二输出信号和第三输出信号的信号中，选出至少一个电荷泵的输入信号。这个输入信号是通过成对的异或门产生的。
另外，第一锁存器和第二锁存器被不同极性的提取时钟信号时钟控制。
另外，方法包括第三个输出信号和第二个均衡系数的相乘得到至少一个的比例反馈信号。
另外，第三输出信号包括一个恢复的数据信号。
另外，方法包括：通过利用提取时钟信号控制第三输出信号进入第三锁存器时钟，产生第四输出信号；通过利用提取时钟信号控制第四输出信号进入第四锁存器的时钟，产生第五输出信号；通过第五输出信号和第三个均衡系数的相乘，产生至少一个比例反馈信号；并且根据第四输出信号产生提取时钟信号。
另外，第五输出信号包括一个恢复的数据信号。
另外，方法包括通过对二进制数据信号、第一输出信号、第二输出信号、第三输出信号和第四输出信号的异或操作得到至少一个相位检波器输出信号。
另外，第三锁存器和第四锁存器被不同极性的提取时钟信号时钟控制。
另外，触发器、第一锁存器和第三锁存器都被相同极性的提取时钟信号时钟控制。并且第二锁存器和第四锁存器都被相同极性的提取时钟信号时钟控制；和第二锁存器、第四锁存器相比，第一锁存器和第三锁存器被不同极性的提取时钟信号时钟控制。
根据发明的一个方面，一个集成重定时器和签相器包括：一个触发器，包括：至少一个数据输入，用以接收一个由收到的信号生成的二进制数据信号；至少一个时钟输入，用以接收一个提取时钟信号；和至少一个输出，用以输出第一输出信号，其中，第一输出信号包括给判决反馈均衡器的一个反馈信号和给时钟恢复电路的第一签相器信号；至少一个数据输入，用以接收第一输出信号；至少一个时钟输入，用以接收提取时钟信号；和至少一个输出，用以给时钟恢复电路提供第二签相器信号。
第二个锁存器，包括：至少一个数据输入，用以接收第二签相器信号；至少一个时钟输入，用以接收提取时钟信号；和至少一个输出，用以提供第二输出信号，其中，第二个输出信号包括给时钟恢复电路的第三签相器信号。
另外，第二输出信号包括给判决反馈均衡器的第二反馈信号。
另外，第一锁存器和第二锁存器都被不同极性的提取时钟信号时钟控制。
另外，检波器包括一个异或电路，连接接收二进制数据信号、第一签相器信号、第二签相器信号和第三签相器信号，来产生至少一个相位检波器输出信号。
另外，检波器包括：第三锁存器，其包括：至少一个数据输入，用以接收第二输出信号；至少一个时钟输入，用以接收提取时钟信号和至少一个输出，用以给时钟恢复电路提供第四签相器信号。
第四锁存器，其包括：至少一个数据输入，用以接收第四签相器信号；至少一个时钟输入，用以接收提取时钟信号和至少一个输出，用以给判决反馈均衡器提供第三反馈信号。
另外，第三锁存器和第四锁存器都被不同极性的提取时钟信号定时控制。
另外，检波器包括一个异或电路，连接接收二进制数据信号、第一签相器信号、第二签相器信号、第三签相器信号和第四签相器信号，以产生至少一个签相器输出信号。
本发明还提供了一个重新定时数据和产生签相器信号的方法，其包括：利用一个提取时钟信号定时控制一个二进制数据信号进入一个锁存器，以产生第一输出信号；给判决反馈均衡器的一个反馈环路提供第一输出信号；利用第一输出信号产生至少一个签相器输出信号。
另外，该方法还包括：通过利用提取时钟信号定时控制第一输出信号进入第一锁存器，产生第二输出信号；利用第二输出信号，产生至少一个签相器输出信号。利用提取时钟信号时钟控制第二输出信号进入第二锁存器来产生第三输出信号；把第三输出信号提供给判决反馈均衡器的反馈回路；和利用第三个输出信号产生至少一个签相器信号。
另外，第一锁存器和第二锁存器都被不同极性的提取时钟信号时钟控制。
另外，一个异或电路连接接收二进制数据信号、第一输出信号、第二输出信号和第三输出信号，来产生至少一个签相器输出信号。
另外，方法包括：利用提取时钟信号时钟控制第三输出信号进入第三锁存器，产生第四输出信号；利用第四输出信号产生至少一个签相器输出信号；利用提取时钟信号时钟控制第四输出信号进入第四锁存器，产生第五输出信号；把第五输出信号提供给判决反馈均衡器的反馈环路。
另外，第三锁存器和第四锁存器都被不同极性的提取时钟信号时钟控制。
另外，触发器、第一锁存器和第三锁存器都是被相同极性的提取时钟信号时钟控制，并且第二和第四锁存器都被相同极性的提取时钟信号时钟控制；和第二锁存器和第四锁存器比较，触发器、第一锁存器和第三锁存器是被不同极性的提取时钟信号时钟控制的。
另外，一个异或电路连接接收二进制数据信号、第一输出信号、第二输出信号、第三输出信号和第四输出信号，以产生至少一个签相器输出信号。
附图说明
图1是一个时钟数据恢复电路的简化框图；
图2是一个判决反馈均衡器电路的简化框图；
图3是一个判决反馈均衡器与一个时钟恢复电路的简化框图；
图4是本发明判决反馈均衡器与时钟数据恢复电路一种实施方式的简化框图；
图5是本发明的签相器的简化框图；
图6是本发明的集成判决反馈均衡器与时钟数据恢复电路一种实施方式的简化框图；
图7是三波签相器的一种实施方式的简化框图；
图8是本发明的三波签相器的一种实施方式的简化框图；
图9是本发明的包含一个三波签相器的集成判决反馈均衡器与时钟数据恢复电路的一种实施方式的简化框图；
图10是本发明的集成一个分接头的判决反馈均衡器与时钟数据恢复电路的一种实施方式的简化框图；
图11是本发明的集成三个分接头判决反馈均衡器与时钟和数据恢复电路的一种实施方式的简化框图；
图12是并联峰化(感应宽频带)触发器的一种实施方式的简化框图；
图13是并联峰化(感应宽频带)锁存器的一种实施方式的简化框图；
图14是光学通信系统的一种实施方式的简化框图。
具体实施方式
下面参照具体实施方式对本发明时行详细描述。很明显本发明可以各种形式而实施于一个很大范围内，有些会和这里所揭示的实施方式不同。因此，此处所揭示的结构和功能的详述仅仅只是代表并且不限于本发明的范围。
图4描述了一个由两个分接头判决反馈均衡器410和一个时钟恢复电路420结合的高性能接收机400的一个实施方式。其中，加法器430加上一个输入的数据信号440和两个均衡反馈信号450A和450B。限幅器460将加法器的输出信号(一个软判定数据信号)转变成一个二进制数据信号(D)。
在本实施方式中，限幅器460输出的一个二进制信号(D)直接驱动触发器470和时钟恢复电路420。然后时钟恢复电路420从限幅器输出的二进制信号(D)产生一个提取时钟信号412，而不是如现有的接收机(图3)那样从输入的数据440中产生。
例如，由于限幅器460输出的二进制信号(D)的传送，时钟恢复电路420会对准提取时钟信号的上升沿。因此，本实施方式的电路会维持正确的触发器470的驱动信号(D)和时钟(提取时钟信号412)的时序关系，以确保有效的数据恢复。
在图4中，时钟恢复电路420包括一个签相器414、一个电荷泵416、一个环形滤波器418和一个压控振荡器(“VCO”)422。由压控振荡器422产生的提取时钟414反馈到签相器414。签相器414比较数据信号(D)的传输沿和提取时钟沿，以产生相应的相位错误信号，并送到电荷泵416。电荷泵416根据错误信号产生一个电流，并传送至环形滤波器418。环形滤波器418根据电流信号滤除不条符合要求的频率成分并发送相应的电压信号至压控振荡器422。压控振荡器422根据电压信号调整提取时钟的相位。
由时钟恢复电路输出的提取时钟信号412也可用来作为使从二进制信号恢复成数据的判决反馈均衡器的两个触发器470、472的控制时钟。确切地说，提取时钟信号412作为使二进制信号(D)进入触发器470的控制时钟。另外，提取时钟信号412作为使触发器470的输出进入触发器472的控制时钟。在这个两接头判决反馈均衡器应用中，第二个触发器472的输出得到一个恢复的数据信号424，这个数据就是从输入的数据信号440中恢复过来的均衡数据。
在本实施方式中，乘法器480A经过触发器470输出的恢复均衡数据信号乘以一个比例系数(g2)得到一定比例的均衡反馈信号450A。
类似地，乘法器480B经过触发器472输出的恢复均衡数据信号乘以一个比例系数(g2)得到另外一个比例的均衡反馈信号450B。
均衡系数的值和存在于进入的数据的内码干扰的程度有关，通常一个均衡系数(通常是负数)的绝对值随着内码干扰的增加而增加。在一种实施方式中，一个实时最优化的环路(图未示)，比如说一个最小均方优化环路，以监控均衡信号的误码率和调整均衡因子的值作为对误码率变化的响应。
加法器430将数据信号440的输入和均衡反馈信号450A和B(通常是负值)相加，由此，加法器430减去先前码元的一个比例版本以减小或消除通道感应失真，比如内码干扰。因此，在本实施方式中，均衡数据(已经被处理用来消除内码干扰)驱动时钟恢复电路420。因此，和锁定的输入数据相比时钟恢复电路420更倾向于锁定二进制信号(D)。
签相器可以应用于多种途径。一般地，一个签相器由一个或多个触发器和逻辑门组成。图5描述了扩展的线性签相器500的一种实施方式。其包括两个触发器510和520和一个异或电路。异或电路包括两个异或门550和560。由于一个触发器由两个锁存器组成，所以第二个触发器用两个锁存器530和540来表示。
在图5示中，两个触发器510和520时钟数据在时钟570的下降沿。两个锁存器530和540被不同极性的时钟信号570时钟控制。例如，在图5中，当时钟信号570是高电平时锁存器530抽取(传送)它的输入信号，当时钟信号570是低电平时，锁存器保持它的输出信号。比较起来，当时钟信号570是低电平时锁存器540抽取，当时钟信号570是高电平时锁存器540保持输出。
异或电路产生一对签相器输出信号。数据输入和数据输出信号为第一个触发器510提供了异或门550的内部相位检波信号。异或门550产生一个签相器输出信号P，它有一个和数据/时钟成比例的脉冲宽度。第一锁存器530的数据输出信号和第二锁存器540的输出信号为第二异或门560提供了内部签相器信号。异或门560产生了一个签相器输出信号R，它被用作对相位误差估计的一个参考。
在高速的应用中，签相器触发器(和锁存器)的设计相对而言是个较大的挑战，因为它们工作的速度很高。例如，必须计算在触发器内部和锁存器之间的时间延迟，以确保正确的数据被锁存。图5中所示的触发器和锁存器可以被用来提供一个频率在10GHz的CMOS签相器。
图5所示的签相器与申请日为2002年11月12日的美国专利申请第10/293,163号中所述的相似。其揭示的内容已经包含在该申请中。请参照图4及相关参考。
图6描述了集成两接头判决反馈均衡器及时钟数据恢复电路600的一种实施方式。时钟数据恢复电路620中的签相器630结合图5的签相器500的设计。
如图6所示，接收机的结构包括一个集成签相器和重定时器以减少高速元件的数量。也就是说，CDR签相器触发器(触发器610和一对锁存器612和614)也具有重定时器的功能。这些触发器可以共用，因为在图6的结构中，一个CDR签相器的触发器可以在相同的信号(二进制信号(D)和提取时钟信号640)下作为一个DFE重定时器的触发器工作。
从这两个触发器输出的数据信号也为DFE反馈环路提供了DFE分接头信号。很明显，输出信号660A和660B分别在乘法器680A和680B上与均衡系数g1和g2相乘，并提供给加法器650。
上述的限幅器652数字化加法器650的输出产生二进制信号(D)，并提供给第一触发器610。在图示中，第二触发器的输出提供了恢复的数据信号670。
签相器630的输出P和R传送至电荷泵690。电荷泵690输出一个电流至环路滤波器692，环路滤波器692输出一个电压信号至压控振荡器694。压控振荡器694产生一个控制两个触发器时钟的提取信号640。
减少接收机中触发器的数量是很有利的，特别是当这些触发器是高速触发器时。在图6所示的实施方式中，DFE高速部分是加法器、限幅器和触发器。在CDR中，高速部分主要是压控振荡器和相位检波触发器。提取时钟信号一般是芯片(10GHz，最快的数据信号可能是10Gbps)上最快的信号，并且它的相对高的有效加载会限制芯片的最大运行速度。因此，在COMS技术中，对于使接收机工作在基于10Gbps下时，减少DFE触发器数量将会相当重要。此外，由于每个触发器由两个锁存器组成，所以一个触发器几乎是一个缓冲器(一个加法器、限幅器等)的两倍大小，并且消耗量两倍的电能。
另外，减少触发器的数量会对在接收机中应用其它的元件带来有优势的影响。例如，在图6中，由于压控振荡器只驱动两个触发器，而不是在图4中的驱动四个触发器，所以压控振荡器的电容负载会显著渐小。此外，由于限幅器只驱动签相器，限幅器需要小一些的电容负载(和限幅器驱动DFE触发器的电路相比)因此需要较小的电流。因此，这些元件要做的小一些并且在设计一些和高速高电流有关的器件应用中要减少使用或避免使用。
总之，在图6中去掉两个高速触发器将会得到一个具有较小芯片面积、较短内部连线(相应的寄生元件中也减少)、明显的较低功耗等优点的电路。
上述技术可以应用在其它类型的签相器中。图7揭示了三波签相器的一种实施方式的简化框图。三波签相器包括触发器708、710和712，一个异或门电路714和一个可选择的加法器电路716。在一个三波签相器中，和现有的Hogge检波器相比，数据抖动和CDR的相关性减小了。
在论文“一个155MHz的时钟恢复延迟和锁相环”(T.Lee和J.Bulzacchelli，IEEE Journal of Slid-State，vol.sc-27，pp.1736-46，December 1992)中对一个三波签相器的例子的作了描述和说明，这些内容已经包含于参考资料中。
如Lee的文章所述，三相检波器产生三个输出U1、U2和U3，并传送至电荷泵中。另外，如Lee的文章中的图15和本发明的图7所示，三波签相器的输出级包括一个电路(如电路716)，其提供U1、U2和负的U3的总和。
图8揭示了的改动的与DFE共用触发的三波签相器的一种实施方式。图7中的第二个触发器(下降沿触发器710)被图8中一个上升沿触发器(用锁存器812和816表示)所代替。这个下降沿变为上升沿触发器的改变，可使DFE的触发器共用。图7中的第三个触发器712被图8中的单一锁存器816(这个触发器的第二个锁存器被签相器去掉)所代替。
触发器和锁存器为异或门电路828提供了签相器的输入信号，异或门电路输出了签相器输出信号U1、U2和U3。和图7类似，U1签相器信号由信号818和820产生。然而，和图7比较，图8中签相器的锁存器812的输出信号824和锁存器814的输出信号824用来产生U2。另外，和图7电路比较，图8中签相器的锁存器822的输出信号814和锁存器826的输出信号816用来产生U3。图8中修改过的三波签相器用来提供信号U1、U2和U3，这些信号的波形和图7中的的三波签相器的波形相一致。
图8中的修改过的触发器和锁存器可以共用一个DFE。例如，图9描述了一个三接头DFE共用三个触发器(触发器912、一对锁存器914和916和一对锁存器918和920)的签相器910。在这个结构中，和现有的方法相比，总共减少了三个高速的触发器。
签相器910的输出信号U1、U2和U3提供给CDR930中的电荷泵928。电荷泵928产生一个电流给环形滤波器922，顺次驱动压控振荡器924。压控振荡器924产生一个提取时钟信号944使触发器的时钟控制。
三个乘法器932A、932B和932C分别将三个触发器的输出信号和均衡系数相乘，分别提供给加法器940。相加的结果信号被限幅器942处理后，产生给CDR的输入数据(D)。在所示中，三个触发器的输出950(锁存器920的输出)提供了恢复的数据。
本发明所述的技术可以在各种结构的接收机中执行。例如，图10描述了集成一接头的判决反馈均衡器与时钟数据恢复电路1000的一种实施方式。在一接头DFE中，第一签相器的触发器1010的输出在乘法器1012处和g2相乘，并且只有这个信号反馈到加法器1012。第一触发器1010的输出也提供了恢复的数据1020。
通过所述的签相器1030、电荷泵1042、环形滤波器1044和压控振荡器1046产生两个触发器(触发器1010和一对锁存器1016和1018)时钟控制的提取信号1048。
在实施方式中，DFE和CDR的整合可有效的去掉一个触发器。这个布局可以用在不同的签相器中，因为对DFE而言，只需要一个触发器。例如，CDR可以合并一个哈吉(Hogge)签相器或者一个二进制签相器。
如果需要有高阶DFE，图10的签相器可以提供两个接头。保留的接头由DFE的触发器提供。例如，图11描述了集成三接头判决反馈均衡器及时钟数据恢复电路1100的一种实施方式。
CDR1114主要和图10所述的电路共同运行。但是，随着DFE触发器1112的增加，第二触发器的输出(锁存器1124的输出)提供了DFE触发器1112的数据输入，并且提取时钟信号1126是DFE触发器1112的控制时钟。另外，从三个触发器(触发器1120、一对锁存器1122和1124和触发器1112)的输出信号都反馈回到加法器1110。DFE触发器1112的输出提供了恢复的数据1116。
类似地，一个四接头DFE会包含签相器的两个触发器和作为DFE一部分加入的两个触发器。在本发明中，如果不采用这种布局，和需要的六个触发器相比，总共四个触发器是必需的。可以认为此处所揭示的实施方式可以包含在其它多接头的DFE中。
由本发明所述的技术应该意识到在很多情况下，签相器结构可能不易与触发器和/或者锁存器共用，必须做出改动来达到共用。而且，这种改动可以达到而无需降低检波器的性能。例如，图9就是上面所讨论的改动布局的一种
实施方式。
图12和13描述了一个可能用于本发明所述高速CMOS接收机结构中的一个并联峰化触发器和一个并联峰化锁存器的一种实施方式。在这些实施方式中，触发器和锁存器都有不同的时钟数据输入和不同的数据输出。如上所述，图12和13描述的触发器可以由两个锁存器串行连接。
图12是一个基于用并联峰化(感应宽频)的电流控制CMOS(C3MOS)逻辑的负沿触发的触发器的原理图。感应宽频C3MOS逻辑在申请号为09/610,905的美国专利中有详细描述，其申请日为2000年7月6日，参考资料已经包含了揭示的部分。
图12的触发器由一个主锁存器和一个从锁存器串接构成。主锁存器包括输入不同的一对M1 1210和M2 1250，锁存器装置M3 1220和M4 1225，一对时钟M9 1250和M10 1255，电流源M14 1270，和串行连接的负载L1 1281和R11285，和L2 1283和R2 1290。从锁存器包括输入不同的一对M5 1230和M61235，锁存器件M7 1240和M8 1245，时钟对M1 11260和M12 1265，电流源M15 1280，和串行连接负载L3 1287和R3 1295，和L4 1291和R4 1297。数据输入信号DIP和DIN都在线1202和1207上接收，时钟输入信号CKP和CKN都在线1209和1211上接收，一个偏压信号BIASN在线1279上接收，并且输出信号QP(真)和QN(互补)都输出在线1217和1219上。电源供应信号输出显示的是VDD和VSS。这些部件的运行和结构的附加详细说明在申请于2002年11月12日的申请号为10/293,163的美国专利申请有所揭示。
图13是包含感应宽频的锁存器原理图的一种实施方式。锁存器包括不同的输入对M1 1310和M2 1315，锁存装置M3 1320和M4 1325，时钟对M51350和M6 1355，电流源M7 1373，和串行连接的负载L1 1381和R1 1385，和L2 1383和R2 1390。数据输入信号DIP和DIN都在线1309和1311上接收，一个偏压信号BIASN在线1379上接收，并且输出信号QP(真)和QN(互补的)都在线1317和1319上提供。电源供应信号这里表示为VDD和VSS。
可以理解，其它类型的触发器和锁存器可能用到包括比如两极器件、硅片砷化镓器件、或者其它类型的器件。一个触发器的另一种实施方式在申请日为2002年2月15日的申请号为09/784,419的美国专利申请中作了描述，此处包含了其所揭示的内容。如原理图所示，会交替应用到电流源负载、工作在三极管区P沟道的负载，或源跟随器的输出。和所有包括显示N沟道金属氧化物半导体场效应晶体管(MOSFET，或NMOS)原理图一样，但P沟道(PMOS)器件会交替用到。
此处描述的集成判决反馈均衡器及时钟数据恢复电路可以被包含在任何种类的应用中。例如，参照图14，其描述了一种集成判决反馈均衡与时钟数据恢复电路的光通信系统1400的光学接收组件1410。光学系统1400包括一个光学发射机1420和把光学信号传到光学接收组件1410的一个光纤网络1430。本发明所属领域的技术人员不难理解，本发明并不局限于单一的光学发射和接收机或者光学接收机。例如，实际的光学通信系统可能会用到一个或多个光学发射机和一个或多个光学接收机。
图示的接收机通路包括一个光学检波器1435，感应电阻1440，一个或多个放大器1450，及一个集成判决反馈均衡及时钟数据恢复电路1460。光学检测器1435包括一个已知的现有技术的光学检测器设备。这个现有的光学检测器把输入的光学信号转变成相应的可以被电子监测器监测到的电输出信号。
在本实施方式中，一个发射通路包括连接于光学发射机1475的一个或多个增益级1470，增益级1470可以有多重级，可以收到光学发射机输出的一个或多个各种不同控制参数的控制信号。在图示中，一个模拟数据源提供一个调制光学发射机输出的模拟数据信号。在其它实施方式中，会用到数字基带调制或频率调制。
在本实施方式中，增益级1470会根据激光控制信号从数据源放大输入的数据信号。放大的数据信号依次驱动光学发射机1475。
比如，光学发射机可以是一个光发射二极管，或者一个表面发射激光器，或者一个工作在高速比如10Gbps每秒或更高的沿发射激光器。光学发射机1475因此产生一个光学数据信号，并提供给一个光纤电缆1430。
光纤电缆1430把该光学数据信号传送到光学检波器1435。在运行中，当光学束入射到一个光学检波器的光接收面时，就产生了连接的电子空穴。一个偏离电压交叉加到光学检波器1435上，产生一串强度和入射光强度成比例的电子电流。在图示中，这个电流流过感应电阻1440并产生一个电压。
感应电压被一个或多个放大器1450放大，并且放大器1450的输出驱动集成判决反馈均衡与时钟数据恢复电路1460。如图6所示，在该实施方式中，判决反馈均衡器包括一个产生二进制信号(D)的限幅器，用以驱动一个时钟数据恢复电路。时钟数据恢复电路从二进制信号中产生一个提取时钟信号，用来重新定时所述的均衡数据。
本发明所述的接收机支持各种数据协议和数据率。例如，一种实施方式中的接收机是一个工作在非常高的速度包括比如9.953、10.3125、10.664或者10.709Gps的多重率SONET/SDH/10GE/FEC接收机。在一个单片解决方案中，这个接收机包括一个光学均衡器和所述的CDR(Control Data Register，控制数据寄存器)、一个线性放大器、解串器及其它元件。
在一种实施方式中，接收机芯片用CMOS技术来实现。但是此处所述技术可以应用在其它类型的处理元件包括比如GaAs、BiMos、Bipolar等。
本发明的不同实施方式包括各种硬件和软件处理部分。在本发明的某些实施方式中，一个系统的硬件部件比如控制器、状态机和/或者逻辑门的构造都和本发明一致。在发明的某些实施方式中，比如在一个或更多处理器件中执行软件或固件代码来实现一个或多个所述的操作。
这些部件可以在一个或多个集成电路中实现。例如，在本发明的某些实施方式中，这些元件中的几个元件可以结合在一个单集成电路中。在某些实施方式中，一些部件可以作为一个单集成电路来实现。在某些实施方式中，一些元件可以作为多个集成电路来实现。例如，在某些实施方式中，集成DFE和CDR可以在一个单一接收芯片上实现。
此处描述的功能和元件可以以不同方式连接/耦合。采用何种方式部分取决于这种部件和其它部件是否是分开的。在某些实施方式中，图中的引线代表的连接可以是在一个集成电路上、一个电路板上和/或到其它电路板的底板上。在某些实施方式中，图中的引线代表的连接可以构成一个数据网，比如一个局域网和/或广域网(互联网)。
此处所述的信号可以有几种形式。例如，在某些实施方式中，一个信号可以是一个通过电线传送的电信号，而其它的信号可以是在一个光纤中传送的光脉冲。一个信号可以由多个信号构成。例如，一个差分信号由两个互补信号或一些其它信号的结合构成。
此处所述的信号也会以数据的形式。例如，在某些实施方式中，一个应用程序发送一个信号到另外一个应用程序。这个信号会储存在一个数据存储器中。
此处所述的元件和功能可以直接或间接连接/耦合。因此，在某些实施方式中，在连接/耦合的元件之间可以或不能是干扰器件(比如缓冲器)。
总之，本发明所述通常与改进的通信接收机有关。一些实施方式已经被详细描述或在附图中有所体现，可以理解，这些实施方式仅仅是示例，而并不限于更广泛的发明。特别地，应该理解到本发明所述技术可应用于各种系统及处理中。在没有背离本发明的范围情况下，对发明的实施方式所作的各种修改都是被承认的。鉴于以上所述，可以认为本发明不限于特定的实施方式或者所述的方案，但仍涵盖于本发明的范围和精神之内的变化或修改都在权利要求中作了定义。

Claims (10)

1.一种集成判决反馈均衡及时钟数据恢复电路，其特征在于，包括一个判决反馈均衡器、一个时钟恢复电路及一个构成判决反馈均衡器及时钟恢复电路两者一部分的触发器。
2.如权利要求1所述的集成判决反馈均衡及时钟数据恢复电路，其特征在于，判决反馈电路产生一个提取时钟信号，时钟恢复电路产生一个提取时钟信号，触发器连接接收二进制数据信号，提取时钟信号产生一个触发器的输出，触发器的输出信号提供给判决反馈均衡器来产生第一个反馈信号并提供给时钟恢复电路以产生第一个相位检波信号。
3.如权利要求2所述的集成判决反馈均衡及时钟数据恢复电路，其特征在于，连接接收触发器输出信号来产生锁存器输出信号，所述锁存器输出信号至少包括一个传送至时钟恢复电路的第二相位检波信号。
4.一种集成判决反馈均衡及时钟数据恢复电路，其特征在于，包括一个加法器，连接接收一个输入数据信号和至少一个比例反馈信号来产生一个软判定数据信号；一个限幅器，连接接收软判定数据信号来产生一个二进制数据信号；一个触发器，连接接收二进制数据信号和一个提取时钟信号来产生第一输出信号；多个锁存器，连接接收第一输出信号来产生第二输出信号；一个电荷泵，连接接收至少一个与第一输出信号和第二输出信号有关的签相器输出信号；一个环形滤波器，连接接收一个电荷泵的输出信号，一个压控振荡器，连接接收从环形滤波器的输出信号来产生提取时钟信号；一个乘法器，连接接收第一输出信号来产生至少一个比例反馈信号。
5.如权利要求4所述的集成判决反馈均衡及时钟数据恢复电路，其特征在于，其还包括多个异或门，连接接收二进制信号、第一输出信号和至少第二输出信号的一部分来产生至少一个签相器输出信号。
6.一种集成判决反馈均衡及时钟和数据恢复电路，其特征在于，包括一个加法器，连接接收一个输入数据信号和多个比例反馈信号来产生一个软判定数据信号；一个限幅器，连接接收软判定数据信号来产生一个二进制数据信号；一个触发器，连接接收二进制数据信号和提取时钟信号来产生第一输出信号；第一锁存器，连接接收第一输出信号来产生第二输出信号；第二锁存器，连接接收第二输出信号来产生第三输出信号；一个异或电路，连接接收二进制数据信号、第一输出信号、第二输出信号和第三输出信号；一个电荷泵，连接接收至少一个签相器输出信号；一个环形滤波器，连接接收一个从电荷泵输出的信号；一个压控振荡器，连接接收一个从环形滤波器输出的信号来产生比例反馈信号。
7.如权利要求6所述的集成判决反馈均衡及时钟数据恢复电路，其特征在于，第三输出信号包括一个恢复的数据信号。
8.一种从收到的数据信号恢复数据的方法，其特征在于，包括把一个收到的数据信号和至少一个比例反馈信号相加得到一个软判定数据信号；把软判定数据信号数字化为一个二进制数据信号；利用一个提取时钟信号控制一个触发器的时钟使二进制数据信号进入产生第一输出信号；利用这个提取时钟信号控制第一个锁存器的时钟使该第一输出信号进入产生第二输出信号；利用提取时钟信号控制第二锁存器的时钟使第二输出信号进入产生第三输出信号；通过第一输出信号和第一均衡系数的相乘生成至少一个比例反馈信号；和根据二进制信号、第一输出信号、第二输出信号和第三输出信号生成提取时钟信号。
9.一种集成重定时器和签相器，其特征在于，包括一个触发器，该触发器包括至少一个数据输入，用以接收由接收信号产生的二进制信号；至少一个时钟输入，用以接收一个提取时钟信号；至少一个输出，用以输出第一输出信号，该第一个输出信号包括一个给判决反馈均衡器的反馈信号和一个给时钟恢复电路的第一签相器信号；第一锁存器包括至少一个数据输出，用以接收第一输出信号；至少一个时钟输入，用以接收提取时钟信号；至少一个输出，用以提供第二输出信号，该第二输出信号包括一个传送至时钟恢复电路的第三签相器信号。
10.一种重定时数据及产生签相器信号的方法，其特征在于，包括利用一个提取时钟信号控制一个触发器的时钟使二进制信号进入并产生第一输出信号；把第一输出信号提供给一个判决反馈均衡器的反馈环路；利用第一个输出信号产生至少一个签相器输出信号。
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