CN102685044B - 均衡器与均衡方法 - Google Patents
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Abstract
本发明提供一种用以均衡由传送端的截线所造成的信号反射的均衡器与相关方法。该均衡器包含一求和装置与一延迟装置。该求和装置用来将一反馈延迟信号与该输入信号相加来产生一均衡后信号。该延迟装置耦接于该求和装置，并且用于延迟该均衡后信号以产生一反馈延迟信号。其中，该延迟装置具有一可变延迟时间，以及该可变延迟时间为该输入信号的一位时间的非整数倍。
Description
技术领域
本发明关于信号处理，尤指利用可变延迟时间来减少高速数据传输系统中的截线效应的均衡器以及相关方法。
背景技术
请参考图1，传输系统100包含有一传送端110以及一接收端120，其中传送端110与接收端120通过一传输导线115而耦接。传送端110包含有一传送器114，且传送器114可能设置于一印刷电路板上，该印刷电路板上设置有一连接器(未示出)。连接器用以连接传输导线115以及通过该印刷电路板上的走线(trace)而耦接至传送器114。正常来说，信号由传送器114输出，并且通过印刷电路板上的走线116以及传输导线115来传送至接收端120。然而，基于传送端110的某些设计考虑，非理想的印刷电路板走线112可能会被设置于该印刷电路板上，这样的走线会形成所谓的截线(stub)。而截线可能会造成导致信号失真的截线效应，特别是在高速的数据传输系统中，例如，高清晰度多媒体接口(High DefinitionMultimedia Interface，HDMI)，信号失真的情形更为明显。关于截线效应的形成原因现说明如下。
请参考图1，当一信号Va欲从传送端110的传送器114经过截线分歧点A传送至接收端120时，此时，信号Va在节点B处将会产生反射，进而生成一反射信号Vb。如此一来，在节点C，信号Va与反射信号Vb将会因加成而产生一信号Vcable；然而，这样的结果导致实际被接收端120所接收的信号是Vcable，而非原本的所欲传送的信号Va，因而产生信号失真(即，截线效应)。关于信号Va、Vb以及Vcable间的差别请进一步参考图2。
由图2可知，由于反射信号Vb可归因于信号Va的反射，所以反射信号Vb与信号Va之间会存在一延迟时间Td1(换言之，相位差)。而延迟时间Td1的长度又与截线(印刷电路板走线112的长度)有关。所以，通过传输导线115所传输的信号Vcable与传送器114原本所输出的信号Va相差甚远，造成接收端120将会读取到错误的讯息。
然而，由于反射信号与原始信号之间的延迟时间与截线长度有关，使得延迟时间变得难以预测，这通常是因为印刷电路板走线112的长度并不固定。在不同设计中，印刷电路板走线112的长度可能很短，也可能很长。更甚至，印刷电路板走线112可能根本不存在。因此，传统的均衡器并无法有效且妥善的消除截线效应，也可能造成均衡后的信号更劣于未均衡的信号的情形。
发明内容
有鉴于此，本发明的目的之一在于提供可在接收端消除/减轻由截线所造成的信号反射(即，截线效应)的均衡器与相关方法。本发明通过一可变延迟时间来产生一延迟信号，以仿真截线所造成的反射信号。之后，本发明利用具有该延迟时间的一延迟信号来消除输入信号中所存在的反射成分。因此，不论截线的长度为多少，本发明的均衡器与均衡方法均可妥当地调整该可变延迟时间以消除或减轻截线效应。
本发明的一实施例提供了一种均衡器，该均衡器用来均衡一输入信号以产生一均衡后信号，并且包含有一求和装置与一延迟装置。求和装置用来将一反馈延迟信号与一输入信号相加，以产该均衡后信号。该延迟装置耦接于该求和装置，并用以延迟该均衡后信号以产生该反馈延迟信号。其中，该延迟装置具有一可变延迟时间，以及该可变延迟时间为该输入信号的一位时间的非整数倍。
本发明的另一实施利提供了一种用来均衡一输入信号以产生一均衡后信号的均衡方法。该均衡方法包含：将一反馈延迟信号与该输入信号相加以产生该均衡后信号；以及延迟该均衡后信号以产生该反馈延迟信号。其中，延迟该均衡后信号的步骤对应至一可变延迟时间，该可变延迟时间为该输入信号的一位时间的非整数倍。
附图说明
图1示出了具有截线的已知通信系统。
图2示出了不同信号之间的波形。
图3为本发明均衡器的一实施例的简易功能方块示意图。
图4为本发明延迟装置的一实施例的详细功能方块示意图。
图5为本发明延迟装置的另一实施例的详细功能方块示意图。
图6为本发明求和装置的一实施例的详细功能方块示意图。
主要组件符号说明
100 传输系统 110 传送端
120 接收端 112、116 走线
114 传送器 115 传输导线
300 均衡器 310 求和装置
320 延迟装置 330 取样电路
340 延迟产生电路 321、322 正反器
323 相位内插器 324 相位选择器
L1-Lk、L′1-L′J、345 延迟单元 Gm(1)-Gm(n) 增益单元
312、314差动放大器 3121、3141输出端
具体实施方式
本发明利用包含可提供一可变延迟时间的一延迟装置的均衡器。该延迟装置会改变并调整延迟时间，以找出最合适的延迟量来仿真实际的信号反射延迟(如：Td1)。接着，本发明利用一求和装置来依据该延迟时间以消除/减轻输入信号中的反射成分。
请参考图3，其为本发明均衡器的实施例的简易功能方块图。本发明均衡器可消除/减轻一传送端(或者一传送器的附近)处的截线所造成的信号反射。本发明的均衡器可能设置于一高速数据传输系统(如：HDMI、数字视频接口(digital visual interface，DVI)或者其它可能的传输系统)的接收器中。如图3所示，均衡器300用以均衡一输入信号S_IN以产生一均衡后信号S_EQ。再者，均衡器300包含有一求和装置310以及一延迟装置320。求和装置310用来将一反馈延迟信号S_DELAY与输入信号S_IN相加，进而产生均衡后信号S_EQ 。延迟装置320耦接于求和装置310，并且用来延迟均衡后信号S_EQ，以产生反馈延迟信号S_DELAY，其中，延迟装置320可造成一可变动的延迟时间。简言之，延迟装置320产生的反馈延迟信号S_DELAY相似于截线所造成的反射信号，而通过求和装置310将反馈延迟信号S_DELAY与输入信号S_IN相加(或者是相减)，以自输入信号S_IN中移除反射信号的成分。此外，延迟装置320所产生的可变延迟时间乃对应于截线的长度，并且实质上等同于截线所造成的反射信号的实际延迟时间。换句话说，基于截线的长度，本发明均衡器可使延迟装置320产生最合适的延迟时间，以仿真实际的反射信号延迟时间。因此，截线所造成的信号反射将可被适当地减轻/消除。其中，延迟装置320的可变延迟时间可能为输入信号S_IN的一位时间(bit time)的非整数倍。
依据本发明的一实施例，本发明均衡器中的延迟装置的架构如图4所示。参考图4，延迟装置320包含一取样电路330与一延迟产生电路340。在本实施例中，取样电路330以一第一正反器321来实施，而延迟产生电路340则包含有一第二正反器322、一相位内插器323以及一相位选择器324。第一正反器321耦接于求和装置310，并用来接收均衡后信号S EQ，且依据一第一时钟信号CLK1而对均衡后信号S_EQ进行取样。第二正反器322耦接于第一正反器321，并用来延迟取样信号S_SAMPLED，以依据第二时钟信号CLK2来产生反馈延迟信号S_DEALY。相位内插器323依据一参考时钟进行内插操作，以产生多个具有不同相位的时钟信号CLK_P1-CLK_Pn。相位选择器324耦接于相位内插器323与第二正反器322之间，并用来依据一选择信号SEL以自时钟信号CLK_P1-CLK_Pn中选择一者来作为第二时钟信号CLK2。此外，第一时钟信号CLK1与参考时钟信号可能来自于相同或者是不同的时钟信号源。应当注意的是，尽管图4所示的信号S_EQ、S_SAMPLED以及S_DELAY为差动信号，但是，此仅作为说明的作用，而非对本发明的限制。
图4所示的延迟装置的操作说明如下。首先，第一正反器321依据由时钟输入端CK所输入的第一时钟信号CLK1来对求和装置310所输出的均衡后信号S_EQ进行取样，进而产生取样信号S_SAMPLED。依据本发明的一实施例，第一时钟信号CLK1可能与接收端的一时钟数据回复电路(clock and data recovery device，CDR)所产生的参考时钟信号CLK_REF有关。然而，在本发明其它实施例中，第一时钟信号CLK1亦可能与接收端的其它时钟信号来源有关，以上两者均属本发明的范畴。接着，取样信号S_SAMPLED将被传送入第二正反器322，并被第二正反器322所延迟，进而产生反馈延迟信号S_DELAY。反馈延迟信号S_DELAY的延迟量主要由第二正反器322所造成。通过第二时钟信号CLK2的不同选择，第二正反器322可产生不同的延迟时间，这当中包含有输入信号的位时间的非整数倍的延迟。因此，延迟装置320可以提供非常接近于反射信号延迟的延迟量，以产生反馈延迟信号S_DELAY至求和装置310来降低或消除截线效应。再者，根据截线的不同长度，不同的时钟信号CLK_P1-CLK_Pn将被选作为第二时钟信号CLK2。其中，具有不同相位的时钟信号CLK_P1-CLK_Pn由相位内插器323对时钟数据回复电路的参考时钟CLK_REF进行内插处理所产生。然而，根据本发明的其它实施例，时钟信号CLK_P1-CLK_Pn也可由对接收端中其它时钟信号来源进行内插处理所产生。
本发明的另一实施例提供另一种延迟产生电路340的实施方式，请参考附图图5。如图所示，延迟产生电路340包含多个第一延迟单元L1-Lk、多个第二延迟单元L′1-L′J以及多个增益单元Gm(1)-Gm(n)。第一延迟单元L1-Lk以串联型式耦接，其具有多个第一整数延迟时间。第二延迟单元L′1-L′J以串联型式耦接，其具有多个第二非整数延迟时间。增益单元Gm(1)-Gm(n)分别耦接于每一第一延迟单元L1-Lk与每一第二延迟单元L′1-L′J之间。通过这些第一延迟单元L1-Lk以及这些第二延迟单元L′1-L′J，延迟产生电路340可产生非整数的延迟时间，其可为输入信号S_IN的非整数倍。举例来说，第一延迟单元L1-Lj用以利用第一延迟时间来对均衡后信号S_EQ进行延迟处理，以产生反馈延迟信号S_DELAY的整数延迟量，而第二延迟单元L′1-L′J则用以利用第二延迟时间来对均衡后信号S_EQ进行延迟处理，以产生反馈延迟信号S_DELAY的分数延迟量。增益单元Gm(1)-Gm(n)则用以微调第一与第二延迟单元所造成的总延迟量。依此，增益单元Gm(1)-Gm(n)的输出将与反馈延迟信号S_DELAY进行加总，如此一来，反馈延迟信号S_DELAY可用来消除或减轻输入信号S_IN中的反射成分。
在本发明的优选实施例中，延迟产生电路340另包含多个第三延迟单元345(虚线包围处)，其以串联型式所耦接，且分别具有多个第三非整数延迟时间。第三延迟单元345可通过第二延迟单元L′1-L′J的内插结果(即，第二延迟时间的内插)所实现，因此第三延迟时间的长度可比每一第一延迟时间与每一第二延迟时间短。第三延迟单元345可用来依据这些第三延迟时间来延迟均衡后信号S_EQ，以形成反馈延迟信号S_DELAY的分数部分延迟量。通过内插处理，延迟产生电路340可具有相当短的延迟时间，进而得以更精确地仿真反射信号的实际延迟时间，以消除截线效应。
请参考图6，其示出了如图3所示的本发明求和装置的一实施例的详细功能方块图。其中，求和装置310包含有一第一差动放大器312以及一第二差动放大器314。第一差动放大器又包含有晶体管M1与M2、电阻R1与R2以及一第一电流源CM1。并且，输入信号S_IN通过第一差动放大器312的第一差动输入端(即，晶体管M1与M2的栅极)被输入至求和装置310。第二差动放大器314包含晶体管M3与M4、电阻R1与R2以及一第二电流源CM2。并且，反馈延迟信号S_DELAY通过第二差动放大器314的第二差动输入端(即，晶体管M3与M4的栅极)被输入至求和装置310。第二差动放大器314的一第二差动输出端3141耦接至第一差动放大器312的一第一差动输出端3121，藉此，反馈延迟信号S_DELAY将与输出信号S_IN相加，以产生均衡后信号S_EQ。通过将具有对应于截线长度的适当延迟量的反馈延迟信号S_DELAY与输入信号S_IN相加，输入信号S_IN中的信号反射成分及可因而被消除或减少。再者，通过调整第一电流源CM1与第二电流源CM2的大小，则输入信号S_IN中的信号反射成分可更为准确地被估计，增进输入信号S_IN的均衡效果。
基于以上本发明均衡器的设计理念，本发明更提供一种均衡方法。如前所述，本发明均衡方法也用于消除/减少因传输端的截线所导致的信号反射。为能消除或减轻信号反射，本发明均衡方法可通过内插方式产生一可变延迟时间，其中，本发明方法包含有将一反馈延迟信号与该输入信号相加以产生该均衡后信号；以及延迟该均衡后信号以产生该反馈延迟信号。此外，延迟该均衡后信号的步骤对应至一可变延迟时间，该可变延迟时间为该输入信号的一位时间的非整数倍。
在本发明方法的一实施例中，延迟该均衡后信号的步骤包含有：依据对应于一参考时钟的一第一时钟信号来取样该均衡后信号，以输出一取样信号；依据一参考时钟来产生多个具有不同相位的时钟信号；自该多个时钟信号中选择一者来作为一第二时钟信号；以及依据该第二时钟信号来延迟该取样信号以输出该反馈延迟信号。此外，多个具有不同相位的时钟信号可依据对该参考时钟进行内插处理来产生。再者，本发明的另一实施例中，提供了另一种延迟该均衡后信号的方式，其中包含有步骤：依据一时钟信号来取样该均衡后信号以产生一取样信号；利用多个第一整数延迟时间来进行一第一延迟操作以延迟该取样信号；利用多个第二非整数延迟时间来进行一第二延迟操作以延迟该取样信号；以及调整每一第一延迟操作与每一第二延迟操作的结果，以产生多个增益结果。在本例中，该可变延迟时间的整数部份由该第一延迟操作来产生，以及其分数部分由该第二延迟操作所产生。在本发明又一实施例中，延迟该均衡后信号的方式又可包含有步骤：利用基于该多个第二非整数延迟时间的内插结果所产生的多个第三非整数延迟时间来进行一第三延迟操作以延迟该取样信号，其中该可变延迟时间的分数部分由该第二延迟操作以及该第三延迟操作所产生。
此外，应当注意的是，本发明的均衡器在实际应用上，可能耦接于一个或多个习知均衡器来进行运作，以进一步消除、减轻截线效应或其它衰减等非理想效应。
在高速的数据传输系统中(例如：DVI或者是HDMI)，截线效应可能相当严重。通过本发明均衡器的帮助，各种可能长度的截线所造成的截线效应均可被减轻或消除，进而提供数据传输的质量。
以上所述仅为本发明的优选实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (13)
1.一种均衡器，用来均衡一输入信号以产生一均衡后信号，包括：
一求和装置，用来将一反馈延迟信号与所述输入信号相加以产生所述均衡后信号；以及
一延迟装置，耦接于所述求和装置，用以延迟所述均衡后信号以产生所述反馈延迟信号，
其特征在于，所述延迟装置具有一可变延迟时间，以及所述可变延迟时间为所述输入信号的一位时间的非整数倍,
其中，所述延迟装置包括：
一取样电路，包含有一第一正反器，所述取样电路耦接于所述求和装置，用以依据一第一时钟信号来取样所述均衡后信号，以输出一取样信号；以及
一延迟产生电路，耦接于所述取样电路，用以依据所述可变延迟时间来延迟所述取样信号，以产生所述反馈延迟信号。
2.根据权利要求1所述的均衡器，其中所述均衡器用以均衡一截线(stub)所造成的信号反射，而所述截线位于发出所述输入信号的一传送端。
3.根据权利要求2所述的均衡器，其中，所述可变延迟时间对应于所述截线的长度。
4.根据权利要求2所述的均衡器，其中，所述可变延迟时间依据内插方式所产生。
5.根据权利要求1所述的均衡器，其中，所述延迟产生电路包括：
一第二正反器，耦接于所述第一正反器，用以依据一第二时钟信号来延迟所述取样信号，以输出所述反馈延迟信号；
一相位内插器，用来依据一参考时钟而利用内插方式来产生具有不同相位的多个时钟信号；以及
一相位选择器，耦接于所述第一正反器与所述相位内插器，用以自所述多个时钟信号中选择一者来作为所述第二时钟信号。
6.根据权利要求1所述的均衡器，其中，所述延迟产生电路包括：
多个第一延迟单元，以串联型式耦接，具有多个第一整数延迟时间，用以基于该多个第一整数延迟时间来延迟所述取样信号；
多个第二延迟单元，以串联型式耦接，具有多个第二非整数延迟时间，用以基于该多个第二非整数延迟时间来延迟所述取样信号；以及
多个增益单元，分别耦接于每一第一延迟单元或每一第二延迟单元，其中每一增益单元用以调整每一第一或第二延迟单元的一输出，以及每一增益单元的输出将被加总以形成所述反馈延迟信号。
7.根据权利要求6所述的均衡器，其中，所述延迟产生电路另包括有多个第三延迟单元，其以串联型式耦接，并且所述第三延迟单元依据所述第二延迟单元的内插结果来实现，以及其中所述可变延迟时间的分数部分由所述多个第二延迟单元与所述多个第三延迟单元所产生。
8.一种均衡方法，用来均衡一输入信号以产生一均衡后信号，包括：
将一反馈延迟信号与所述输入信号相加以产生所述均衡后信号；以及
延迟所述均衡后信号以产生所述反馈延迟信号；
其特征在于，延迟所述均衡后信号的步骤对应至一可变延迟时间，所述可变延迟时间为所述输入信号的一位时间的非整数倍，
其中，延迟所述均衡后信号的步骤包括：
依据一第一时钟信号来取样所述均衡后信号，以输出一取样信号；以及
依据所述可变延迟时间来延迟所述取样信号，以产生所述反馈延迟信号。
9.根据权利要求8所述的均衡方法，其中，所述均衡方法用来均衡一截线所造成的信号反射，而所述截线位于发出所述输入信号的一传送端。
10.根据权利要求9所述的均衡方法，其中，所述可变延迟时间对应于所述截线的长度。
11.根据权利要求8所述的均衡方法，其中，产生所述反馈信号的步骤包括：
依据一参考时钟来产生多个具有不同相位的时钟信号；
自该多个时钟信号中选择一者来作为一第二时钟信号；以及
依据所述第二时钟信号来延迟所述取样信号以产生所述反馈延迟信号。
12.根据权利要求8所述的均衡方法，其中，产生所述反馈信号的步骤包括：
利用多个第一整数延迟时间来进行一第一延迟操作以延迟所述取样信号；
利用多个第二非整数延迟时间来进行一第二延迟操作以延迟所述取样信号；
调整每一第一延迟操作与每一第二延迟操作的结果，以产生多个增益结果；以及
加总该多个增益结果以形成所述反馈延迟信号。
13.根据权利要求12所述的均衡方法，其中，产生所述反馈信号的步骤还包括：
利用基于所述多个第二非整数延迟时间的内插结果所产生的多个第三非整数延迟时间来进行一第三延迟操作以延迟所述取样信号，其中所述可变延迟时间的分数部分由所述第二延迟操作以及所述第三延迟操作所产生。
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Legal Events
| Date | Code | Title | Description |
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