JP5639667B2 - 判定帰還型等化器 - Google Patents

Description

［関連出願についての記載］
本発明は、日本国特許出願：特願２０１１−０１３９５６号（２０１１年１月２６日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、判定帰還型等化器に係り、特に、判定帰還型等化器の高速動作技術に係る。

近年、サーバ・ネットワーク機器、携帯電話、ストレージ、ＯＡ、家電などあらゆる電子機器で機器間、機器内のデータ通信の高速化が進展している。こうした高速通信における信号伝送では符号間干渉（ＩｎｔｅｒＳｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ、以下、ＩＳＩと略す）、雑音などによる信号歪みが顕著となるため、信号波形を補正するための等化（イコライズ）技術が重要である。中でも判定帰還型等化（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ、以下、ＤＦＥと略す）が符号間干渉の除去に有効であり、無線の受信技術などにおいても用いられている（特許文献１参照）。

図１０は、特許文献１等において開示される一般的な判定帰還型等化器の構成を示すブロック図である。判定帰還型等化器は、入力アンプ１３１を介して入力した受信信号に帰還信号を加減算する加算器１２１、加算出力信号を“１”か“０”に判定する判定回路１１１、判定結果を順次シフトする縦続接続されるラッチ回路Ｌ１２〜Ｌ１ｎ（ｎは２以上の整数）、判定回路１１１、ラッチ回路Ｌ１２〜Ｌ１ｎのそれぞれの出力にそれぞれ重み係数（タップ係数）を乗算する係数器Ｔａｐ１１〜Ｔａｐ１ｎ、判定回路１１１の判定結果を外部に出力する出力アンプ１３２を備える。加算器１２１は、係数器Ｔａｐ１１〜Ｔａｐ１ｎの出力を帰還信号として入力する。

このような構成の判定帰還型等化器によれば、１周期、２周期、３周期・・・ｎ周期前の複数の帰還処理を施すマルチタップ構成によって、１つ前の信号のみならず、さらに前の信号にさかのぼって信号干渉を除去することができる。ここで、ｋ（ｋ＝１〜ｎ）周期前の信号干渉を、ｋｔｈ−ｐｏｓｔと称す。

なお、各帰還経路のタップ係数の設定方法としては、あらかじめ伝送特性に応じて決められた固定値を設定する方法や、判定回路１１１の入出力間の信号を比較する誤差検出器１１４を設け、誤差信号εを最小化するようにアダプティブに係数器を制御する方法などがあり、適切な波形等化が実現される。

特開平６−２０４９０２号公報

なお、上記特許文献の全開示内容はその引用をもって本書に繰込み記載する。
以下の分析は本発明において与えられる。

判定帰還型等化器では、伝送速度をより高速化しようとした場合に、帰還経路の遅延時間が、帰還経路を構成する回路内の遅延時間によって、等化処理に必要な適正な遅延時間よりも長くなり、この時点で伝送速度が制限されてしまう。特に１つ前の信号干渉（以下、１ｓｔ−ｐｏｓｔと称す）を除去するための帰還経路（図１０のＰ１）は、信号１周期内に帰還する必要があるため、この１ｓｔ−ｐｏｓｔの帰還経路の遅延時間が判定帰還型等化器の動作速度を制限してしまうことになる。

本発明の課題は、より高速で動作可能な判定帰還型等化器を提供することにある。

本願発明者は、判定帰還型等化器の動作速度を制限する１ｓｔ−ｐｏｓｔの帰還経路の遅延時間の増加の要因が、帰還経路内の回路負荷であることに着目し、１ｓｔ−ｐｏｓｔ帰還経路を２ｎｄ−ｐｏｓｔ以降の主信号経路とは別に専用に設けることで、１ｓｔ−ｐｏｓｔ帰還経路の回路の負荷を軽減し、判定帰還型等化器のより高速化が可能であるとの知見を得た。

本発明の１つのアスペクト（側面）に係る判定帰還型等化器は、入力信号と第１〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第１の重み付け加算回路と、第１の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を複数のラッチ回路に出力する、クロック信号に同期して動作する第１の判定回路と、第１の判定回路の判定結果をクロック信号に同期して順次保持し、構成要素であるそれぞれのレジスタの保持内容をそれぞれ第２〜第ｎの帰還信号として出力する前記複数のラッチ回路と、第１の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を第１の帰還信号として出力する、クロック信号に同期して動作する第２の判定回路と、を備える。

本発明によれば、より高速化が可能である。

本発明の第１の実施例に係る判定帰還型等化器の構成を示すブロック図である。 本発明の第１の実施例に係る加算器および係数器の回路図の例である。 本発明の第１の実施例に係る判定回路の回路図の例である。 本発明の第２の実施例に係る判定帰還型等化器の構成を示すブロック図である。 本発明の第３の実施例に係る判定帰還型等化器の構成を示すブロック図である。 本発明の第４の実施例に係る判定帰還型等化器の構成を示すブロック図である。 本発明の第５の実施例に係る判定帰還型等化器の構成を示すブロック図である。 本発明の第５の実施例に係る判定回路の回路図の例である。 本発明の第６の実施例に係る判定帰還型等化器の構成を示すブロック図である。 従来の判定帰還型等化器の構成を示すブロック図である。 本発明の第７の実施例に係る受信機の構成を示すブロック図である。 本発明の第８の実施例に係る通信システムの構成を示すブロック図である。 本発明の第９の実施例に係る半導体装置の構成を示すブロック図である。

以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一実施形態に係る判定帰還型等化器は、入力信号と第１〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第１の重み付け加算回路（図１の２１、Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎに相当）と、第１の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を外部に出力すると共にシフトレジスタ（図１のＬ２〜Ｌｎに相当）に出力する、クロック信号に同期して動作する第１の判定回路（図１の１１）と、第１の判定回路の判定結果をクロック信号に同期して順次保持し、構成要素であるそれぞれのレジスタの保持内容をそれぞれ第２〜第ｎの帰還信号として出力するシフトレジスタと、第１の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を第１の帰還信号として出力する、クロック信号に同期して動作する第２の判定回路（図１の１２）と、を備える。

判定帰還型等化器において、第２の判定回路は、第１の判定回路よりも高速で動作するように第１の判定回路と異なる回路定数で構成されることが好ましい。

判定帰還型等化器において、第２の判定回路を構成する少なくとも一部のトランジスタのサイズが第１の判定回路を構成するトランジスタのサイズよりも小さいことが好ましい。

判定帰還型等化器において、第１および第２の判定回路は、加算結果を保持しクロック信号で動作するデータ保持部（図３のＴ３、Ｔ４、Ｔ９、Ｔ１０に相当）をそれぞれ含み、第２の判定回路のデータ保持部を構成するトランジスタのサイズが第１の判定回路のデータ保持部を構成するトランジスタのサイズよりも小さいことが好ましい。

判定帰還型等化器において、第２の判定回路は、第１の判定回路よりも小さな論理振幅で動作するように構成されることが好ましい。

判定帰還型等化器において、第１および第２の判定回路は、加算結果を保持しクロック信号で動作するデータ保持部をそれぞれ含み、第２の判定回路のデータ保持部を構成する負荷抵抗（図３のＲ１、Ｒ２、Ｒ３、Ｒ４）が第１の判定回路のデータ保持部を構成する負荷抵抗よりも抵抗値が低いことが好ましい。

判定帰還型等化器において、第１の判定回路の判定結果に対し、第１の帰還信号に対する重み付けと同等の重み付けを行う重み付け手段（図５のＴａｐ１）を備え、第１の重み付け加算回路は、重み付け手段の出力信号をさらに加算し、重み付け手段と第２の判定回路および第１の帰還信号に対する重み付け機能とに対して排他的に電源供給を行うようにしてもよい。

判定帰還型等化器において、入力信号と第１〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第２の重み付け加算回路（図６の２２、Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎに相当）をさらに備え、第２の判定回路は、第１の重み付け加算回路の加算結果を判定する代わりに第２の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定するようにしてもよい。

判定帰還型等化器において、第２の重み付け加算回路を構成するトランジスタのサイズが第１の重み付け加算回路を構成するトランジスタのサイズよりも小さいことが好ましい。

判定帰還型等化器において、第１の判定回路（図７の１１ａ）は、第１の帰還信号に重み付けした信号によって所定の閾値が制御可能に構成され、第１の重み付け加算回路（図７の２１ｂ、Ｔａｐ２〜Ｔａｐｎに相当）は、第１の帰還信号に重み付けした信号を加算することなく、入力信号と第２〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算することが好ましい。

判定帰還型等化器において、第２の判定回路（図９の１２ａ）は、第１の帰還信号に重み付けした信号によって所定の閾値が制御可能に構成されることが好ましい。

このような判定帰還型等化器は、２ｎｄ−ｐｏｓｔ以降のマルチタップ判定帰還等化部や出力増幅器などを要する主信号経路とは別に、１ｓｔ−ｐｏｓｔ帰還専用経路を並列に備える。この１ｓｔ−ｐｏｓｔ帰還専用経路は、重み付け加算回路の出力信号を入力とする第２の判定回路と、１ｓｔ−ｐｏｓｔ帰還に対応する重み付け手段（係数器）とで構成され、第２の判定回路の出力端は、重み付け手段（係数器）を介して重み付け加算回路の入力部にのみ接続される。したがって、１ｓｔ−ｐｏｓｔ専用帰還経路は、その接続形態において出力負荷が軽減され、帰還遅延時間の短縮、すなわち判定帰還型等化器のより高速な動作を可能とする。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る判定帰還型等化器の構成を示すブロック図である。図１において、判定帰還型等化器は、判定回路１１、１２、加算器２１、入力アンプ３１、出力アンプ３２、係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎ（ｎは２以上の整数）、ラッチ回路Ｌ２〜Ｌｎ、誤差検出器１４を備える。

入力アンプ３１は、外部から入力した等化対象とされる信号を増幅し、信号ＩＮとして加算器２１に出力する。

加算器２１は、信号ＩＮと帰還信号ＦＢ１〜ＦＢｎにそれぞれ係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎによって重み付けしたそれぞれの信号とを加算し、加算結果となる信号ＳＵＭを出力する。

判定回路１１は、図示されないクロック信号に同期して動作し、信号ＳＵＭが所定の閾値以上であるか否かを判定し、判定結果を信号ＯＵＴとして出力する。

出力アンプ３２は、信号ＯＵＴを増幅して外部に出力する。

ラッチ回路Ｌ２〜Ｌｎは、それぞれ入力した信号を図示されないクロック信号に同期して保持する信号検出回路であって、フリップフロップやサンプリングラッチなどで実現され、縦続に接続されてシフトレジスタを構成する。ラッチ回路Ｌ２〜Ｌｎは、入力した信号ＯＵＴを順次シフトし、それぞれ帰還信号ＦＢ２〜ＦＢｎをそれぞれ係数器Ｔａｐ２〜Ｔａｐｎに出力する。

判定回路１２は、図示されないクロック信号に同期して動作し、信号ＳＵＭが所定の閾値以上であるか否かを判定し、判定結果を帰還信号ＦＢ１として係数器Ｔａｐ１ａに出力する。

誤差検出器１４は、信号ＳＵＭと信号ＯＵＴとの誤差信号εを出力する。

係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎは、誤差信号εに応じてそれぞれの重み付け係数を変更するようにしてもよい。あるいは、誤差検出器１４を設けることなく、予め等化対象とされる信号における等化処理結果に基づき、重み付け係数を決定しておいてもよい。

以上のような構成の判定帰還型等化器は、タップ数ｎの判定帰還型等化器であり、２ｎｄ−ｐｏｓｔ以降は、通常の判定帰還型等化器と同様の構成である。すなわち、信号を入力する入力アンプ３１の後段に加算器２１が接続され、加算器２１の出力信号を“１”または“０”のデジタル値に判定して出力する判定回路１１を介して、次段の機能ブロック（例えばＤＭＵＸなど）へと出力される。図１では出力端に出力アンプ３２を設置している。

また、判定回路１１の出力から２ｎｄ−ｐｏｓｔ、３ｒｄ−ｐｏｓｔ、・・・ｎｔｈ−ｐｏｓｔの帰還経路が設けられ、クロック信号のそれぞれ２周期分、３周期分、・・・ｎ周期分の遅延データを加算器２１に帰還させる。すなわち、判定回路１１の信号ＯＵＴから、２ｎｄ−ｐｏｓｔ以降の帰還遅延を形成するラッチ回路Ｌ２、Ｌ３、・・・Ｌｎへとクロック信号に同期して順次シフトさせ、ラッチ回路Ｌ２〜Ｌｎの各々の出力である帰還信号ＦＢ２〜ＦＢｎに、係数器Ｔａｐ２〜Ｔａｐｎによるそれぞれの重み係数を乗算した後、加算器２１に帰還し、加減算処理により波形等化処理が施される。

一方、１ｓｔ−ｐｏｓｔの帰還は、２ｎｄ−ｐｏｓｔ〜ｎｔｈ−ｐｏｓｔの帰還経路とは独立した異なる経路を介する。すなわち、加算器２１の出力データを判定する判定回路１２を判定回路１１とは別に並列して設け、この判定回路１２の出力データである帰還信号ＦＢ１に係数器Ｔａｐ１ａによる１ｓｔ−ｐｏｓｔ帰還の重み係数を乗算した後、加算器２１に帰還させ、１ｓｔ−ｐｏｓｔの波形等化を実現する。１ｓｔ−ｐｏｓｔの帰還経路における判定回路１２は、他の帰還経路のラッチ回路Ｌ２、出力アンプ３２、誤差検出器１４とは接続されずに、係数器Ｔａｐ１ａのみを介して加算器２１に出力される。

また、係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎにおけるそれぞれの重み係数をアダプティブに最適化制御する場合には、判定回路１１の入出力間データを誤差検出器１４によって検出して誤差信号εを取得すれば良い。したがって、１ｓｔ−ｐｏｓｔの帰還経路にあたる判定回路１２には、こうした負荷となる誤算信号のモニタ機能を設ける必要がない。

図１０の判定帰還型等化器では、１ｓｔ−ｐｏｓｔの帰還経路を構成する判定回路１１１の出力端は、１ｓｔ−ｐｏｓｔ帰還経路（係数器Ｔａｐ１１）および、２ｎｄ−ｐｏｓｔ以降の経路（ラッチ回路Ｌ１２）、出力経路（出力アンプ１３２）に接続されるため、ファンアウト数は３となる。さらに、誤差検出器１１４を設ける場合には、ファンアウト数は４に及ぶ。

一方、本実施例の構成では、独立経路として設けた１ｓｔ−ｐｏｓｔ帰還経路の判定回路１２は、ファンアウト数が１であり、従来と比較して出力負荷が大きく軽減される。その結果、判定帰還型等化器の動作速度を制限していた１ｓｔ−ｐｏｓｔ帰還の遅延時間が減少し、判定帰還型等化器のより高速な動作が可能となる。

次に、判定帰還型等化器の具体的な回路構成について説明する。判定帰還型等化器は、より高速化を可能とするために、耐ノイズ性に優れる差動信号を適用するように構成されることが好ましい。ここでは、差動信号に対応した加算器２１および判定回路１１、１２を主として説明する。差動信号は、一方の符号に対し、他方の符号に「／」を付して表す。

図２は、加算器２１および係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎの回路図の例である。加算器２１は、ＮｃｈトランジスタＴ２０〜Ｔ２ｎ、Ｔ３０〜Ｔ３ｎ、Ｔ４０〜Ｔ４ｎ、抵抗Ｒ１１、Ｒ１２、電流源Ｉｓｓを備える。係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎは、電流源Ｉｓｓのそれぞれα１〜αｎ倍の電流を流す電流源に該当する。

ＮｃｈトランジスタＴ２ｋ（ｋ＝０〜ｎ）は、ドレインを抵抗Ｒ１１を介して電源に接続すると共にドレインから信号ＳＵＭを出力し、ソースをＮｃｈトランジスタＴ４ｋのドレインに接続する。ＮｃｈトランジスタＴ３ｋは、ドレインを抵抗Ｒ１２を介して電源に接続すると共にドレインから信号／ＳＵＭを出力し、ソースをＮｃｈトランジスタＴ４ｋのドレインに接続し、ＮｃｈトランジスタＴ２ｋと差動対を構成する。

ＮｃｈトランジスタＴ２０は、ゲートに信号ＩＮが供給され、ＮｃｈトランジスタＴ３０は、ゲートに信号／ＩＮが供給される。ＮｃｈトランジスタＴ４０は、ゲートにクロック信号ＣＬＫが供給され、ソースを電流源Ｉｓｓを介して接地する。

ＮｃｈトランジスタＴ２ｋ（ｋ＝１〜ｎ）は、ゲートに信号ＦＢｋが供給され、ＮｃｈトランジスタＴ３ｋ（ｋ＝１〜ｎ）は、ゲートに信号／ＦＢｋが供給される。ＮｃｈトランジスタＴ４ｋ（ｋ＝１〜ｎ）は、ゲートにクロック信号ＣＬＫが供給され、ソースをそれぞれ係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎを介して接地する。

このような構成の加算器２１は、クロック信号ＣＬＫがハイレベルとなる期間においてＮｃｈトランジスタＴ４０〜Ｔ４ｎがオンとなる。この場合、電流源Ｉｓｓの電流は、信号ＩＮ、／ＩＮの大きさに応じてＮｃｈトランジスタＴ２０、Ｔ３０にそれぞれ分配される。また、電流源Ｉｓｓのαｋ倍の電流が信号ＦＢｋ、／ＦＢｋの大きさに応じてＮｃｈトランジスタＴ２ｋ、Ｔ３ｋにそれぞれ分配される。したがって、ＮｃｈトランジスタＴ２０〜Ｔ２ｎに流れる電流が全て加算されて抵抗Ｒ１１に流れ、ＮｃｈトランジスタＴ３０〜Ｔ３ｎに流れる電流が全て加算されて抵抗Ｒ１２に流れ、加算器２１は、重み付け加算器として機能し、加算結果を信号ＳＵＭ、／ＳＵＭとして出力する。

図３は、判定回路１１、１２の回路図の例である。判定回路１１、１２は、同一の構成であって、ＮｃｈトランジスタＴ１〜Ｔ１４、抵抗Ｒ１〜Ｒ４を備える。

ＮｃｈトランジスタＴ１は、ドレインを、一端が電源に接続される抵抗Ｒ１の他端、ＮｃｈトランジスタＴ３のドレイン、ＮｃｈトランジスタＴ４のゲート、ＮｃｈトランジスタＴ７のゲートに接続し、ソースをＮｃｈトランジスタＴ５のドレインに接続し、ゲートに信号ＳＵＭが供給される。ＮｃｈトランジスタＴ２は、ドレインを、一端が電源に接続される抵抗Ｒ２の他端、ＮｃｈトランジスタＴ４のドレイン、ＮｃｈトランジスタＴ３のゲート、ＮｃｈトランジスタＴ８のゲートに接続し、ソースをＮｃｈトランジスタＴ５のドレインに接続し、ゲートに信号／ＳＵＭが供給される。ＮｃｈトランジスタＴ５は、ソースをＮｃｈトランジスタＴ１３のドレインに接続し、ゲートにクロック信号ＣＬＫが供給される。ＮｃｈトランジスタＴ３、Ｔ４は、ソースを共通にＮｃｈトランジスタＴ６のドレインに接続する。ＮｃｈトランジスタＴ６は、ソースをＮｃｈトランジスタＴ１３のドレインに接続し、ゲートにクロック信号／ＣＬＫが供給される。ＮｃｈトランジスタＴ１３は、ソースを接地し、ゲートに基準電圧Ｖｒｅｆが与えられる。

ＮｃｈトランジスタＴ７は、ドレインを、一端が電源に接続される抵抗Ｒ３の他端、ＮｃｈトランジスタＴ９のドレイン、ＮｃｈトランジスタＴ１０のゲートに接続し、ソースをＮｃｈトランジスタＴ１１のドレインに接続し、ドレインから信号ＯＵＴを出力する。ＮｃｈトランジスタＴ８は、ドレインを、一端が電源に接続される抵抗Ｒ４の他端、ＮｃｈトランジスタＴ１０のドレイン、ＮｃｈトランジスタＴ９のゲートに接続し、ソースをＮｃｈトランジスタＴ１１のドレインに接続し、ドレインから信号／ＯＵＴを出力する。ＮｃｈトランジスタＴ１１は、ソースをＮｃｈトランジスタＴ１４のドレインに接続し、ゲートにクロック信号／ＣＬＫが供給される。ＮｃｈトランジスタＴ９、Ｔ１０は、ソースを共通にＮｃｈトランジスタＴ１２のドレインに接続する。ＮｃｈトランジスタＴ１２は、ソースをＮｃｈトランジスタＴ１４のドレインに接続し、ゲートにクロック信号ＣＬＫが供給される。ＮｃｈトランジスタＴ１４は、ソースを接地し、ゲートに基準電圧Ｖｒｅｆが与えられる。

以上のような構成の判定回路１１（１２）は、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）形式のマスタ・スレーブ・フリップフロップ回路として機能する。すなわち、ＮｃｈトランジスタＴ１、Ｔ２は、クロック信号ＣＬＫがＨレベルである場合に活性化されて信号ＳＵＭ、／ＳＵＭのレベルを比較し、ＮｃｈトランジスタＴ３、Ｔ４は、クロック信号ＣＬＫがＬレベルである場合に活性化されて比較結果を保持するように機能して、マスター部を構成する。また、ＮｃｈトランジスタＴ７、Ｔ８は、クロック信号ＣＬＫがＨレベルである場合に活性化されてＮｃｈトランジスタＴ３、Ｔ４の保持データを増幅し、ＮｃｈトランジスタＴ９、Ｔ１０は、クロック信号ＣＬＫがＬレベルである場合に活性化されて増幅された保持データを保持して信号ＯＵＴ、／ＯＵＴとして出力するスレーブ部を構成する。

ここで判定回路１２における回路パラメータは、高速性能だけでなく、後段に接続される回路を駆動することも考慮して決定される。一般に高速性能と駆動能力は、トレードオフの関係にある。図１０の判定帰還型等化器では、判定回路のファンアウト数が前述の通り３〜４と多くなるため、所望の駆動能力を得るために高速性能を犠牲にしても構成回路のトランジスタサイズを大きくするなどの設計上の制限がある。

これに対し、本実施例の判定帰還型等化器では、判定回路１２は、ファンアウト数が１の独立した経路に存在するため、従来よりも高速性能に特化した回路設計が可能である。すなわち、判定回路１２は、判定回路１１よりも高速で動作するように判定回路１１とは異なる回路定数で構成される。回路定数に関し、より具体的には、以下の（１）〜（４）のような構成例を挙げることができる。
（１）判定回路１２を構成するトランジスタ（Ｔ１〜Ｔ１４）のサイズが、判定回路１１のそれよりも小さい。
（２）判定回路１２を構成するデータ保持部のトランジスタ（Ｔ３、Ｔ４、Ｔ９、Ｔ１０）のサイズが、判定回路１１のそれよりも小さい。
（３）判定回路１２が判定回路１１よりも小さい論理振幅で動作する。
（４）判定回路１２を構成する負荷抵抗（Ｒ１〜Ｒ４）の値を判定回路１１のそれよりも小さくすることで、論理振幅を抑える。

実施例１では、フルレートクロック構成の判定帰還型等化器について説明したが、これに限定されず、マルチクロックを用いるタイムインターリーブを用いた判定帰還型等化器に対しても同様に適用できる。例えば、２倍のタイムインターリーブに相当するハーフレートクロック構成の判定帰還型等化器に本発明を適用した場合の回路構成例について説明する。

図４は、本発明の第２の実施例に係る判定帰還型等化器の構成を示すブロック図である。図４において、判定帰還型等化器は、判定回路１１ｅ、１１ｏ、１２ｅ、１２ｏ、加算器２１ｅ、２１ｏ、入力アンプ３１ａ、出力アンプ３２ｅ、３２ｏ、係数器Ｔａｐ１ａｅ、Ｔａｐ１ａｏ、Ｔａｐ２ｅ〜Ｔａｐｎｅ（ｎは２以上の整数）、Ｔａｐ２ｏ〜Ｔａｐｎｏ、ラッチ回路Ｌ２ｅ〜Ｌｎｅ、Ｌ２ｏ〜Ｌｎｏを備える。

入力アンプ３１ａは、判定帰還型等化器に入力される信号を２分岐して加算器２１ｅ、２１ｏに分配する。加算器２１ｅ、判定回路１１ｅ、１２ｅ、ラッチ回路Ｌ２ｅ〜Ｌｎｅ、出力アンプ３２ｅ、係数器Ｔａｐ１ａｅ、Ｔａｐ２ｅ〜Ｔａｐｎｅは、それぞれ図１における加算器２１、判定回路１１、１２、ラッチ回路Ｌ２〜Ｌｎ、出力アンプ３２、係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎに相当し、クロック信号の一方のエッジに同期して同様に動作する。加算器２１ｏ、判定回路１１ｏ、１２ｏ、ラッチ回路Ｌ２ｏ〜Ｌｎｏ、出力アンプ３２ｏ、係数器Ｔａｐ１ａｏ、Ｔａｐ２ｏ〜Ｔａｐｎｏは、それぞれ図１における加算器２１、判定回路１１、１２、ラッチ回路Ｌ２〜Ｌｎ、出力アンプ３２、係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎに相当し、クロック信号の他方のエッジに同期して同様に動作する。ただし、加算器２１ｅは、入力アンプ３１ａの出力と、係数器Ｔａｐ１ａｏ、Ｔａｐｋｅ（ただし、ｋは偶数）、Ｔａｐｍｏ（ただし、ｍは３以上の奇数）のそれぞれの出力とを加算し判定回路１１ｅ、１２ｅに出力する。また、加算器２１ｏは、入力アンプ３１ａの出力と、係数器Ｔａｐ１ａｅ、Ｔａｐｋｅ（ただし、ｋは３以上の奇数）、Ｔａｐｍｏ（ただし、ｍは偶数）のそれぞれの出力とを加算し判定回路１１ｏ、１２ｏに出力する。

このような構成の判定帰還型等化器は、クロック信号の２倍のレートで動作する２系統の判定帰還型等化器によって入力アンプ３１ａの出力を等化して出力アンプ３２ｅ、３２ｏから交互に出力するように機能する。したがって、より高速に動作可能となるハーフレート動作の判定帰還型等化器が実現される。

図５は、本発明の第３の実施例に係る判定帰還型等化器の構成を示すブロック図である。図５において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例の判定帰還型等化器は、図１に対し係数器Ｔａｐ１をさらに備え、係数器Ｔａｐ１は、判定回路１１の出力に重み係数を掛け、加算器２１ａに出力する。

本実施例の判定帰還型等化器は、実施例１に示した構成に、図１０の判定帰還型等化器における１ｓｔ−ｐｏｓｔ帰還経路も設け、高速の１ｓｔ−ｐｏｓｔ帰還経路と従来の１ｓｔ−ｐｏｓｔ帰還経路とを入力信号の状況に応じて切り替えて用いる。すなわち、判定回路１１を経由し係数器Ｔａｐ１を介して加算器２１ａに帰還する通常経路と、加算器２１ａの出力から分岐され判定回路１２、係数器Ｔａｐ１ａを経由して加算器２１ａに帰還する高速経路の双方を設ける。この場合、係数器Ｔａｐ１と、判定回路１２および係数器Ｔａｐ１ａとに対して排他的に電源を遮断する機能を設ける。この電源遮断機能により、通常状態では、高速経路側（判定回路１２および係数器Ｔａｐ１ａ）の電源を遮断しておき、通常経路（係数器Ｔａｐ１）のみを用いることで省電力動作させる。一方、入力信号速度が高速となり、通常経路では１ｓｔ−ｐｏｓｔの帰還が間に合わなくなって誤差信号εが所望の値を超える場合などにおいて、通常経路を遮断し、高速経路のみを用いることで、高速動作させる。

このような構成の判定帰還型等化器によれば、入力信号の速度に応じて、判定帰還型等化器を低速用途では省電力に動作させ、高速用途は高速に動作させ、用途に応じて電力スケーラビリティを持たせることが可能となる。

図６は、本発明の第４の実施例に係る判定帰還型等化器の構成を示すブロック図である。図６において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例の判定帰還型等化器は、信号ＩＮと帰還信号ＦＢ１〜ＦＢｎにそれぞれ係数器Ｔａｐ１ａ、Ｔａｐ２〜Ｔａｐｎによって重み付けしたそれぞれの信号とを加算し、加算結果となる信号を判定回路１２に出力する加算器２２をさらに備える。判定回路１２は、加算器２２の出力を判定する。

実施例１の判定帰還型等化器は、加算器２１の出力を２分岐して一方を１ｓｔ−ｐｏｓｔ専用の高速帰還経路としたのに対して、本実施例の判定帰還型等化器は、加算器２１の前段から２分岐した構成としている。すなわち信号ＩＮを２分岐して、それぞれに対応させて、加算器２１、判定回路１１と、加算器２２、判定回路１２とを設ける。

信号ＩＮを分岐した一方は、加算器２１、判定回路１１、および２ｎｄ−ｐｏｓｔ以降の帰還遅延形成回路（ラッチ段で構成）、タップ２以降の係数器Ｔａｐ２〜Ｔａｐｎで構成され、２ｎｄ−ｐｏｓｔ以降のＩＳＩを除去するために２ｎｄ−ｐｏｓｔ以降を係数乗算した上で加算器２１、２２に帰還する。

信号ＩＮを分岐した他方は、１ｓｔ−ｐｏｓｔ専用の高速帰還経路とし、加算器２２、判定回路１２、係数器Ｔａｐ１ａで構成され、１ｓｔ−ｐｏｓｔのＩＳＩを除去するために１ｓｔ−ｐｏｓｔに係数乗算した上で加算器２１、２２に帰還する。

１ｓｔ−ｐｏｓｔ専用に加算器２２の前段から分岐した独立の帰還経路を設けており、これにより１ｓｔ−ｐｏｓｔ帰還経路の判定回路１２はファンアウト数が２であるため、従来構成のファンアウト３〜４と比較して、出力負荷が軽減される。その結果、判定帰還型等化器の動作速度を制限していた１ｓｔ−ｐｏｓｔ帰還の遅延時間を減少させ、判定帰還型等化器のより高速化を可能とする。

さらに、加算器２２は、判定回路１２のみに加算結果を出力するので、加算器２１よりも小さいサイズのトランジスタで構成することで、加算処理のより高速化と入力分岐の負荷増加を抑制することができる。

図７は、本発明の第５の実施例に係る判定帰還型等化器の構成を示すブロック図である。図７において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例の判定帰還型等化器は、判定回路１１に替えて閾値が制御可能な判定回路１１ａを備える。係数器Ｔａｐ１ａの出力である帰還信号ＦＢ１は、加算器２１ｂに入力されること無く係数器Ｔａｐ１ａを介して判定回路１１ａの閾値制御端子に入力される。

本実施例の判定帰還型等化器は、実施例１に示した判定帰還型等化器に対して、１ｓｔ−ｐｏｓｔを加算器２１ｂに帰還するのではなく、判定回路１１ａのデータ判定閾値レベルの制御に用いる。すなわち、加算器２１ｂの出力を分岐した一方は、２ｎｄ−ｐｏｓｔ以降の判定帰還処理ブロックとし、判定回路１１ａ、および２ｎｄ−ｐｏｓｔ以降の帰還遅延形成回路（ラッチ段で構成）、タップ２以降の係数乗算器で構成され、２ｎｄ−ｐｏｓｔ以降のＩＳＩを除去するために２ｎｄ−ｐｏｓｔ以降を係数乗算した上で加算器２１ｂに帰還する。

また、加算器２１ｂの出力を分岐した他方は、１ｓｔ−ｐｏｓｔ専用の高速帰還経路として、判定回路１２、係数器Ｔａｐ１ａで構成され、判定回路１２の出力結果を乗算処理した上で判定回路１１ａの閾値制御端子に入力する。例えば、判定回路１２の結果が”１”であれば、１ｓｔ−ｐｏｓｔのＩＳＩを除去する方向へ判定回路１１ａの閾値レベルを調整する。また判定回路１２の結果が”０”であれば、判定回路１１ａの閾値レベルを変更しない（あるいは逆方向へ調整する）。このように、前のデータの１／０の結果に応じて判定回路１１ａの閾値を上下させることは、加算器２１ｂでのデータ加減算処理と等価であって、判定帰還型等化動作が実現される。

次に、判定回路１１ａについて具体的な回路例を説明する。図８は、判定回路１１ａの回路図の例であり、図２、図３と同一の符号は、同一物を表し、その説明を省略する。判定回路１１ａにおいて、ＮｃｈトランジスタＴ２１のドレインは、ＮｃｈトランジスタＴ１のドレインに接続され、ＮｃｈトランジスタＴ３１のドレインは、ＮｃｈトランジスタＴ２のドレインに接続される。なお、図８において、図３のＮｃｈトランジスタＴ１３、１４はそれぞれ電流源Ｉｓｓとして表されている。

このような判定回路１１ａにおいて、クロック信号ＣＬＫがＨレベルである場合に、ＮｃｈトランジスタＴ４１、Ｔ５、Ｔ１２がオンとなる。この場合、電流源Ｉｓｓのα１倍の電流が流れる係数器Ｔａｐ１ａの電流は、信号ＦＢ１、／ＦＢ１に応じてＮｃｈトランジスタＴ２１、Ｔ３１にそれぞれ分配される。また、電流源Ｉｓｓの電流が信号ＳＵＭ、／ＳＵＭの大きさに応じてＮｃｈトランジスタＴ１、Ｔ２にそれぞれ分配される。したがって、ＮｃｈトランジスタＴ１に流れる電流にＮｃｈトランジスタＴ２１に流れる電流が加算され、抵抗Ｒ１に流れる。また、ＮｃｈトランジスタＴ２に流れる電流にＮｃｈトランジスタＴ３１に流れる電流が加算され、抵抗Ｒ２に流れる。この結果、信号ＦＢ１が”１”であれば、１ｓｔ−ｐｏｓｔのＩＳＩを除去する方向へ判定回路１１ａの閾値レベルが調整される。また、信号ＦＢ１が”０”であれば、判定回路１１ａの閾値レベルは変更されない。このように、信号ＦＢ１、／ＦＢ１に応じて判定回路１１ａの閾値が制御される。

以上のような構成の判定帰還型等化器において、判定回路１２のファンアウト数は１であるため、従来の判定帰還型等化器のファンアウト数３〜４と比較して１ｓｔ−ｐｏｓｔ帰還経路における負荷が軽減され高速化が図られる。さらに、１ｓｔ−ｐｏｓｔは、加算器２１ａまで帰還されないのでさらに高速性に優れる。

但し、本構成では１ｓｔ−ｐｏｓｔが厳密には帰還ループを形成していないので、判定回路１２のデータ判定処理の際には、１ｓｔ−ｐｏｓｔのＩＳＩが除去されていない。従って、波形等化性能が若干低下する虞がある。この点を解決する実施例を次に示す。

図９は、本発明の第６の実施例に係る判定帰還型等化器の構成を示すブロック図である。図９において、図７と同一の符号は、同一物を表し、その説明を省略する。本実施例の判定帰還型等化器は、図７の判定回路１２に替えて、閾値が係数器Ｔａｐ１ａの出力によって制御可能とされる判定回路１２ａを備える。判定回路１２ａは、図８に示すような判定回路１１ａと同様の構成である。ただし、判定回路１２ａは、実施例１で説明したのと同様に判定回路１１ａよりも高速で動作するように判定回路１１ａとは異なる回路定数で構成される。加算器２１ｂは、信号ＩＮと帰還信号ＦＢ２〜ＦＢｎにそれぞれ係数器Ｔａｐ２〜Ｔａｐｎによって重み付けしたそれぞれの信号とを加算し、加算結果となる信号を判定回路１１ａ、１２ａに出力する。

このような構成において、１ｓｔ−ｐｏｓｔ専用帰還の判定回路１２ａの出力を判定回路１１ａおよび判定回路１２ａの双方の閾値制御端子に帰還する。判定回路１２ａの閾値制御端子にも帰還することで、１ｓｔ−ｐｏｓｔも確実に等化処理することができ、実施例５における課題を解決する。ここで判定回路１２ａのファンアウト数は２となるが、従来判定帰還型等化器のファンアウト数３〜４と比較すれば、負荷軽減となる。

また、本実施例の判定帰還型等化器は、判定回路１２ａの出力を加算器２１ｂまで帰還しないのでより高速性に優れる。

以上のような各実施例の判定帰還型等化器は、ＵＳＢ、ＰＣＩｅ、シリアルＡＴＡなどの高速通信インタフェース、およびそれらを必要とする通信機器、ＰＣ周辺機器などに好適である。次に、本発明の判定帰還型等化器の適用例について説明する。

図１１は、本発明の第７の実施例に係る受信機の構成を示すブロック図である。図１１において、受信機５０は、可変利得増幅器５１、線形等化器５２、判定帰還型等化器５３、直列並列変換回路５４、クロック再生回路５５、位相補間器５６、制御回路５７を備える。

可変利得増幅器５１は、制御回路５７によって設定される利得で受信信号である入力信号を増幅し、線形等化器５２に出力する。線形等化器５２は、制御回路５７によって設定されるピーキングの位置や等化量に基づいて可変利得増幅器５１の出力信号を等化し、判定帰還型等化器５３に出力する。判定帰還型等化器５３は、上記実施例１〜６に示される判定帰還型等化器であり、線形等化器５２の出力信号を等化し、直列並列変換回路５４に出力する。直列並列変換回路５４は、シフトレジスタなどで構成され、直列に入力された信号を並列データに変換して受信信号として外部へ出力する。

クロック再生回路５５は、直列並列変換回路５４において処理される信号に基づいてクロック信号を再生し、位相補間器５６に出力する。位相補間器５６は、再生されたクロック信号の位相を調整して判定帰還型等化器５３の動作クロックを生成し、判定帰還型等化器５３に出力する。制御回路５７は、可変利得増幅器５１の利得、線形等化器５２におけるピーキングの位置や等化量、判定帰還型等化器５３における係数器の値などを、それぞれ、可変利得増幅器５１、線形等化器５２、判定帰還型等化器５３に出力する。制御回路５７は、これらの設定値を外部から与えられる情報を基に設定してもよく、判定帰還型等化器５３の出力信号や直列並列変換回路５４の出力信号における誤りの発生などを参照することで設定することも可能である。

このような構成の受信機５０によれば、判定帰還型等化器５３として実施例１〜６に示される判定帰還型等化器が用いられるので、より高速な動作が可能である。

図１２は、本発明の第８の実施例に係る通信システムの構成を示すブロック図である。図１２において、通信システム７０は、上記の実施例７で説明した受信機５０、電圧制御発振器５８、６４、送信機６０を備える。送信機６０は、並列直列変換回路６１、増幅器６２、制御回路６３を備える。

電圧制御発振器５８は、受信機５０のクロック信号を発生するものであり、受信機５０中の位相補間器５６は、電圧制御発振器５８の発生したクロック信号に対し、クロック再生回路５５の位相を参照して位相調整を行う。

並列直列変換回路６１は、外部から入力される送信対象とされる並列信号を直列信号に変換し、増幅器６２に出力する。増幅器６２は、ＦＩＲフィルタなどを含み、適切に帯域制限して増幅した送信信号を受信機５０に向け、出力する。電圧制御発振器６４は、送信機６０のクロック信号を発生するものであり、並列直列変換回路６１は、このクロック信号に基づいて変換動作を行う。制御回路６３は、増幅器６２の利得や帯域を設定する回路であって、これらの設定値を外部から与えられる情報を基に設定するようにしてもよい。

このような構成の通信システム７０によれば、実施例７と同様に、より高速な動作が可能である。

図１３は、本発明の第９の実施例に係る半導体装置の構成を示すブロック図である。図１３において、半導体装置８０は、実施例７で説明した受信機５０を４つ、実施例８で説明した送信機６０を４つ、電圧制御発振器６５を備える。

電圧制御発振器６５は、実施例８で説明した電圧制御発振器５８、６４と同等であって、４つの受信機５０および４つの送信機６０に対し、クロック信号を供給する。

このような構成の半導体装置８０によれば、実施例７と同様に、より高速な動作が可能である。なお、受信機５０、送信機６０を４つとしたが、これは一例であって、１または複数備えるようにしてもよい。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

なお、本ＰＣＴ出願において追加した記載事項については、その基準日は、ＰＣＴ出願日となるが、当初の優先権の記載事項についての基準日は、優先日をもってパリ条約の優先権の規定に従って判断されるべきものであり、後の追加記載事項によっては如何なる影響をも受けないものとする。

１１、１１ａ、１１ｅ、１１ｏ、１２、１２ａ、１２ｅ、１２ｏ 判定回路
１４ 誤差検出器
２１、２１ａ、２１ｂ、２１ｅ、２１ｏ、２２ 加算器
３１、３１ａ 入力アンプ
３２、３２ｅ、３２ｏ 出力アンプ
Ｉｓｓ 電流源
Ｌ２〜Ｌｎ、Ｌ２ｅ〜Ｌｎｅ、Ｌ２ｏ〜Ｌｎｏ ラッチ回路
Ｒ１〜Ｒ４、Ｒ１１、Ｒ１２ 抵抗
Ｔ１〜Ｔ１４、Ｔ２０〜Ｔ２ｎ、Ｔ３０〜Ｔ３ｎ、Ｔ４０〜Ｔ４ｎ Ｎｃｈトランジスタ
Ｔａｐ１ａ、Ｔａｐ１〜Ｔａｐｎ、Ｔａｐ１ａｅ、Ｔａｐ１ａｏ、Ｔａｐ２ｅ〜Ｔａｐｎｅ、Ｔａｐ２ｏ〜Ｔａｐｎｏ 係数器
５０ 受信機
５１ 可変利得増幅器
５２ 線形等化器
５３ 判定帰還型等化器
５４ 直列並列変換回路
５５ クロック再生回路
５６ 位相補間器
５７、６３ 制御回路
５８、６４、６５ 電圧制御発振器
６０ 送信機
６１ 並列直列変換回路
６２ 増幅器
７０ 通信システム
８０ 半導体装置

Claims (14)

1. 入力信号と第１〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第１の重み付け加算回路と、
   前記第１の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を複数のラッチ回路に出力する、クロック信号に同期して動作する第１の判定回路と、
   前記第１の判定回路の判定結果を前記クロック信号に同期して順次保持し、構成要素であるそれぞれのレジスタの保持内容をそれぞれ第２〜第ｎの帰還信号として出力する前記複数のラッチ回路と、
   前記第１の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を第１の帰還信号として出力する、前記クロック信号に同期して動作する第２の判定回路と、
   を備えることを特徴とする判定帰還型等化器。
2. 前記第２の判定回路は、前記第１の判定回路よりも高速で動作するように前記第１の判定回路と異なる回路定数で構成されることを特徴とする請求項１記載の判定帰還型等化器。
3. 前記第２の判定回路を構成する少なくとも一部のトランジスタのサイズが前記第１の判定回路を構成するトランジスタのサイズよりも小さいことを特徴とする請求項２記載の判定帰還型等化器。
4. 前記第１および第２の判定回路は、前記加算結果を保持し前記クロック信号で動作するデータ保持部をそれぞれ含み、
   前記第２の判定回路のデータ保持部を構成するトランジスタのサイズが前記第１の判定回路のデータ保持部を構成するトランジスタのサイズよりも小さいことを特徴とする請求項３記載の判定帰還型等化器。
5. 前記第２の判定回路は、前記第１の判定回路よりも小さな論理振幅で動作するように構成されることを特徴とする請求項２記載の判定帰還型等化器。
6. 前記第１および第２の判定回路は、前記加算結果を保持し前記クロック信号で動作するデータ保持部をそれぞれ含み、
   前記第２の判定回路のデータ保持部を構成する負荷抵抗が前記第１の判定回路のデータ保持部を構成する負荷抵抗よりも抵抗値が低いことを特徴とする請求項２記載の判定帰還型等化器。
7. 前記第１の判定回路の判定結果に対し、前記第１の帰還信号に対する重み付けと同等の重み付けを行う重み付け手段を備え、
   前記第１の重み付け加算回路は、前記重み付け手段の出力信号をさらに加算し、
   前記重み付け手段と前記第２の判定回路および前記第１の帰還信号に対する重み付け機能とに対して排他的に電源供給を行うように制御することを特徴とする請求項１または２記載の判定帰還型等化器。
8. 前記入力信号と前記第１〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第２の重み付け加算回路をさらに備え、
   前記第２の判定回路は、前記第１の重み付け加算回路の加算結果を判定する代わりに前記第２の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定することを特徴とする請求項１または２記載の判定帰還型等化器。
9. 前記第２の重み付け加算回路を構成するトランジスタのサイズが前記第１の重み付け加算回路を構成するトランジスタのサイズよりも小さいことを特徴とする請求項８記載の判定帰還型等化器。
10. 前記第１の判定回路は、前記第１の帰還信号に重み付けした信号によって前記所定の閾値が制御可能に構成され、
    前記第１の重み付け加算回路は、前記第１の帰還信号に重み付けした信号を加算することなく、前記入力信号と前記第２〜第ｎ（ｎは２以上の整数）の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算することを特徴とする請求項１または２記載の判定帰還型等化器。
11. 前記第２の判定回路は、前記第１の帰還信号に重み付けした信号によって前記所定の閾値が制御可能に構成されることを特徴とする請求項１０記載の判定帰還型等化器。
12. 請求項１乃至１１のいずれか一に記載の判定帰還型等化器を備える受信機。
13. 請求項１２に記載の受信機と該受信機に対し送信信号を送出する送信機を備える通信システム。
14. 請求項１２に記載の受信機を１または複数備える半導体装置。

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