JP5639667B2 - 判定帰還型等化器 - Google Patents
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Description
本発明は、日本国特許出願:特願2011−013956号(2011年1月26日出願)の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、判定帰還型等化器に係り、特に、判定帰還型等化器の高速動作技術に係る。
以下の分析は本発明において与えられる。
(1)判定回路12を構成するトランジスタ(T1〜T14)のサイズが、判定回路11のそれよりも小さい。
(2)判定回路12を構成するデータ保持部のトランジスタ(T3、T4、T9、T10)のサイズが、判定回路11のそれよりも小さい。
(3)判定回路12が判定回路11よりも小さい論理振幅で動作する。
(4)判定回路12を構成する負荷抵抗(R1〜R4)の値を判定回路11のそれよりも小さくすることで、論理振幅を抑える。
14 誤差検出器
21、21a、21b、21e、21o、22 加算器
31、31a 入力アンプ
32、32e、32o 出力アンプ
Iss 電流源
L2〜Ln、L2e〜Lne、L2o〜Lno ラッチ回路
R1〜R4、R11、R12 抵抗
T1〜T14、T20〜T2n、T30〜T3n、T40〜T4n Nchトランジスタ
Tap1a、Tap1〜Tapn、Tap1ae、Tap1ao、Tap2e〜Tapne、Tap2o〜Tapno 係数器
50 受信機
51 可変利得増幅器
52 線形等化器
53 判定帰還型等化器
54 直列並列変換回路
55 クロック再生回路
56 位相補間器
57、63 制御回路
58、64、65 電圧制御発振器
60 送信機
61 並列直列変換回路
62 増幅器
70 通信システム
80 半導体装置
Claims (14)
- 入力信号と第1〜第n(nは2以上の整数)の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第1の重み付け加算回路と、
前記第1の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を複数のラッチ回路に出力する、クロック信号に同期して動作する第1の判定回路と、
前記第1の判定回路の判定結果を前記クロック信号に同期して順次保持し、構成要素であるそれぞれのレジスタの保持内容をそれぞれ第2〜第nの帰還信号として出力する前記複数のラッチ回路と、
前記第1の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定し、判定結果を第1の帰還信号として出力する、前記クロック信号に同期して動作する第2の判定回路と、
を備えることを特徴とする判定帰還型等化器。 - 前記第2の判定回路は、前記第1の判定回路よりも高速で動作するように前記第1の判定回路と異なる回路定数で構成されることを特徴とする請求項1記載の判定帰還型等化器。
- 前記第2の判定回路を構成する少なくとも一部のトランジスタのサイズが前記第1の判定回路を構成するトランジスタのサイズよりも小さいことを特徴とする請求項2記載の判定帰還型等化器。
- 前記第1および第2の判定回路は、前記加算結果を保持し前記クロック信号で動作するデータ保持部をそれぞれ含み、
前記第2の判定回路のデータ保持部を構成するトランジスタのサイズが前記第1の判定回路のデータ保持部を構成するトランジスタのサイズよりも小さいことを特徴とする請求項3記載の判定帰還型等化器。 - 前記第2の判定回路は、前記第1の判定回路よりも小さな論理振幅で動作するように構成されることを特徴とする請求項2記載の判定帰還型等化器。
- 前記第1および第2の判定回路は、前記加算結果を保持し前記クロック信号で動作するデータ保持部をそれぞれ含み、
前記第2の判定回路のデータ保持部を構成する負荷抵抗が前記第1の判定回路のデータ保持部を構成する負荷抵抗よりも抵抗値が低いことを特徴とする請求項2記載の判定帰還型等化器。 - 前記第1の判定回路の判定結果に対し、前記第1の帰還信号に対する重み付けと同等の重み付けを行う重み付け手段を備え、
前記第1の重み付け加算回路は、前記重み付け手段の出力信号をさらに加算し、
前記重み付け手段と前記第2の判定回路および前記第1の帰還信号に対する重み付け機能とに対して排他的に電源供給を行うように制御することを特徴とする請求項1または2記載の判定帰還型等化器。 - 前記入力信号と前記第1〜第n(nは2以上の整数)の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算する第2の重み付け加算回路をさらに備え、
前記第2の判定回路は、前記第1の重み付け加算回路の加算結果を判定する代わりに前記第2の重み付け加算回路の加算結果が所定の閾値以上であるか否かを判定することを特徴とする請求項1または2記載の判定帰還型等化器。 - 前記第2の重み付け加算回路を構成するトランジスタのサイズが前記第1の重み付け加算回路を構成するトランジスタのサイズよりも小さいことを特徴とする請求項8記載の判定帰還型等化器。
- 前記第1の判定回路は、前記第1の帰還信号に重み付けした信号によって前記所定の閾値が制御可能に構成され、
前記第1の重み付け加算回路は、前記第1の帰還信号に重み付けした信号を加算することなく、前記入力信号と前記第2〜第n(nは2以上の整数)の帰還信号にそれぞれ重み付けしたそれぞれの信号とを加算することを特徴とする請求項1または2記載の判定帰還型等化器。 - 前記第2の判定回路は、前記第1の帰還信号に重み付けした信号によって前記所定の閾値が制御可能に構成されることを特徴とする請求項10記載の判定帰還型等化器。
- 請求項1乃至11のいずれか一に記載の判定帰還型等化器を備える受信機。
- 請求項12に記載の受信機と該受信機に対し送信信号を送出する送信機を備える通信システム。
- 請求項12に記載の受信機を1または複数備える半導体装置。
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