JP2021048494A - 半導体集積回路及び受信装置 - Google Patents

Abstract

【課題】有線通信を適切に行う半導体集積回路及び受信装置の等化回路を提供する。【解決手段】等価回路において、ＤＦＥ回路３は、サマー回路とサンプラ５１とシフトレジスタと制御回路とスイッチ回路９と補正用タップ回路10とを有する。サンプラは、サマー回路の出力ノードに電気的に接続され、シフトレジスタは、サンプラの出力ノードに電気的に接続される。シフトレジスタは、Ｋが３以上の整数のときＫ段のレジスタを含む。制御回路は、Ｎを１より大きくＫより小さい整数とし、ＭがＮより大きくＫ以下の整数とするとき、Ｋ段のレジスタのＮ段目からＭ段目のレジスタの夫々の出力ノードが接続される。スイッチは、サマー回路の出力ノードに第１端が接続される。補正タップ回路は、制御ノードと出力ノードとを有する。制御ノードは、フィードバックラインを介し制御回路に接続される。出力ノードは、スイッチの第２端に接続される。【選択図】図４

Description

本実施形態は、半導体集積回路及び受信装置に関する。

通信システムでは、送信装置と受信装置との間を有線通信路で接続して、有線通信を行うことがある。このとき、有線通信を適切に行うことが望まれる。

特開平１０−８３６２６号公報

一つの実施形態は、有線通信を適切に行うことに適した半導体集積回路及び受信装置を提供することを目的とする。

一つの実施形態によれば、サマー回路とサンプラとシフトレジスタと制御回路と第１のスイッチと補正回路とを有する半導体集積回路が提供される。サンプラは、サマー回路の出力ノードに電気的に接続されている。シフトレジスタは、サンプラの出力ノードに電気的に接続されている。シフトレジスタは、Ｋを３以上の整数とするとき、Ｋ段のレジスタを含む。制御回路は、Ｎを１より大きくＫより小さい整数とし、ＭをＮより大きくＫ以下である整数とするとき、Ｋ段のレジスタのうちＮ段目からＭ段目のレジスタのそれぞれの出力ノードが電気的に接続されている。第１のスイッチは、サマー回路の出力ノードに第１端が電気的に接続されている。補正回路は、第１の制御ノードと出力ノードとを有する。第１の制御ノードは、第１のフィードバックラインを介して制御回路に電気的に接続されている。出力ノードは、第１のスイッチの第２端が電気的に接続されている。

図１は、第１の実施形態に係る半導体集積回路を備える受信装置を含む通信システムの構成を示すブロック図である。 図２は、第１の実施形態における有線通信路、ＣＴＬＥ回路、ＤＦＥ回路の周波数特性の概念を示す図である。 図３は、第１の実施形態におけるＤＦＥ回路の概略構成を示す回路図である。 図４は、第１の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図５は、第１の実施形態におけるＤＦＥ回路の動作を示すフローチャートである。 図６は、第２の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図７は、第２の実施形態におけるＤＦＥ回路の動作を示すフローチャートである。 図８は、第３の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図９は、第４の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１０は、第５の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１１は、第６の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１２は、第７の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１３は、第８の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１４は、第９の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１５は、第１０の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。 図１６は、第１１の実施形態におけるＤＦＥ回路の構成の一例を示す回路図である。

以下に添付図面を参照して、実施形態にかかる半導体集積回路及び受信装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
実施形態にかかる半導体集積回路が備えられたデータ受信機について図１を用いて説明する。図１は、等化回路１を含む半導体集積回路２０５が備えられたデータ受信機２００を含む通信システム４００の構成を示す図である。

通信システム４００は、データ送信機１００、データ受信機２００、及び有線通信路３００を有する。データ送信機１００及びデータ受信機２００は、伝送路である有線通信路３００を介して通信可能に接続されている。データ送信機１００は、データを有線通信路３００経由でデータ受信機２００へ送信する。すなわち、データ受信機２００は、有線通信路３００が接続可能である受信ノード２００ａを有し、有線通信路３００経由でデータ送信機１００からデータを受信することができる。

データ送信機１００は、送信するデータに所定の変調（例えば、ＮＲＺなどの２値変調やパルス振幅変調（ＰＡＭ））をかけた信号を有線通信路３００経由でデータ受信機２００へ送信する送信装置である。データ受信機２００は、半導体集積回路２０５及び内部回路２０３を有する受信装置である。半導体集積回路２０５は、等化回路１、及びＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路２０４を有する。等化回路１は、受信ノード２００ａに電気的に接続されている。半導体集積回路２０５は、１のパッケージや１又は複数のチップ（ダイ）で形成される。

等化回路１は、ＣＤＲ回路２０４から供給されるクロックＣＬＫを用いて変調信号φＤＩに対して等化処理を行い、データφＤＯを復元してＣＤＲ回路２０４及び内部回路２０３へ出力する。ＣＤＲ回路２０４は、データφＤＯからクロックＣＬＫを再生する。ＣＤＲ回路２０４は、再生されたクロックＣＬＫを等価回路１へ供給する。これにより、等化回路１は、再び、ＣＤＲ回路２０４から供給されるクロックＣＬＫを用いて変調信号φＤＩを等化する。ＣＤＲ回路２０４は、１以上のクロックＣＬＫを出力する。

通信速度が上がるに従って増加する有線通信路３００の伝送路損失の影響による受信エラーの発生を低減するために、イコライザ技術がある。しかし、イコライザ技術を実現する半導体のプロセス、面積、パワーの制約下では、イコライザ自体の性能が限界になりつつある。有線通信において、ますますデータレートが高くなり、高い周波数での通信が行われ得るが、イコライザ技術の向上が求められる。ここで、図２を用いて、実施形態における通信システム４００の周波数特性を説明する。図２は、有線通信路、ＣＴＬＥ回路、ＤＦＥ回路の周波数特性を示す図である。有線通信路３００では、導線の表皮効果や誘電体損失等に起因したチャネル損失により、図２（ａ）に示すように、伝送信号における信号強度の高周波成分の損失が低周波成分の損失に比べて大きくなりやすい。例えば、ナイキスト周波数（ＮＲＺでは、データ転送レートの半分以下の周波数）ｆ_Ｎでは、変調信号φＤＩの信号強度の損失がΔＡＭになる。ここで信号強度は、信号伝送経路における構成部によるゲインに対応する。

この減衰を補償するため、図１に示す等化回路１は、１段階目の等化処理を行うＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）回路２を有する。ＣＴＬＥ回路２のゲイン特性は、図２（ｂ）に一点鎖線で示すように、有線通信路３００の減衰特性の逆特性で設計され得る。しかし、実際には図２（ｂ）に実線で示すようにナイキスト周波数ｆ_Ｎで一点鎖線の特性に対してΔＧ分の減衰が生ずることがある。

このため、図１に示す等化回路１は、２段階目の等価処理を行うＤＦＥ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）回路３を有する。ＤＦＥ回路３は、図２（ｃ）に実線で示すようにナイキスト周波数ｆ_Ｎ近傍でΔＧ分のゲインを有するように設計され得る。ＤＦＥ回路３は、符号間干渉（Ｉｎｔｅｒ Ｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を補償するように、入力信号に対して過去の入力信号から受ける影響による信号強度の劣化分に対応するΔＧのゲインで入力信号の劣化を補償する。

具体的には、ＤＦＥ回路３は、Ｎサイクル前（Ｎは１以上の整数）までのデータのそれぞれについて、データが０及び１のいずれであるかの判定を行いその結果にそれぞれタップ係数をかけてフィードバックすることでΔＧ分のゲインに相当する波形等化を行う。このようにタップ係数をかけてフィードバックする回路をタップ（ＴＡＰ）と呼び、タップの数Ｎをタップ数とも呼ぶことにする。

ＤＦＥ回路３は、図３に示すように、サマー（Ｓｕｍｍｅｒ）回路４、判定回路５、複数の遅延素子ＤＥ−１，ＤＥ−２、及び複数の乗算素子ＡＥ−１，ＡＥ−２を有する。図３は、ＤＦＥ回路３の概略構成を示す回路図である。図３では、タップ数が２であり、ＤＦＥ回路３に含まれる遅延素子ＤＥ及び乗算素子ＡＥの数が２個である場合について例示されているが、タップ数は３以上であってもよい。

サマー回路４は、ＣＴＬＥ回路２及び判定回路５の間に配されている。各遅延素子ＤＥ−１〜ＤＥ−２及び各乗算素子ＡＥ−１〜ＡＥ−２は、判定回路５の出力ノードからサマー回路４に戻るフィードバック経路上に配されている。各遅延素子ＤＥ−１〜ＤＥ−２は、付与すべき遅延量Ｚ^−１を有している。例えば、１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）の単位で見ていくと、遅延素子ＤＥ−１〜ＤＥ−２は、信号に対して１ＵＩ分の遅延を付与する。１ＵＩは、波形処理の単位期間であり、クロックＣＬＫの１周期に対応する。各乗算素子ＡＥ−１〜ＡＥ−２は、各遅延素子ＤＥ−１〜ＤＥ−２の出力信号に乗算するためのタップ係数Ｋ_１〜Ｋ_２を有している。各乗算素子ＡＥ−１〜ＡＥ−２は、タップ回路とも呼ばれる。

サマー回路４は、ＣＴＬＥ回路２から一対の差動信号φＤＰ，φＤＮを信号φＤＩとして受けることができる。サマー回路４は、各差動信号φＤＰ，φＤＮに各タップ回路からのフィードバック信号を加算（例えば、電流加算）して、加算結果の各差動信号φＤＰ’，φＤＮ’を判定回路５へ供給する。

例えば、判定回路５は、供給された各差動信号φＤＰ’，φＤＮ’に対して０及び１のいずれの論理値であるかの判定を行う。判定結果の信号に対して遅延素子ＤＥ−１で１期間分遅延した信号は、乗算素子ＡＥ−１でタップ係数Ｋ_１が乗算されて第１のフィードバック信号としてサマー回路４へ供給される。第１のフィードバック信号は、１期間過去のデータ信号に基づくフィードバック信号である。また、判定結果の信号に対して遅延素子ＤＥ−１及びＤＥ−２で２期間分遅延した信号は、乗算素子ＡＥ−２でタップ係数Ｋ_２が乗算されて第２のフィードバック信号としてサマー回路４へ供給される。第２のフィードバック信号は、２期間過去のデータ信号に基づくフィードバック信号である。

ここで、タップ数が１である場合、タップ係数Ｋ_１の値を単純に大きくすること、すなわち、ＤＦＥ回路３のゲインをΔＧ（図２（ｃ）参照）よりも単純に大きくすることは、信号を歪ませることになり得る。すなわち、ＤＦＥ回路３のゲインを単純に大きくしても、好適なアイパターンの開口を得にくく、十分なビットエラーレート（ＢＥＲ：Ｂｉｔ−Ｅｒｒｏｒ−Ｒａｔｅｓ）を得ることが困難である。ＢＥＲ＝１０^−１２を保証するアイパターンの開口を目指すと、例えばＤＦＥ回路３を実現する半導体の面積やパワーの面で困難なことがある。

そのため、タップ係数Ｋ_１の値には、有線通信路３００の特性及び等化回路１の特性に応じた適切な値が存在する。回路シミュレーションを行い、理論的に適切と予想されるタップ係数を求めると、例えば、Ｋ_１≒０．４となる。

しかし、ＤＦＥ回路３のタップ係数の分解能は有限なので、実際に適切なタップ係数と理想的なタップ係数とは差が生じ得る。また、理想的なタップ係数は、等化対象の信号が１パルスの信号であることを仮定して求められているが、実際の信号は乱数による生成多項式でスクランブルされている。このため、有限な時間で、実際の有線通信路３００の特性及び等化回路１の特性に応じた適切な係数を決めることが困難である。すなわち、ＤＦＥ回路３を理想的なタップ係数で動作させて、長時間待っても、その動作が収束せずに、タップ係数の値が揺らぐ傾向にある。

この揺らぎの原因について検討したところ、過去のデータのうち直近のデータよりもっと過去の複数期間のデータ（すなわち、かなり昔のデータパターン）が影響していることを見出した。また、データパターンにも、影響しやすいパターン（特定パターン）が存在することを見出した。

それに対して、単純にタップ数を増やすことで対応することが考えられる。例えば、クロックＣＬＫの１周期を波形処理の単位期間（Ｕｎｉｔ Ｉｎｖｅｒｖａｌ）とし、ｎ，ｍをそれぞれ２以上の整数とすると、ｎ期間前〜ｎ＋ｍ−１期間前までのデータが揺らぎに影響することが分かっている場合、タップ数をｍ−１個分増やすと、サマー回路４の出力ノードに追加でｍ−１個のタップ回路が接続されることになり、サマー回路４の出力負荷が増加し、かえってパフォーマンスが劣化する傾向にある。

そこで、本実施形態では、ＤＦＥ回路３において、サマー回路４の出力側のｎ＋ｍ−１段のシフトレジスタのうちｎ段目〜ｎ＋ｍ−１段目から並行して取り出されるデータのパターンが特定パターンに一致するときに動作する１個のタップ回路を追加することで、タップ数の増加を抑制しながらＤＦＥ回路３の等化精度の向上を図る。

具体的には、過去のある特定期間のデータが特定パターンに一致することに応じて、タップ係数を、事前に決めておいた補正用のタップ係数で補正する。特定パターンに対する補正用のタップ係数は、フォアグランドのＬＭＳ（Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）演算の結果からあらかじめ決めておき、補正用のタップ回路に設定しておく。例えば、Ｌｏｎｇ ｔａｉｌ ＩＳＩの除去のために多数のタップ回路（電流源）をサマー回路４の出力に追加で接続する構成と比較して、１タップ分のタップ回路（電流源）の追加で済むので、サマー回路４の出力負荷を大幅に減らせ、低消費電力化が可能である。

より具体的には、ＤＦＥ回路３は、図４に示すように構成され得る。図４は、ＤＦＥ回路３の構成の一例を示す回路図である。ＤＦＥ回路３は、差動信号を処理するように構成され得る。図４では、簡略化のために差動のＰ側の信号ライン及び回路要素について図示及び説明を行うが、差動のＮ側の信号ライン及び回路要素も同様に構成され得る。

ＤＦＥ回路３は、サマー回路４、判定回路５、シフトレジスタ２０、制御回路３０、タップ回路６、スイッチ回路９、及び補正用タップ回路１０を有する。

サマー回路４は、ＣＴＬＥ回路２及び判定回路５の間に配されている。タップ回路６は、判定回路５の出力ノードからサマー回路４に戻るフィードバック経路上に配されている。補正用タップ回路１０は、判定回路５及び出力ノードの間に配されたシフトレジスタ２０の互いに並列した複数の出力ノードから制御回路３０及びスイッチ回路９を経てサマー回路４に戻る補正用のフィードバック経路上に配されている。補正用のフィードバック経路上には、制御回路３０、補正用タップ回路１０、スイッチ回路９が順に配されている。

なお、シフトレジスタ２０の互いに並列した複数の出力ノードは、その並列数のビット幅を有するバスを介して、内部回路２０３（図１参照）に電気的に接続されている。

サマー回路４は、ＣＴＬＥ回路２からデータ信号φＤＰを受ける。サマー回路４は、データ信号φＤＰに対してタップ回路６からフィードバックされた信号（フィードバック信号）を加算（例えば、電流加算）する。また、シフトレジスタ２０の複数の出力ノードから出力されるデータが特定パターンに一致する場合、サマー回路４は、制御回路３０からの補正指示に応じて補正用タップ回路１０からスイッチ回路９経由でフィードバックされた補正信号をさらに加算（例えば、電流加算）することが可能である。サマー回路４は、これらの加算結果を判定回路５へ供給する。

サマー回路４は、アンプ４１、信号ライン４２、電流加算ノード４３、及び電流加算ノード４４を有する。アンプ４１は、データ信号φＤＰを受けて増幅し、増幅後の信号を出力する。アンプ４１は、出力ノードが信号ライン４２に電気的に接続されている。信号ライン４２には、電流加算ノード４３及び電流加算ノード４４が配されている。

判定回路５は、サンプラ５１を有する。サンプラ５１は、例えばフリップフロップで構成され、データ入力ノードが信号ライン４２に電気的に接続され、クロックノードがクロックラインＬｃｋを介してＣＤＲ回路２０４（図１参照）に電気的に接続され、出力ノードがフィードバックラインＬｆ１及びシフトレジスタ２０の入力ノードに電気的に接続される。

判定回路５において、サンプラ５１が、例えばデータサンプラであり、ＣＤＲ回路２０４からのクロックＣＬＫに同期してデータ信号φＤＰのデータ部分をサンプリングする。

フィードバックラインＬｆ１は、そのライン上にインバータＩＮＶを含み、サンプラ５１の出力ノードをインバータＩＮＶ経由でタップ回路６の制御ノードとスイッチ回路９の制御ノードとに接続している。

タップ回路６は、フィードバックラインＬｆ１を介して判定結果の信号を判定回路５から受ける。タップ回路６は、図３に示す乗算素子ＡＥ−１に対応し、判定回路５の判定結果の信号に対して１期間（１ＵＩ）遅延した信号にタップ係数Ｋ_１を乗算してフィードバック信号を生成する。タップ回路６は、フィードバック信号をサマー回路４へ供給する。タップ回路６は、電流源６１、スイッチ６２、及びスイッチ６３を有する。タップ回路６において、フィードバックラインＬｆ１がスイッチ６２の制御ノードに接続されており、クロックラインＬｃｋがスイッチ６３の制御ノードに接続されている。

スイッチ６３は、電流加算ノード４３とスイッチ６２との間に配され、スイッチ６２は、スイッチ６３と電流源６１との間に配されている。スイッチ６３及びスイッチ６２がともにオンすることで、信号ライン４２と電流源６１とが電気的に接続され得る。スイッチ６２及びスイッチ６３は、ＮＭＯＳトランジスタで構成され得る。電流源６１が流す電流値Ｉ_１は、タップ係数Ｋ_１に応じて予め決められている。スイッチ６２とスイッチ６３との接続順は逆であってもよい。

スイッチ回路９は、一端がサマー回路４の出力ノードに電気的に接続され、他端が補正用タップ回路１０に電気的に接続されている。スイッチ回路９は、スイッチ９１及びスイッチ９２を有する。スイッチ回路９において、フィードバックラインＬｆ１がスイッチ９１の制御ノードに接続されており、クロックラインＬｃｋがスイッチ９２の制御ノードに接続されている。

スイッチ９２は、電流加算ノード４４とスイッチ９１との間に配され、スイッチ９１は、スイッチ９２と補正用タップ回路１０との間に配されている。スイッチ９２及びスイッチ９１がともにオンすることで、信号ライン４２と補正用タップ回路１０とが電気的に接続され得る。すなわち、スイッチ９２及びスイッチ９１がともにオンすることで、スイッチ回路９がオンし、信号ライン４２と補正用タップ回路１０とを電気的に接続する。スイッチ９２及びスイッチ９１の少なくとも一方がオフすることで、スイッチ回路９がオフし、信号ライン４２と補正用タップ回路１０とを電気的に遮断する。スイッチ９１及びスイッチ９２は、ＮＭＯＳトランジスタで構成され得る。スイッチ９１とスイッチ９２との接続順は逆であってもよい。

シフトレジスタ２０は、判定結果の信号（データ信号）を判定回路５から受ける。シフトレジスタ２０は、データ信号をクロックＣＬＫに同期して内部的に入力ノード側から出力ノード側へシフトさせる。シフトレジスタ２０は、並列した複数の出力ノードから互いにシフト回数の異なる複数のデータ信号を出力する。すなわち、シフトレジスタ２０は、互いに異なる過去の複数期間のデータ信号を出力する。

シフトレジスタ２０は、ｎ，ｍをそれぞれ２以上の整数とするとき、シリアル接続されたｎ＋ｍ−１段のレジスタを含む。ｎ＋ｍ−１段のレジスタは、１段目〜ｎ−１段目のレジスタを含む前段部分２１と、ｎ段目〜ｎ＋ｍ−１段目のレジスタを含む後段部分２２とを有する。後段部分２２は、ＳＩＰＯ（Ｓｅｒｉａｌ Ｉｎｐｕｔ Ｐａｒａｌｌｅｌ Ｏｕｔｐｕｔ）回路として構成され得る。すなわち、ｎ段目〜ｎ＋ｍ−１段目のレジスタの出力ノードは、シフトレジスタ２０の複数の出力ノードとして、制御回路３０及び内部回路２０３へそれぞれ接続されている。

制御回路３０は、シフトレジスタ２０の複数の出力ノードに接続された複数の入力ノードと、フィードバックラインＬｆ２に接続された出力ノードと、を含む。

クロックＣＬＫの１周期を波形処理の単位期間（Ｕｎｉｔ Ｉｎｖｅｒｖａｌ）とし、単に「期間」と呼ぶことにすると、制御回路３０は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号を受ける。制御回路３０は、タップ係数の揺らぎに影響を与えやすい特定パターンを予め記憶している。制御回路３０は、受けたデータ信号のパターンと特定パターンとを比較し、比較結果に応じて、ヒット信号φｈｉｔをアサートして補正用タップ回路１０へ供給する。

制御回路３０は、パターン比較器３１及びパターン記憶器３２を有する。パターン記憶器３２は、特定パターンを記憶している。特定パターンは、タップ係数の揺らぎに影響を与えやすいパターンとして予め決定される。パターン比較器３１は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータのうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号を受け、パターン記憶器３２を参照して特定パターンを取得する。パターン比較器３１は、受けたデータ信号のパターンと取得した特定パターンとを比較し、そのデータ信号のパターンが特定パターンに一致する場合、ヒット信号φｈｉｔをアサートする。

フィードバックラインＬｆ２は、制御回路３０の出力ノードを補正用タップ回路１０の制御ノードに接続している。

補正用タップ回路１０は、制御ノードが制御回路３０に電気的に接続され、出力ノードがスイッチ回路９を介してサマー回路４の出力ノードに電気的に接続されている。補正用タップ回路１０は、ヒット信号φｈｉｔのアサートに応じて、補正信号をスイッチ回路９経由でサマー回路４の出力ノードへフィードバック可能である。

補正用タップ回路１０は、電流源１１及びスイッチ１２を有する。補正用タップ回路１０において、フィードバックラインＬｆ２がスイッチ１２の制御ノードに接続されている。

スイッチ１２は、スイッチ回路９と電流源１１との間に配されている。スイッチ１２がヒット信号φｈｉｔのアサートに応じてオンすることで、スイッチ回路９と電流源１１とが電気的に接続され得る。スイッチ１２は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔは、ハイアクティブの信号であってもよい。また、電流源１１が流す電流Ｉｘは、補正用のタップ係数ΔＫに応じて予め決められている。

次に、ＤＦＥ３の動作について図５を用いて説明する。図５は、ＤＦＥ３の動作を示すフローチャートである。

ＤＦＥ３は、ＣＴＬＥ２から受けたデータ信号φＤＰのサンプリングを行い、サンプリング結果のデータ信号がｎ＋ｍ−１期間分得られると、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を取得する（Ｓ１）。ＤＦＥ３は、取得されたデータパターンを予め記憶している特定パターンと比較する（Ｓ２）。

ＤＦＥ３は、取得されたデータパターンが特定パターンと一致すれば（Ｓ２でＹｅｓ）、現在のデータ信号φＤＰを「タップ係数Ｋ_１に応じたフィードバック信号」＋「補正用のタップ係数ΔＫに応じた補正信号」で等化する（Ｓ３）。

ＤＦＥ３は、取得されたデータパターンが特定パターンと一致しなければ（Ｓ２でＮｏ）、現在のデータ信号φＤＰを「タップ係数Ｋ_１に応じたフィードバック信号」で等化する（Ｓ４）。

ＤＦＥ３は、動作終了の指示を受けるまで（Ｓ５でＮｏ）所定のサンプリング周期でＳ１〜Ｓ４の処理を繰り返し、動作終了の指示を受けると（Ｓ５でＹｅｓ）その動作を終了する。

以上のように、本実施形態では、ＤＦＥ回路３において、サマー回路４の出力側に接続されたｎ＋ｍ−１段のシフトレジスタのうちｎ段目〜ｎ＋ｍ−１段目のシフトレジスタから並行して取り出されるデータ信号のパターンが特定パターンに一致するときに動作する１個のタップ回路（補正用タップ回路１０）を追加する。これにより、複数ビットのデータ信号のパターンを確認しながらタップ数の追加を少なくする（例えば１個に抑える）ことができるので、タップ数の増加を抑制しながらＤＦＥ回路３の等化精度を向上でき、受信データのエラー耐性を向上できる。したがって、プロセス、面積、パワーの制約下におけるイコライザの性能限界がある場合にも受信エラー耐性を上げることが可能となる。

また、本実施形態では、タップ数（すなわち、サマー回路４の出力ノードに接続されるタップ回路の数）の増加を抑制できるので、多数のタップ回路を追加する場合に比べて、サマー回路４の出力負荷を低減でき、ＤＦＥ回路３を容易に低消費電力化できる。

なお、特定パターンと比較するパターンは、シフトレジスタ２０に記憶された過去のデータ信号のうち最も前の（古い）データ信号のパターンを含まなくてもよい。例えば、ｐをｎ＋ｍより小さい２以上の整数とするとき、タップ係数Ｋ_１の揺らぎに影響しやすいデータの期間がｎ期間前〜ｎ＋ｍ−ｐ期間前までのこともある。この場合、制御回路３０が取得すべきデータ信号は、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−ｐ期間前までのデータ信号であってもよい。シフトレジスタ２０は、後段部分２２であるｎ段目〜ｎ＋ｍ−ｐ段目がＳＩＰＯ回路として構成され、前段部分２１である１段目〜ｎ−１段目のレジスタとｎ＋ｍ−ｐ＋１段目〜ｎ＋ｍ−１段目のレジスタとが単にシフト動作を行い制御回路３０のパターン比較器３１へ出力しない構成であってもよい。

（第２の実施形態）
次に、第２の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、過去のある特定期間のデータ信号のパターンが特定パターンに一致することに応じてタップ係数を補正しているが、第２の実施形態では、過去のある特定期間のデータ信号のパターンにおける０／１の確率が確率範囲に含まれることに応じてタップ係数を補正する。０／１の確率とは、１の出現確率を指し、次の数式１で求められ得る。
（０／１の確率）＝（比較対象のデータ信号のパターンに含まれる１の数）／（比較対象のデータ信号のパターンのビット数）・・・数式１

具体的には、図６に示すように、半導体集積回路２０５ｉの等化回路１ｉは、第１の実施形態におけるＤＦＥ回路３（図４参照）に代えて、ＤＦＥ回路３ｉを有する。ＤＦＥ回路３ｉは、制御回路３０（図４参照）に代えて、制御回路３０ｉを有する。制御回路３０ｉは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号を受ける。制御回路３０ｉは、タップ係数の揺らぎに影響を与えやすい０／１の確率範囲を示す情報を予め記憶している。制御回路３０ｉは、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と記憶している確率範囲とを比較し、求められた０／１の確率が確率範囲に含まれる場合、ヒット信号φｈｉｔをアサートして補正用タップ回路１０へ供給する。

制御回路３０ｉは、確率計算・比較器３３及び確率記憶器３４を有する。確率記憶器３４は、確率範囲を示す情報を記憶する。確率範囲は、タップ係数の揺らぎに影響を与えやすい０／１の確率の範囲として予め決定される。確率計算・比較器３３は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号を受け、確率記憶器３４を参照して確率範囲を取得する。確率計算・比較器３３は、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と取得した確率範囲とを比較し、求められた０／１の確率が確率範囲に含まれる場合、ヒット信号φｈｉｔをアサートする。

なお、補正用タップ回路１０が、ヒット信号φｈｉｔのアサートに応じて、補正信号をスイッチ回路９経由でサマー回路４の出力ノードへフィードバック可能である点は、第１の実施形態と同様である。

また、図７に示すように、ＤＦＥ３ｉの動作が、次の点で第１の実施形態のＤＦＥ３の動作と異なる。図７は、第２の実施形態におけるＤＦＥ３ｉの動作を示すフローチャートである。

ＤＦＥ３は、Ｓ１の後、取得されたデータパターンから０／１の確率を計算する（Ｓ１１）。ＤＦＥ３は、計算された０／１の確率を予め記憶している確率範囲と比較する（Ｓ１２）。

ＤＦＥ３は、計算された０／１の確率が確率範囲に含まれていれば（Ｓ１２でＹｅｓ）、処理をＳ３に進め、計算された０／１の確率が確率範囲に含まれていなければ（Ｓ２でＮｏ）、処理をＳ４に進める。

このように、本実施形態では、ＤＦＥ回路３ｉは、過去のある特定期間のデータ信号のパターンにおける０／１の確率が、予め決定された確率範囲に含まれることに応じて、１個のタップ回路（補正用タップ回路１０）を用いてタップ係数を補正する。これによっても、複数ビットのデータ信号のパターンを確認しながらタップ数の追加を少なくする（例えば１個に抑える）ことができるので、タップ数の増加を抑制しながらＤＦＥ回路３ｉの等化精度を向上でき、受信データのエラー耐性を向上できる。

また、本実施形態では、タップ数（すなわち、サマー回路４の出力ノードに接続されるタップ回路の数）の増加を抑制できるので、多数のタップ回路を追加する場合に比べて、サマー回路４の出力負荷を低減でき、ＤＦＥ回路３ｉを容易に低消費電力化できる。

（第３の実施形態）
次に、第３の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

第１の実施形態では、定常的に、過去のある特定期間のデータ信号のパターンが特定パターンに一致することに応じてタップ係数を補正しているが、第３の実施形態では、過去のある特定期間のデータ信号のパターンが特定パターンに一致した場合、所定の期間においてタップ係数を補正する。

具体的には、図８に示すように、半導体集積回路２０５ｊの等化回路１ｊは、第１の実施形態におけるＤＦＥ回路３（図４参照）に代えて、ＤＦＥ回路３ｊを有する。ＤＦＥ回路３ｊは、制御回路３０（図４参照）に代えて、制御回路３０ｊを有する。制御回路３０ｊは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受ける。制御回路３０ｊは、タップ係数の揺らぎに影響を与えやすい特定パターンを予め記憶している。制御回路３０ｊは、ヒット信号φｈｉｔを出力する期間を示す情報を予め記憶している。制御回路３０ｊは、受けたデータパターンと特定パターンを比較して一致した場合、特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔをアサートして補正用タップ回路１０へ供給する。

制御回路３０ｊは、パターン比較器３１（図４参照）に代えて、パターン比較器３１ｊを有する。制御回路３０ｊは、期間記憶器３５をさらに有する。期間記憶器３５は、「ヒット信号φｈｉｔを出力する期間」を示す情報を記憶する。「ヒット信号φｈｉｔを出力する期間」は、タップ係数の揺らぎが生じている期間として予め決定される。パターン比較器３１は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受け、パターン記憶器３２を参照して特定パターンを取得するとともに、期間記憶器３５を参照して「ヒット信号φｈｉｔを出力する期間」を取得する。パターン比較器３１は、受けたデータパターンと特定パターンとを比較し、受けたデータパターンが特定パターンに一致する場合、予め記憶していた期間においてヒット信号φｈｉｔをアサートする。予め記憶していた期間は、「ヒット信号φｈｉｔを出力する期間」に対応した期間である。

このように、本実施形態では、ＤＦＥ回路３ｊにおいて、過去のある特定期間のデータ信号のパターンが特定パターンに一致した場合、予め保持していた期間においてタップ係数を補正する。これにより、ＤＦＥ回路３ｊにおいて、高精度の等化を行うことができる。

（第４の実施形態）
次に、第４の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第３の実施形態と異なる部分を中心に説明する。

第２の実施形態では、定常的に、過去のある特定期間のデータ信号のパターンにおける０／１の確率が確率範囲に含まれることに応じてタップ係数を補正しているが、第４の実施形態では、過去のある特定期間のデータ信号のパターンにおける０／１の確率が確率範囲に含まれる場合に、所定の期間においてタップ係数を補正する。

具体的には、図９に示すように、半導体集積回路２０５ｋの等化回路１ｋは、第２の実施形態におけるＤＦＥ回路３ｉ（図６参照）に代えて、ＤＦＥ回路３ｋを有する。ＤＦＥ回路３ｋは、制御回路３０ｉ（図６参照）に代えて、制御回路３０ｋを有する。制御回路３０ｋは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受ける。制御回路３０ｋは、タップ係数の揺らぎに影響を与えやすい０／１の確率範囲を示す情報を予め記憶している。制御回路３０ｋは、ヒット信号φｈｉｔを出力する期間を示す情報を予め記憶している。制御回路３０ｋは、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と記憶している確率範囲とを比較し、求められた０／１の確率が確率範囲に含まれる場合、確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔをアサートして補正用タップ回路１０へ供給する。

制御回路３０ｊは、確率計算・比較器３３（図６参照）に代えて、確率計算・比較器３３ｋを有する。制御回路３０ｋは、期間記憶器３５ｋをさらに有する。期間記憶器３５ｋは、「ヒット信号φｈｉｔを出力する期間」を示す情報を記憶する。「ヒット信号φｈｉｔを出力する期間」は、タップ係数の揺らぎが生じている期間として予め決定される。確率計算・比較器３３ｋは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受け、確率記憶器３４を参照して確率範囲を取得するとともに、期間記憶器３５ｋを参照して「ヒット信号φｈｉｔを出力する期間」を取得する。確率計算・比較器３３ｋは、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と取得した確率範囲とを比較し、求められた０／１の確率が確率範囲に含まれる場合、予め記憶していた期間においてヒット信号φｈｉｔをアサートする。予め記憶していた期間は、「ヒット信号φｈｉｔを出力する期間」に対応した期間である。

このように、本実施形態では、ＤＦＥ回路３ｋにおいて、過去のある特定期間のデータ信号のパターンにおける０／１の確率が確率範囲に含まれる場合に、予め保持していた期間においてタップ係数を補正する。これにより、ＤＦＥ回路３ｋにおいて、高精度の等化を行うことができる。

（第５の実施形態）
次に、第５の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第４の実施形態と異なる部分を中心に説明する。

第３の実施形態では、過去のある特定期間のデータ信号のパターンが１つの特定パターンに一致することに応じてタップ係数を補正しているが、第５の実施形態では、過去のある特定期間のデータ信号のパターンが複数の特定パターンのいずれかに一致することに応じて補正用タップ係数を切り替えながらタップ係数を補正する。

具体的には、図１０に示すように、半導体集積回路２０５ｍの等化回路１ｍは、第３の実施形態のＤＦＥ回路３ｊ（図８参照）に代えて、ＤＦＥ回路３ｍを有する。ＤＦＥ回路３ｍは、第３の実施形態における補正用タップ回路１０及び制御回路３０ｊ（図８参照）に代えて、補正用タップ回路１０ｍ及び制御回路３０ｍを有する。制御回路３０ｍは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受ける。制御回路３０ｍは、タップ係数の揺らぎに影響を与えやすい複数の特定パターンを予め記憶している。制御回路３０ｍは、複数の特定パターンに応じた、複数のヒット信号φｈｉｔ１又はヒット信号φｈｉｔ２を出力する期間を予め記憶している。制御回路３０ｍは、受けたデータパターンと複数の特定パターンとを比較し、比較結果が一致した場合、複数の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔ１又はヒット信号φｈｉｔ２をアサートして補正用タップ回路１０ｍへ供給する。

制御回路３０ｍは、複数のパターン比較器３１−１，３１−２、複数のパターン記憶器３２−１，３２−２、及び複数の期間記憶器３５ｍ−１，３５ｍ−２を有する。

パターン比較器３１−１は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受け、期間記憶器３５ｍ−１を参照して「ヒット信号φｈｉｔ１を出力する期間」を取得する。また、パターン記憶器３２−１を参照して第１の特定パターンを取得する。パターン比較器３１−１は、受けたデータパターンと第１の特定パターンとを比較し、比較結果が一致する場合、第１の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔ１をアサートしてフィードバックラインＬｆ２−１へ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔ１を出力する期間」に対応する期間である。

パターン比較器３１−２は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受け、期間記憶器３５ｍ−２を参照して「ヒット信号φｈｉｔ２を出力する期間」を取得する。また、パターン記憶器３２−２を参照して第２の特定パターンを取得する。パターン比較器３１−２は、受けたデータパターンと第２の特定パターンとを比較し、比較結果が一致する場合、第２の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔ２をアサートしてフィードバックラインＬｆ２−２へ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔ２を出力する期間」に対応する期間である。

補正用タップ回路１０ｍは、複数の電流源１１−１，１１−２、複数のスイッチ１２−１，１２−２、及び接続ノード１３を有する。補正用タップ回路１０ｍにおいて、フィードバックラインＬｆ２−１がスイッチ１２−１の制御ノードに接続され、フィードバックラインＬｆ２−２がスイッチ１２−２の制御ノードに接続されている。複数のスイッチ１２−１，１２−２は、それぞれ、接続ノード１３を介してスイッチ回路９に接続されている。

スイッチ１２−１は、接続ノード１３と電流源１１−１との間に配されている。スイッチ１２−１がヒット信号φｈｉｔ１のアサートに応じてオンすることで、スイッチ回路９と電流源１１−１とが電気的に接続され得る。スイッチ１２−１は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔ１は、ハイアクティブの信号であってもよい。また、電流源１１−１が流す電流Ｉｘ_１は、補正用のタップ係数ΔＫ−１に応じて予め決められている。

スイッチ１２−２は、接続ノード１３と電流源１１−２との間に配されている。スイッチ１２−２がヒット信号φｈｉｔ２のアサートに応じてオンすることで、スイッチ回路９と電流源１１−２とが電気的に接続され得る。スイッチ１２−２は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔ２は、ハイアクティブの信号であってもよい。また、電流源１１−２が流す電流Ｉｘ_２は、補正用のタップ係数ΔＫ−２に応じて予め決められている。

このように、本実施形態では、ＤＦＥ回路３ｍにおいて、過去のある特定期間のデータ信号のパターンが複数の特定パターンのいずれかに一致することに応じて補正用のタップ係数ΔＫ−１，ΔＫ−２の間で切り替えながらタップ係数Ｋ_１を補正する。これにより、ＤＦＥ回路３ｍにおいて、高精度の等化を行うことができる。

（第６の実施形態）
次に、第６の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第５の実施形態と異なる部分を中心に説明する。

第４の実施形態では、過去のある特定期間のデータ信号のパターンにおける０／１の確率が１つの確率範囲に含まれることに応じてタップ係数を補正しているが、第６の実施形態では、過去のある特定期間のデータ信号のパターンにおける０／１の確率が複数の確率範囲のいずれかに含まれることに応じて補正用タップ係数を切り替えながらタップ係数を補正する。

具体的には、図１１に示すように、半導体集積回路２０５ｎの等化回路１ｎは、第４の実施形態のＤＦＥ回路３ｋ（図９参照）に代えて、ＤＦＥ回路３ｎを有する。ＤＦＥ回路３ｎは、第４の実施形態の補正用タップ回路１０及び制御回路３０ｋ（図９参照）に代えて、補正用タップ回路１０ｍ及び制御回路３０ｎを有する。制御回路３０ｎは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受ける。制御回路３０ｎは、タップ係数の揺らぎに影響を与えやすい０／１の確率範囲を予め記憶している。制御回路３０ｎは、ヒット信号φｈｉｔ１又はヒット信号φｈｉｔ２を出力する複数の期間を予め記憶している。制御回路３０ｎは、ヒット信号φｈｉｔ１又はヒット信号φｈｉｔ２を出力する複数の期間において、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と複数の確率範囲とを比較し、求められた０／１の確率がいずれかの確率範囲に含まれる場合、複数の確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔ１又はヒット信号φｈｉｔ２をアサートして補正用タップ回路１０ｍへ供給する。

制御回路３０ｎは、複数の確率計算・比較器３３ｎ−１，３３ｎ−２、複数の確率記憶器３４ｎ−１，３４ｎ−２、及び複数の期間記憶器３５ｎ−１，３５ｎ−２を有する。

確率計算・比較器３３ｎ−１は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受け、期間記憶器３５ｎ−１を参照して「ヒット信号φｈｉｔ１を出力する期間」を取得する。また、確率記憶器３４ｎ−１を参照して第１の確率範囲を取得する。確率計算・比較器３３ｎ−１は、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と第１の確率範囲とを比較し、求められた０／１の確率が第１の確率範囲に含まれる場合、第１の確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔ１をアサートしてフィードバックラインＬｆ２−１へ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔ１を出力する期間」に対応する期間である。

確率計算・比較器３３ｎ−２は、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受け、期間記憶器３５ｎ−２を参照して「ヒット信号φｈｉｔ２を出力する期間」を取得する。また、確率記憶器３４ｎ−２を参照して第２の確率範囲を取得する。確率計算・比較器３３ｎ−２は、受けたデータ信号のパターンにおける０／１の確率を求め、求められた０／１の確率と第２の確率範囲とを比較し、求められた０／１の確率が第２の確率範囲に含まれる場合、第２の確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔ２をアサートしてフィードバックラインＬｆ２−２へ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔ２を出力する期間」に対応する期間である。

補正用タップ回路１０ｍの構成及び動作は、第５の実施形態と同様である。

このように、本実施形態では、ＤＦＥ回路３ｎにおいて、過去のある特定期間のデータ信号のパターンにおける０／１の確率が複数の確率範囲のいずれかに含まれることに応じて補正用のタップ係数ΔＫ−１，ΔＫ−２の間で切り替えながらタップ係数Ｋ_１を補正する。これにより、ＤＦＥ回路３ｎにおいて、高精度の等化を行うことができる。

（第７の実施形態）
次に、第７の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第６の実施形態と異なる部分を中心に説明する。

第３の実施形態では、補正用のタップ係数が予め補正用タップ回路に設定されているが、第７の実施形態では、補正用のタップ係数を調整する。

具体的には、図１２に示すように、半導体集積回路２０５ｐの等化回路１ｐは、第３の実施形態におけるＤＦＥ回路３ｊ（図８参照）に代えて、ＤＦＥ回路３ｐを有する。ＤＦＥ回路３ｐは、第３の実施形態における補正用タップ回路１０及び制御回路３０ｊ（図８参照）に代えて、補正用タップ回路１０ｐ及び制御回路３０ｐを有する。制御回路３０ｐは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受ける。制御回路３０ｐは、特定パターンに応じた適正な電流値Ｉｘの制御値を求めて記憶するとともに制御ラインＬｃｔへ出力する。

制御回路３０ｐは、係数計算・記憶回路３６ｐをさらに有する。係数計算・記憶回路３６ｐは、データパターンに対してＬＭＳ演算を行うことなどにより、特定パターンに一致するデータパターンに応じたタップ係数の適正値である適正なタップ係数を計算し、適正なタップ係数に応じた適正な電流値Ｉｘの制御値を求めて記憶するとともに制御ラインＬｃｔへ出力する。

補正用タップ回路１０ｐは、電流源１１（図８参照）に代えて、可変電流源１１ｐを有する。補正用タップ回路１０ｐにおいて、制御ラインＬｃｔが可変電流源１１ｐの制御ノードに接続されている。可変電流源１１ｐは、制御回路３０ｐ（係数計算・記憶回路３６ｐ）から制御ラインＬｃｔを介して電流値Ｉｘの制御値を制御ノードで受け、その制御値に応じた電流値Ｉｘを流す。可変電流源１１ｐが流す電流Ｉｘは、現在の有線通信路３００の状態や動作環境に応じた補正用のタップ係数ΔＫに対応した値に調整される。

このように、本実施形態では、ＤＦＥ回路３ｐにおいて、動的に補正用のタップ係数を調整するので、補正用のタップ係数を有線通信路３００の状態や動作環境に応じた値に適正化できる。

（第８の実施形態）
次に、第８の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第７の実施形態と異なる部分を中心に説明する。

第４の実施形態では、補正用のタップ係数が予め補正用タップ回路に設定されているが、第８の実施形態では、補正用のタップ係数を調整する。

具体的には、図１３に示すように、半導体集積回路２０５ｑの等化回路１ｑは、第４の実施形態におけるＤＦＥ回路３ｋ（図９参照）に代えて、ＤＦＥ回路３ｑを有する。ＤＦＥ回路３ｑは、補正用タップ回路１０及び制御回路３０ｋ（図９参照）に代えて、補正用タップ回路１０ｐ及び制御回路３０ｑを有する。制御回路３０ｑは、シフトレジスタ２０の複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（データパターン）を受ける。制御回路３０ｑは、確率範囲に応じた適正な電流値Ｉｘの制御値を求めて記憶するとともに制御ラインＬｃｔへ出力する。

制御回路３０ｑは、係数計算・記憶回路３６ｑをさらに有する。係数計算・記憶回路３６ｑは、データパターンに対してＬＭＳ演算を行うことなどにより、確率範囲に含まれる０／１の確率を有するデータパターンに応じたタップ係数の適正値である適正なタップ係数を計算し、適正なタップ係数に応じた適正な電流値Ｉｘの制御値を求めて記憶するとともに制御ラインＬｃｔへ出力する。

補正用タップ回路１０ｐの構成及び動作は、第７の実施形態と同様である。

このように、本実施形態では、ＤＦＥ回路３ｑにおいて、動的に補正用のタップ係数を調整するので、補正用のタップ係数を有線通信路３００の状態や動作環境に応じた値に適正化できる。

（第９の実施形態）
次に、第９の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第８の実施形態と異なる部分を中心に説明する。

第３の実施形態では、１つの特定期間のデータ信号のパターンが特定パターンに一致することに応じてタップ係数を補正しているが、第９の実施形態では、異なる複数の特定期間のデータ信号のパターンが特定パターンに一致することに応じてタップ係数を補正する。

具体的には、図１４に示すように、半導体集積回路２０５ｒの等化回路１ｒは、第３の実施形態のＤＦＥ回路３ｊ（図８参照）に代えて、ＤＦＥ回路３ｒを有する。ＤＦＥ回路３ｒは、補正用タップ回路１０、シフトレジスタ２０、及び制御回路３０ｊ（図８参照）に代えて、補正用タップ回路１０ｒ、シフトレジスタ２０ｒ、及び制御回路３０ｒを有する。補正用タップ回路１０ｒは、補正用タップ回路１０ｍ（図１０参照）と同じ構成及び動作を有する。シフトレジスタ２０ｒは、ｋを任意の２以上の整数とすると、ｎ＋ｍ＋ｋ段のレジスタを有する。シフトレジスタ２０ｒにおいて、ｎ段目〜ｎ＋ｍ＋ｋ段目のレジスタの出力ノードは、シフトレジスタ２０ｒの複数の出力ノードとして、制御回路３０ｒ及び内部回路２０３へそれぞれ接続されている。制御回路３０ｒは、シフトレジスタ２０ｒの複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（第１のデータパターン）と過去のデータ信号のうちｎ＋ｍ期間前〜ｎ＋ｍ＋ｋ期間前までのデータ信号のパターン（第２のデータパターン）とを受ける。

制御回路３０ｒは、第１の特定パターンとヒット信号φｈｉｔｘを出力する期間とをそれぞれ予め記憶している。制御回路３０ｒは、第１のデータパターンと第１の特定パターンとを比較し、比較結果が一致した場合、第１の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔｘをアサートして補正用タップ回路１０ｒへ供給する。

また、制御回路３０ｒは、第２の特定パターンとヒット信号φｈｉｔｙを出力する期間とをそれぞれ予め記憶している。制御回路３０ｒは、第２のデータパターンと第２の特定パターンとを比較し、比較結果が一致した場合、第２の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔｙをアサートして補正用タップ回路１０ｒへ供給する。

制御回路３０ｒは、複数のパターン比較器３１−ｘ，３１−ｙ、複数のパターン記憶器３２−ｘ，３２−ｙ、及び複数の期間記憶器３５ｒ−ｘ，３５ｒ−ｙを有する。パターン比較器３１−ｘには、シフトレジスタ２０ｒのｎ段目〜ｎ＋ｍ−１段目のレジスタの出力ノードが接続され、パターン比較器３１−ｙには、シフトレジスタ２０ｒのｎ＋ｍ段目〜ｎ＋ｍ＋ｋ段目のレジスタの出力ノードが接続されている。

パターン比較器３１−ｘは、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（第１のデータパターン）を受けると、期間記憶器３５ｒ−ｘを参照して「ヒット信号φｈｉｔｘを出力する期間」を取得する。期間記憶器３５ｒ−ｘは、「ヒット信号φｈｉｔｘを出力する期間」を記憶している。パターン比較器３１−ｘは、パターン記憶器３２−ｘを参照して第１の特定パターンを取得する。パターン記憶器３２−ｘは、第１の特定パターンを記憶している。パターン比較器３１−ｘは、第１のデータパターンと第１の特定パターンとを比較し、第１のデータパターンが第１の特定パターンに一致する場合、第１の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔｘをアサートしてフィードバックラインＬｆ２−ｘへ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔｘを出力する期間」に対応する期間である。

パターン比較器３１−ｙは、過去のデータ信号のうちｎ＋ｍ期間前〜ｎ＋ｍ＋ｋ期間前までのデータ信号のパターン（第２のデータパターン）を受けると、期間記憶器３５ｒ−ｙを参照して「ヒット信号φｈｉｔｙを出力する期間」を取得する。期間記憶器３５ｒ−ｙは、「ヒット信号φｈｉｔｙを出力する期間」を記憶している。パターン比較器３１−ｙは、パターン記憶器３２−ｙを参照して第２の特定パターンを取得する。パターン記憶器３２−ｙは、第２の特定パターンを記憶している。パターン比較器３１−ｙは、第２のデータパターンと第２の特定パターンとを比較し、第２のデータパターンが第２の特定パターンに一致する場合、第２の特定パターンに応じた予め記憶していた期間においてヒット信号φｈｉｔｙをアサートしてフィードバックラインＬｆ２−ｙへ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔｙを出力する期間」に対応する期間である。

補正用タップ回路１０ｒは、複数の電流源１１−ｘ，１１−ｙ、複数のスイッチ１２−ｘ，１２−ｙ、及び接続ノード１３を有する。補正用タップ回路１０ｒにおいて、フィードバックラインＬｆ２−ｘがスイッチ１２−ｘの制御ノードに接続され、フィードバックラインＬｆ２−ｙがスイッチ１２−ｙの制御ノードに接続されている。複数のスイッチ１２−ｘ，１２−ｙは、それぞれ、接続ノード１３を介してスイッチ回路９に接続されている。

スイッチ１２−ｘは、接続ノード１３と電流源１１−ｘとの間に配されている。スイッチ１２−ｘがヒット信号φｈｉｔｘのアサートに応じてオンすることで、スイッチ回路９と電流源１１−ｘとが電気的に接続され得る。スイッチ１２−ｘは、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔｘは、ハイアクティブの信号であってもよい。また、電流源１１−ｘが流す電流Ｉｘは、補正用のタップ係数ΔＫ−ｘに応じて予め決められている。

スイッチ１２−ｙは、接続ノード１３と電流源１１−ｙとの間に配されている。スイッチ１２−ｙがヒット信号φｈｉｔｙのアサートに応じてオンすることで、スイッチ回路９と電流源１１−ｙとが電気的に接続され得る。スイッチ１２−ｙは、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔｙは、ハイアクティブの信号であってもよい。また、電流源１１−ｙが流す電流Ｉｘは、補正用のタップ係数ΔＫ−ｙに応じて予め決められている。

このように、本実施形態では、ＤＦＥ回路３ｒにおいて、異なる複数の特定期間のデータ信号のパターンが特定パターンに一致することに応じて補正用のタップ係数を切り替えながらタップ係数を補正する。これにより、異なる複数の特定期間からの影響についてそれぞれ補正を行うことができ、等化の精度をさらに向上できる。

（第１０の実施形態）
次に、第１０の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第９の実施形態と異なる部分を中心に説明する。

第４の実施形態では、１つの特定期間のデータ信号のパターンにおける０／１の確率が確率範囲に含まれることに応じてタップ係数を補正しているが、第１０の実施形態では、異なる複数の特定期間のデータ信号のパターンにおける０／１の確率が確率範囲に含まれることに応じてタップ係数を補正する。

具体的には、図１５に示すように、半導体集積回路２０５ｓの等化回路１ｓは、第４の実施形態のＤＦＥ回路３ｋ（図９参照）に代えて、ＤＦＥ回路３ｓを有する。ＤＦＥ回路３ｓは、補正用タップ回路１０、シフトレジスタ２０、及び制御回路３０ｋ（図９参照）に代えて、補正用タップ回路１０ｒ、シフトレジスタ２０ｒ、及び制御回路３０ｓを有する。シフトレジスタ２０ｒは、ｋを任意の２以上の整数とすると、ｎ＋ｍ＋ｋ段のレジスタを有する。シフトレジスタ２０ｒは、第９の実施形態と同様である。制御回路３０ｓは、シフトレジスタ２０ｒの複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（第１のデータパターン）と過去のデータ信号のうちｎ＋ｍ期間前〜ｎ＋ｍ＋ｋ期間前までのデータ信号のパターン（第２のデータパターン）とを受ける。

制御回路３０ｓは、第１の確率範囲とヒット信号φｈｉｔｘを出力する期間とをそれぞれ予め記憶している。制御回路３０ｓは、ヒット信号φｈｉｔｘを出力する期間において、第１のデータパターンにおける０／１の確率と第１の確率範囲とを比較し、０／１の確率が第１の確率範囲に含まれる場合、第１の確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔｘをアサートして補正用タップ回路１０ｒへ供給する。

また、制御回路３０ｓは、第２の確率範囲とヒット信号φｈｉｔｙを出力する期間とをそれぞれ予め記憶している。制御回路３０ｓは、ヒット信号φｈｉｔｙを出力する期間において、第２のデータパターンにおける０／１の確率と第２の確率範囲とを比較し、０／１の確率が第２の確率範囲に含まれる場合、第２の確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔｙをアサートして補正用タップ回路１０ｒへ供給する。

制御回路３０ｓは、複数の確率計算・比較器３３ｓ−ｘ，３３ｓ−ｙ、複数の確率記憶器３４ｓ−ｘ，３４ｓ−ｙ、及び複数の期間記憶器３５ｓ−ｘ，３５ｓ−ｙを有する。確率記憶器３４ｓ−ｘには、シフトレジスタ２０ｒのｎ段目〜ｎ＋ｍ−１段目のレジスタの出力ノードが接続され、確率記憶器３４ｓ−ｙには、シフトレジスタ２０ｒのｎ＋ｍ段目〜ｎ＋ｍ＋ｋ段目のレジスタの出力ノードが接続されている。

確率計算・比較器３３ｓ−ｘは、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（第１のデータパターン）を受けると、期間記憶器３５ｓ−ｘを参照して「ヒット信号φｈｉｔｘを出力する期間」を取得する。期間記憶器３５ｓ−ｘは、「ヒット信号φｈｉｔｘを出力する期間」を記憶している。確率計算・比較器３３ｓ−ｘは、受けた第１のデータパターンにおける０／１の確率を求め、さらに確率記憶器３４ｓ−ｘを参照して第１の確率範囲を取得する。確率記憶器３４ｓ−ｘは、第１の確率範囲を記憶している。確率計算・比較器３３ｓ−ｘは、第１のデータパターンにおける０／１の確率と第１の確率範囲とを比較し、第１のデータパターンにおける０／１の確率が第１の確率範囲に含まれる場合、第１の確率範囲に応じた予め記憶していた期間においてヒット信号φｈｉｔｘをアサートしてフィードバックラインＬｆ２−ｘへ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔｘを出力する期間」に対応する期間である。

確率計算・比較器３３ｓ−ｙは、過去のデータ信号のうちｎ＋ｍ期間前〜ｎ＋ｍ＋ｋ期間前までのデータ信号のパターン（第２のデータパターン）を受けると、期間記憶器３５ｓ−ｙを参照して「ヒット信号φｈｉｔｙを出力する期間」を取得する。確率記憶器３４ｓ−ｙは、第２の確率範囲を記憶している。期間記憶器３５ｓ−ｙは、「ヒット信号φｈｉｔｙを出力する期間」を記憶している。確率計算・比較器３３ｓ−ｙは、受けた第２のデータパターンにおける０／１の確率を求め、さらに確率記憶器３４ｓ−ｙを参照して第２の確率範囲を取得する。確率記憶器３４ｓ−ｙは、第２の確率範囲を記憶している。確率計算・比較器３３ｓ−ｙは、第２のデータパターンにおける０／１の確率と第２の確率範囲とを比較し、第２のデータパターンにおける０／１の確率が第２の確率範囲に含まれる場合、第２の確率範囲に応じた予め記憶していた期間ヒット信号φｈｉｔｙをアサートしてフィードバックラインＬｆ２−ｙへ出力する。この予め記憶していた期間は、「ヒット信号φｈｉｔｙを出力する期間」に対応する期間である。

補正用タップ回路１０ｒは、第９の実施形態と同様である。

このように、本実施形態では、ＤＦＥ回路３ｓにおいて、異なる複数の特定期間のデータ信号のパターンが特定パターンに一致することに応じて補正用のタップ係数を切り替えながらタップ係数を補正する。これにより、異なる複数の特定期間からの影響についてそれぞれ補正を行うことができ、等化の精度をさらに向上できる。

（第１１の実施形態）
次に、第１１の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第１０の実施形態と異なる部分を中心に説明する。

第１１の実施形態では、第５の実施形態〜第１０の実施形態が組み合わされる。

具体的には、図１６に示すように、半導体集積回路２０５ｔの等化回路１ｔは、第１の実施形態のＤＦＥ回路３（図４参照）に代えて、ＤＦＥ回路３ｔを有する。ＤＦＥ回路３ｔは、補正用タップ回路１０、シフトレジスタ２０、及び制御回路３０（図４参照）に代えて、補正用タップ回路１０ｔ、シフトレジスタ２０ｒ、及び制御回路３０ｔを有する。シフトレジスタ２０ｒは、第９の実施形態（図１４）と同様である。制御回路３０ｔは、シフトレジスタ２０ｒの複数の出力ノードを介して、過去のデータ信号のうちｎ期間前〜ｎ＋ｍ−１期間前までのデータ信号のパターン（第１のデータパターン）と過去のデータ信号のうちｎ＋ｍ期間前〜ｎ＋ｍ＋ｋ期間前までのデータ信号のパターン（第２のデータパターン）とを受ける。

制御回路３０ｔは、第１の特定パターンと「ヒット信号φｈｉｔｘ１を出力する期間」とをそれぞれ予め記憶している。制御回路３０ｔは、第１のデータパターンと第１の特定パターンとを比較し、比較結果が一致した場合、第１の特定パターンに応じた予め記憶していた期間ヒット信号φｈｉｔｘ１をアサートして補正用タップ回路１０ｔへ供給する。この予め記憶していた期間は、「ヒット信号φｈｉｔｘ１を出力する期間」に対応する期間である。

制御回路３０ｔは、第２の特定パターンと「ヒット信号φｈｉｔｙ１を出力する期間」とをそれぞれ予め記憶している。制御回路３０ｔは、第２のデータパターンと第２の特定パターンとを比較し、比較結果が一致した場合、第２の特定パターンに応じた予め記憶していた期間ヒット信号φｈｉｔｙ１をアサートして補正用タップ回路１０ｔへ供給する。この予め記憶していた期間は、「ヒット信号φｈｉｔｙ１を出力する期間」に対応する期間である。

制御回路３０ｔは、第１の確率範囲と「ヒット信号φｈｉｔｘ２を出力する期間」とをそれぞれ予め記憶している。制御回路３０ｔは、「ヒット信号φｈｉｔｘ２を出力する期間」において、第１のデータパターンにおける０／１の確率と第１の確率範囲とを比較し、第１のデータパターンにおける０／１の確率が第１の確率範囲に含まれる場合、第１の確率範囲に応じた予め記憶していた期間ヒット信号φｈｉｔｘ２をアサートして補正用タップ回路１０ｔへ供給する。この予め記憶していた期間は、「ヒット信号φｈｉｔｘ２を出力する期間」に対応する期間である。

制御回路３０ｔは、第２の確率範囲と「ヒット信号φｈｉｔｙ２を出力する期間」とをそれぞれ予め記憶している。制御回路３０ｔは、「ヒット信号φｈｉｔｙ２を出力する期間」において、第２のデータパターンにおける０／１の確率と第２の確率範囲とを比較し、第２のデータパターンにおける０／１の確率が第２の確率範囲に含まれる場合、第２の確率範囲に応じた予め記憶していた期間ヒット信号φｈｉｔｙ２をアサートして補正用タップ回路１０ｔへ供給する。この予め記憶していた期間は、「ヒット信号φｈｉｔｙ２を出力する期間」に対応する期間である。

制御回路３０ｔは、複数のパターン比較器３１−ｘ１，３１−ｙ１、複数のパターン記憶器３２−ｘ１，３２−ｙ１、複数の期間記憶器３５ｔ−ｘ１，３５ｔ−ｙ１、係数計算・記憶回路３６ｔ−ｘ１，３６ｔ−ｙ１、複数の確率計算・比較器３３ｔ−ｘ２，３３ｔ−ｙ２、複数の確率記憶器３４ｔ−ｘ２，３４ｔ−ｙ２、及び複数の期間記憶器３５ｔ−ｘ２，３５ｔ−ｙ２、係数計算・記憶回路３６ｔ−ｘ２，３６ｔ−ｙ２を有する。

係数計算・記憶回路３６ｔ−ｘ１は、第１の特定パターンに一致する第１のデータパターンに応じたタップ係数の適正値である適正なタップ係数を計算し、適正なタップ係数に応じた適正な電流値Ｉｘ_１の制御値を求めて記憶するとともに制御ラインＬｃｔ−ｘ１へ出力する。

係数計算・記憶回路３６ｔ−ｙ１は、第２の特定パターンに一致する第２のデータパターンに応じたタップ係数の適正値である適正なタップ係数を計算し、適正なタップ係数に応じた適正な電流値Ｉｘ_２の制御値を求めて記憶するとともに制御ラインＬｃｔ−ｙ１へ出力する。

係数計算・記憶回路３６ｔ−ｘ２は、第１の確率範囲に含まれる０／１の確率を有する第１のデータパターンに応じたタップ係数の適正値である適正なタップ係数を計算し、適正なタップ係数に応じた適正な電流値Ｉｘ_２の制御値を求めて記憶するとともに制御ラインＬｃｔ−ｘ２へ出力する。

係数計算・記憶回路３６ｔ−ｙ２は、第２の確率範囲に含まれる０／１の確率を有する第２のデータパターンに応じたタップ係数の適正値である適正なタップ係数を計算し、適正なタップ係数に応じた適正な電流値Ｉｙ_２の制御値を求めて記憶するとともに制御ラインＬｃｔ−ｙ２へ出力する。

複数のパターン比較器３１−ｘ１，３１−ｙ１、複数のパターン記憶器３２−ｘ１，３２−ｙ１、及び複数の期間記憶器３５ｔ−ｘ１，３５ｔ−ｙ１の構成及び動作は、第９の実施形態における複数のパターン比較器３１−ｘ，３１−ｙ、複数のパターン記憶器３２−ｘ，３２−ｙ、及び複数の期間記憶器３５ｒ−ｘ，３５ｒ−ｙの構成及び動作と同様である。

複数の確率計算・比較器３３ｔ−ｘ２，３３ｔ−ｙ２、複数確率記憶器３４ｔ−ｘ２，３４ｔ−ｙ２、及び複数の期間記憶器３５ｔ−ｘ２，３５ｔ−ｙ２の構成及び動作は、第１０の実施形態における複数の確率計算・比較器３３ｓ−ｘ２，３３ｓ−ｙ２、複数の確率記憶器３４ｓ−ｘ，３４ｓ−ｙ、及び複数の期間記憶器３５ｓ−ｘ，３５ｓ−ｙの構成及び動作と同様である。

補正用タップ回路１０ｔは、複数の可変電流源１１ｐ−ｘ１，１１ｐ−ｙ１，１１ｐ−ｘ２，１１ｐ−ｙ２、複数のスイッチ１２−ｘ１，１２−ｙ１，１２−ｘ２，１２−ｙ２、及び接続ノード１３を有する。補正用タップ回路１０ｔにおいて、フィードバックラインＬｆ２−ｘ１がスイッチ１２−ｘ１の制御ノードに接続され、フィードバックラインＬｆ２−ｙ１がスイッチ１２−ｙ１の制御ノードに接続され、フィードバックラインＬｆ２−ｘ２がスイッチ１２−ｘ２の制御ノードに接続され、フィードバックラインＬｆ２−ｙ２がスイッチ１２−ｙ２の制御ノードに接続されている。複数のスイッチ１２−ｘ１，１２−ｙ１，１２−ｘ２，１２−ｙ２は、それぞれ、接続ノード１３を介してスイッチ回路９に接続されている。

スイッチ１２−ｘ１は、接続ノード１３と可変電流源１１ｐ−ｘ１との間に配されている。スイッチ１２−ｘ１がヒット信号φｈｉｔｘ１のアサートに応じてオンすることで、スイッチ回路９と可変電流源１１ｐ−ｘ１とが電気的に接続され得る。スイッチ１２−ｘ１は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔｘ１は、ハイアクティブの信号であってもよい。また、可変電流源１１ｐ−ｘ１が流す電流Ｉｘ_１は、現在の有線通信路３００の状態や動作環境に応じた補正用のタップ係数ΔＫ−ｘ１に対応した値に調整される。

スイッチ１２−ｙ１は、接続ノード１３と可変電流源１１ｐ−ｙ１との間に配されている。スイッチ１２−ｙ１がヒット信号φｈｉｔｙ１のアサートに応じてオンすることで、スイッチ回路９と可変電流源１１ｐ−ｙ１とが電気的に接続され得る。スイッチ１２−ｙ１は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔｙ１は、ハイアクティブの信号であってもよい。また、可変電流源１１ｐ−ｙ１が流す電流Ｉｙ_１は、現在の有線通信路３００の状態や動作環境に応じた補正用のタップ係数ΔＫ−ｙ１に対応した値に調整される。

スイッチ１２−ｘ２は、接続ノード１３と可変電流源１１ｐ−ｘ２との間に配されている。スイッチ１２−ｘ２がヒット信号φｈｉｔｘ２のアサートに応じてオンすることで、スイッチ回路９と可変電流源１１ｐ−ｘ２とが電気的に接続され得る。スイッチ１２−ｘ２は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔｘ２は、ハイアクティブの信号であってもよい。また、可変電流源１１ｐ−ｘ２が流す電流Ｉ_ｘ２は、現在の有線通信路３００の状態や動作環境に応じた補正用のタップ係数ΔＫ−ｘ２に対応した値に調整される。

スイッチ１２−ｙ２は、接続ノード１３と可変電流源１１ｐ−ｙ２との間に配されている。スイッチ１２−ｙ２がヒット信号φｈｉｔｙ２のアサートに応じてオンすることで、スイッチ回路９と可変電流源１１ｐ−ｙ２とが電気的に接続され得る。スイッチ１２−ｙ２は、ＮＭＯＳトランジスタで構成され得る。このとき、ヒット信号φｈｉｔｙ２は、ハイアクティブの信号であってもよい。また、可変電流源１１ｐ−ｙ２が流す電流Ｉ_ｙ２は、現在の有線通信路３００の状態や動作環境に応じた補正用のタップ係数ΔＫ−ｙ２に対応した値に調整される。

このように、本実施形態では、ＤＦＥ回路３ｔにおいて、動的に補正用のタップ係数を調整するので、補正用のタップ係数を有線通信路３００の状態や動作環境に応じた値に適正化できる。

また、本実施形態では、ＤＦＥ回路３ｔにおいて、異なる複数の特定期間のデータ信号のパターンが特定パターンに一致することに応じて補正用のタップ係数を切り替えながらタップ係数を補正する。これにより、異なる複数の特定期間からの影響についてそれぞれ補正を行うことができ、等化の精度をさらに向上できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

４ サマー回路、１０，１０ｍ，１０ｐ，１０ｒ，１０ｔ 補正用タップ回路、２０，２０ｒ シフトレジスタ、３０，３０ｉ，３０ｊ，３０ｋ，３０ｍ，３０ｎ，３０ｐ，３０ｑ，３０ｒ，３０ｓ，３０ｔ 制御回路、３１，３１−１，３１−２，３１−ｘ，３１−ｙ，３１−ｘ１，３１−ｙ１ パターン比較器、３２，３２−１，３２−２，３２−ｘ，３２−ｙ，３２−ｘ１，３２−ｙ１ パターン記憶器、３３，３３ｋ，３３ｎ−１，３３ｎ−２，３３ｓ−ｘ，３３ｓ−ｙ，３３ｔ−ｘ２，３３ｔ−ｙ２ 確率計算・比較器、３４，３４ｎ−１，３４ｎ−２，３４ｓ−ｘ，３４ｓ−ｙ，３４ｔ−ｘ２，３４ｔ−ｙ２ 確率記憶器、３５，３５ｋ，３５ｍ−１，３５ｍ−２，３５ｎ−１，３５ｎ−２，３５ｒ−ｘ，３５ｒ−ｙ，３５ｓ−ｘ，３５ｓ−ｙ，３５ｔ−ｘ１，３５ｔ−ｘ２，３５ｔ−ｙ１，３５ｔ−ｙ２ 期間記憶器、３６ｐ，３６ｑ，３６ｔ−ｘ１，３６ｔ−ｘ２，３６ｔ−ｙ１，３６ｔ−ｙ２ 係数計算・記憶回路、５１ サンプラ、２００ データ受信機、２０５、 半導体集積回路。

Claims (9)

1. サマー回路と、
   前記サマー回路の出力ノードに電気的に接続されたサンプラと、
   前記サンプラの出力ノードに電気的に接続され、Ｋを３以上の整数とするとき、Ｋ段のレジスタを含むシフトレジスタと、
   Ｎを１より大きくＫより小さい整数とし、ＭをＮより大きくＫ以下である整数とするとき、前記Ｋ段のレジスタのうちＮ段目からＭ段目のレジスタのそれぞれの出力ノードが電気的に接続された制御回路と、
   前記サマー回路の出力ノードに第１端が電気的に接続された第１のスイッチと、
   第１のフィードバックラインを介して前記制御回路に電気的に接続された第１の制御ノードと前記第１のスイッチの第２端が電気的に接続された出力ノードとを有する補正回路と、
   を備えた半導体集積回路。
2. 前記補正回路は、前記制御回路に第２のフィードバックラインを介して電気的に接続された第２の制御ノードをさらに有する
   請求項１に記載の半導体集積回路。
3. 前記制御回路は、Ｎ段目からＭ段目のレジスタにより出力されるデータが第１のパターンに一致する又は前記データにおける所定のビット値の出現確率が第１の範囲に属する場合、複数のタップ係数のうち第１のタップ係数を選択し、前記第１のタップ係数に応じた第１の制御信号を前記第１のフィードバックラインへ供給し、
   前記補正回路は、前記第１のフィードバックラインを介して前記第１の制御ノードで前記第１の制御信号を受けた場合、前記第１のタップ係数で補正信号を生成し、
   前記第１のスイッチは、オンされた際に、前記生成された補正信号を前記サマー回路の出力ノードに伝達する
   請求項１に記載の半導体集積回路。
4. 前記制御回路は、Ｎ段目からＭ段目のレジスタにより出力されるデータが第１のパターンに一致する又は前記データにおける所定のビット値の出現確率が第１の範囲に属する場合、複数のタップ係数のうちの第１のタップ係数に応じた第１の制御信号を前記第１のフィードバックラインへ供給し、Ｎ段目からＭ段目のレジスタにより出力されるデータが第２のパターンに一致する又はデータにおける前記所定のビット値の出現確率が第２の範囲に属する場合、前記複数のタップ係数のうちの第２のタップ係数に応じた第２の制御信号を前記第２のフィードバックラインへ供給し、
   前記補正回路は、前記第１のフィードバックラインを介して前記第１の制御ノードで前記第１の制御信号を受けた場合、前記第１のタップ係数で補正信号を生成し、前記第２のフィードバックラインを介して前記第２の制御ノードで前記第２の制御信号を受けた場合、前記第２のタップ係数で補正信号を生成し、
   前記第１のスイッチは、オンされた際に、前記生成された補正信号を前記サマー回路の出力ノードに伝達する
   請求項２に記載の半導体集積回路。
5. 前記補正回路は、
   第１の電流源と、
   第３端が前記第１の電流源に電気的に接続され、第４端が前記出力ノードに電気的に接続され、前記第１の制御ノードで受けた制御信号に応じてオンオフする第２のスイッチと、
   をさらに有する
   請求項１に記載の半導体集積回路。
6. 前記補正回路は、
   第１の電流源と、
   第３端が前記第１の電流源に電気的に接続され、第４端が前記出力ノードに電気的に接続され、前記第１の制御ノードで受けた制御信号に応じてオンオフする第２のスイッチと、
   第２の電流源と、
   第５端が前記第２の電流源に電気的に接続され、第６端が前記出力ノードに電気的に接続され、前記第２の制御ノードで受けた制御信号に応じてオンオフする第３のスイッチと、
   をさらに有する
   請求項２に記載の半導体集積回路。
7. 前記補正回路は、
   第１の可変電流源と、
   第３端が前記第１の可変電流源に電気的に接続され、第４端が前記出力ノードに電気的に接続され、前記第１の制御ノードで受けた制御信号に応じてオンオフする第２のスイッチと、
   を有し、
   前記制御回路は、
   Ｎ段目からＭ段目のレジスタにより出力されるデータを用いて、データの第１のパターンに応じた第１のタップ係数を計算する計算回路と、
   前記第１のタップ係数に応じた第１の電流値を前記第１の可変電流源に設定する設定回路と、
   をさらに有する
   請求項１に記載の半導体集積回路。
8. 前記補正回路は、
   第１の可変電流源と、
   第３端が前記第１の可変電流源に電気的に接続され、第４端が前記出力ノードに電気的に接続され、前記第１の制御ノードで受けた制御信号に応じてオンオフする第２のスイッチと、
   第２の可変電流源と、
   第５端が前記第２の可変電流源に電気的に接続され、第６端が前記出力ノードに電気的に接続され、前記第２の制御ノードで受けた制御信号に応じてオンオフする第３のスイッチと、
   を有し、
   前記制御回路は、
   Ｎ段目からＭ段目のレジスタにより出力されるデータを用いて、データの第１のパターンに応じた第１のタップ係数を計算し、データの第２のパターンに応じた第２のタップ係数を計算する計算回路と、
   前記第１のタップ係数に応じた第１の電流値を前記第１の可変電流源に設定し、前記第２のタップ係数に応じた第２の電流値を前記第２の可変電流源に設定する設定回路と、
   をさらに有する
   請求項２に記載の半導体集積回路。
9. 請求項１から８のいずれか１項に記載の半導体集積回路と、
   前記半導体集積回路から出力されたデータを受ける回路と、
   を備えた受信装置。

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