JP7273670B2 - 半導体集積回路、受信装置、及び半導体集積回路の制御方法 - Google Patents

Description

本実施形態は、半導体集積回路、受信装置、及び半導体集積回路の制御方法に関する。

クロック再生回路を含む受信装置では、受信された信号からデータを取得するためのクロック信号を再生する。このとき、クロック信号を適正に再生することが望まれる。

特許第４３３１６４１号公報 特許第４８４８０３５号公報 特開２００８－２７０８６４号公報

一つの実施形態は、クロック信号を適正に再生できる半導体集積回路、受信装置、及び半導体集積回路の制御方法を提供することを目的とする。

一つの実施形態によれば、第１のイコライザとクロック再生回路とを有する半導体集積回路が提供される。第１のイコライザは、データ信号をブーストする。クロック再生回路は、Ｎを２以上の整数とするとき、ブーストされたデータ信号の波形からクロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの情報を抽出し、一対のライズエッジ及びフォールエッジの情報に応じて位相調整を行い、クロックを再生する。クロック再生回路は、抽出回路と制御回路と生成回路とを有する。抽出回路は、ブーストされたデータ信号の波形から一対のライズエッジ及びフォールエッジの情報を抽出する。制御回路は、一対のライズエッジ及びフォールエッジの情報に応じて、第１の位相調整の制御量を決定する。生成回路は、決定された制御量に応じて、クロックを生成する。制御回路は、一対のライズエッジ及びフォールエッジを用いて求められた制御量をＮ倍して、第１の位相調整の制御量とする。

図１は、実施形態に係る半導体集積回路が適用された受信装置を含む通信システムの構成を示すブロック図である。 図２は、実施形態における送信されたデータ信号及び受信後にブーストされたデータ信号の周波数特性を示す図である。 図３は、実施形態における受信後にブーストされたデータ信号のエッジタイミングの分布を示す図である。 図４は、実施形態に係る半導体集積回路の構成を示す図である。 図５は、実施形態におけるエッジ検出回路及びＳＩＰＯ（Ｓｅｒｉａｌ Ｉｎｐｕｔ Ｐａｒａｌｌｅｌ Ｏｕｔｐｕｔ）回路の構成を示す回路図である。 図６は、実施形態におけるエッジ検出回路及びＳＩＰＯ回路の動作を示す波形図である。 図７は、実施形態における一対のライズエッジ及びフォールエッジの情報を示す図である。 図８は、実施形態に係る半導体集積回路の動作を示すフローチャートである。 図９は、実施形態に係る半導体集積回路の動作を示すシーケンスチャートである。 図１０は、実施形態に係る半導体集積回路の動作を示す図である。 図１１は、実施形態の変形例に係る半導体集積回路の構成を示す図である。 図１２は、実施形態の変形例に係る半導体集積回路の動作を示すフローチャートである。 図１３は、実施形態の変形例に係る半導体集積回路の動作を示すシーケンスチャートである。

以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体集積回路１が備えられた受信装置２００について図１を用いて説明する。図１は、半導体集積回路１が備えられた受信装置２００を含む通信システム４００の構成を示す図である。

通信システム４００は、送信装置１００、受信装置２００、及び有線通信路３００を有する。送信装置１００及び受信装置２００は、伝送路である有線通信路３００を介して通信可能に接続されている。送信装置１００は、データを有線通信路３００経由で受信装置２００へ送信する。受信装置２００は、有線通信路３００が接続可能である受信ノード２００ａを有し、有線通信路３００経由で送信装置１００からデータを受信する。受信装置２００は、半導体集積回路１、基準クロック生成回路２０２、及び内部回路２０３を有する。半導体集積回路１は、受信処理回路５及びＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路４を有する。受信処理回路５は、ＣＴＬＥ（Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）回路２及びＤＦＥ（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）回路３を有する。

送信装置１００は、送信するデータにクロックのエッジ情報を埋め込みながら所定の変調（例えば、ＮＲＺなどの２値変調やパルス振幅変調＜ＰＡＭ＞）をかけた信号を生成してデータ信号φＴＸとして受信装置２００へ送信する。データ信号φＴＸでは、図２（ａ）に示すように、低周波域からナイキスト周波数（ＮＲＺでは、データ転送レートの半分以下の周波数）ｆ_Ｎに渡って、所望の信号強度を有している。図２（ａ）は、送信装置１００から送信されたデータ信号φＴＸの周波数特性を示し、例えば、データ信号φＴＸをＦＦＴ（離散フーリエ変換）処理して得られた結果を示す。

データ信号φＴＸが有線通信路３００を通過して受信ノード２００ａで受信されたデータ信号φＲＸは、有線通信路３００における導線の表皮効果や誘電体損失等に起因したチャネル損失を受けて、その信号強度の高周波成分が所望の信号強度から減衰されやすい。その減衰を補償するため、図１に示す受信処理回路５は、ＣＴＬＥ回路２でデータ信号φＲＸをブーストするが、ＣＴＬＥ回路２でブーストされたデータ信号φＢＳは、図２（ｂ）に示すように、ナイキスト周波数ｆ_Ｎ以上では大幅に減衰しやすい。図２（ｂ）は、受信後にＣＴＬＥ回路２でブーストされたデータ信号φＢＳの周波数特性を示し、例えば、データ信号φＢＳをＦＦＴ（離散フーリエ変換）処理して得られた結果を示す。

なお、各データ信号は、差動信号で構成され得る。本明細書では、簡略化のために差動のＰ側の信号ライン及び回路要素について図示及び説明を行うが、差動のＮ側の信号ライン及び回路要素も同様に構成され得る。

受信装置２００の起動時等の初期動作では、ＣＴＬＥ回路２のブースト量を適正化するための制御が行われ得る。ＣＴＬＥ回路２の出力の指標（振幅やパルス幅）をもとにフィードバック制御を行うことがある。このとき、送信側と受信側とが非同期状態である。フィードバック制御の精度を向上するには、送信側と受信側とを同期させることで、出力情報の指標（振幅やパルス幅）への不確かな情報（ノイズ）の混入を軽減させることが望まれる。

送信側と受信側とを同期させるために、ＣＤＲ回路４は、受信処理回路５からのデータ信号φＤと基準クロック生成回路２０２からの基準クロックＲＥＦ＿ＣＬＫとを用いて、クロックＣＬＫを再生する。基準クロック生成回路２０２は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成され得る。ＣＤＲ回路４は、基準クロックＲＥＦ＿ＣＬＫに基づいて、データ信号φＤから抽出されたエッジ情報に対して、クロックＣＬＫの位相が進相しているのか遅相しているのか判定し、その判定結果に応じてクロックＣＬＫの位相を調整する。例えば、ＣＤＲ回路４は、クロックＣＬＫの位相がデータ信号φＤのエッジタイミングに対して遅相していれば、クロックＣＬＫの位相を進相させる。ＣＤＲ回路４は、クロックＣＬＫの位相がデータ信号φＤのエッジタイミングに対して進相していれば、クロックＣＬＫの位相を遅相させる。ＣＤＲ回路４は、クロックＣＬＫの位相がデータ信号φＤのエッジタイミングに合った状態でロックされ得る。これにより、データ信号φＤに埋め込まれたエッジ情報に対応したクロックＣＬＫを再生することができる。

しかし、非同期状態では、ＣＴＬＥ回路２の設定が適正になっていないことがある。例えば、ＣＴＬＥ回路２でブーストされたデータ信号φＢＳがＩＳＩ（符号間干渉：Ｉｎｔｅｒｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）ジッタを含む場合、ＣＤＲ回路４が誤ったエッジタイミングでロックする誤ロック状態や、エッジタイミングがばらついてＣＤＲ回路４がロック困難である不安定な状態になり得る。結果として、ＣＴＬＥ回路２の適正化の制御とＣＤＲ回路４のロックとの両者に必要な情報を得ること困難になる。

例えば、ＣＴＬＥ回路２でブーストされたデータ信号φＢＳは、そのアイパターンが、図３（ａ）に示すように、閉じた状態となり得るが、ゼロクロスエッジに関しては、明らかにエッジの部分（すなわち、電位レベルが－側から＋側へゼロクロスしている部分、又は電位レベルが＋側から－側へゼロクロスしている部分）が確認できる。図３（ａ）は、ブーストされたデータ信号φＢＳのエッジタイミングの分布をアイパターンで示す図である。さらに詳しくみると、図３（ｂ）に示すように、１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）内でエッジタイミングの出現頻度について複数の分布ＤＢ１，ＤＢ２が存在し得ることが見出された。図３（ｂ）は、ブーストされたデータ信号φＢＳのエッジタイミングの分布をヒストグラムで示す図である。１ＵＩは、波形処理の単位期間であり、クロックＣＬＫの１周期に対応している。分布ＤＢ１は、１ＵＩ内のタイミングｔ１の近傍でピークを有し、分布ＤＢ２は、１ＵＩ内のタイミングｔ２の近傍でピークを有する。図３（ａ）及び図３（ｂ）は、それぞれ複数ＵＩについて収集し、タイミングｔ０～ｔ３で示す１ＵＩ内に示した図である。図３（ａ）及び図３（ｂ）の横軸は、１ＵＩ内のタイミングを示す。図３（ａ）の縦軸は、データ信号φＢＳの電位レベルを示し、図３（ｂ）の縦軸は、度数（出現回数）を示す。

図３（ｂ）に示すように、分布ＤＢ１は、分布ＤＢ２に比べて、より急峻な分布である。分布ＤＢ１のピークは、分布ＤＢ２のピークに比べて、高い（すなわち、出現頻度が多い）。このことから、分布ＤＢ１が正しいエッジタイミングに対応し、分布ＤＢ２がＩＳＩによる劣化した高周波成分に対応していると考えられる。このデータ信号φＢＳに応じて受信処理回路５から出力されるデータ信号φＤを用いてＣＤＲ回路４でクロックＣＬＫを再生しようとすると、分布ＤＢ２のタイミングｔ２に誤ってロックされる可能性がある。分布ＤＢ１と分布ＤＢ２との総面積はほぼ等しいので、分布ＤＢ２のタイミングｔ２にロックされた状態から分布ＤＢ１のタイミングｔ１に切り替えるのは難しい。

ここで、データ信号の波形における電位レベルがゼロクロスする部分をエッジと呼ぶことにする。さらに、データ信号の波形において電位レベルが－側から＋側へゼロクロスしている部分（ライズエッジ）が出現してから次に電位レベルが＋側から－側へゼロクロスしている部分（フォールエッジ）が出現する場合に、ＣＤＲ回路４で順に（連続的な順序で）検出される一対のライズエッジ及びフォールエッジのことをペアと呼ぶことにする。又は、データ信号の波形において電位レベルが＋側から－側へゼロクロスしている部分（フォールエッジ）が出現してから次に電位レベルが－側から＋側へゼロクロスしている部分（ライズエッジ）が出現する場合に、ＣＤＲ回路４で順に（連続的な順序で）検出される一対のフォールエッジ及びライズエッジのことをペアと呼ぶことにする。

データ信号の波形には、互いのエッジについて時間間隔が短いペアと時間間隔が長いペアとが存在する（例えば、図７（ａ）に例示する波形では、タイミングｔ１２付近のライズエッジとタイミングｔ１３付近のフォールエッジとが時間間隔が短いペアであり、タイミングｔ１３付近のフォールエッジとタイミングｔ１７付近のライズエッジとが時間間隔が長いペアである）。正しいエッジタイミングに対応すると考えられる図３（ｂ）に示す分布ＤＢ１について、さらに検討すると、分布ＤＢ１は、Ｎを２以上の整数とするとき、１ＵＩのＮ倍以上時間的に離れたエッジのペアを多く含むことが見出された。

例えば、図２（ｂ）に示すように、ブースト後のデータ信号φＢＳでは、ナイキスト周波数ｆ_Ｎ以上で信号強度が大きく減衰しているが、その１／Ｎの周波数ｆ_Ｎ／Ｎ以下では送信時と同等の信号強度になり得る。図２（ｂ）では、横軸が対数表記された周波数を示すが、Ｎ＝４であり、ブースト後のデータ信号φＢＳがナイキスト周波数ｆ_Ｎの１／４の周波数ｆ_Ｎ／４以下で送信時と同等の信号強度になり得る場合が例示されている。このことから、分布ＤＢ１は、１ＵＩで時間的に離れたエッジのペアをほとんど含まないが、１ＵＩのＮ倍以上時間的に離れたエッジのペア（低周波成分のペア）を多く含むと考えられる。

そこで、本実施形態では、半導体集積回路１において、ＣＴＬＥ回路２でブーストされたデータ信号φＢＳからＣＤＲ回路４で低周波成分のペアを抽出し、抽出されたペアの情報を用いてＣＤＲ回路４でクロックＣＬＫの位相を調整することで、ＣＤＲ回路４におけるロックの適正化を図る。

具体的には、受信処理回路５の初期動作において、受信後にブーストされたデータ信号φＢＳがＤＦＥ回路３を通った後のデータ信号φＤに対して、ＣＤＲ回路４でエッジ検出を行う。ＣＤＲ回路４は、検出される全エッジのうち、１ＵＩのＮ倍以上（Ｎは２以上の整数）時間的に離れて隣接するエッジのペア（低周波成分のペア）を抽出する。ＣＤＲ回路４は、低周波成分のペアの情報に応じて第１の位相調整を行う。低下したエッジ密度でもＣＤＲ回路４の追従性を補償するために、ＣＤＲ回路４は、低周波成分のペアを用いて求められた制御量をＮ倍して、第１の位相調整の制御量とする。ＣＤＲ回路４は、第１の位相調整の制御量に応じて、クロックを生成する。ＣＤＲ回路４は、１／Ｎにエッジ密度が低下した低周波成分のペアを用いるとともに、その周波数をＮ倍することに相当する制御量の調整を行う。すなわち、半導体集積回路１は、低周波成分のペアを用いてＣＤＲ回路４をロックさせながら、ＣＴＬＥ回路２のブースト量を適正化するための適応制御（ラフな適応制御）を行う。これにより、ＣＤＲ回路４がラフにロックされ得る。ＣＴＬＥ回路２のブースト量が適正化されると、半導体集積回路１は、ＣＴＬＥ回路２の適応制御を終了する。ＣＤＲ回路４がラフにロックしておりフィードバックのタイミングを規定できるので、半導体集積回路１は、ＤＦＥ回路３の補正量を適正化するための適応制御を開始する。そして、ＣＤＲ回路４は、検出される全エッジを用いて第２の位相調整を行い、クロックを生成する。すなわち、半導体集積回路１は、全エッジを用いてＣＤＲ回路４をロックさせながら、ＤＦＥ回路３の適応制御（ファインな適応制御）を行う。これにより、ＣＤＲ回路４がファインにロックされ得る。すなわち、半導体集積回路１において、等化の精度を段階的に向上することとクロックの位相調整の精度を段階的に向上することとを並行して行うことができ、ＣＤＲ回路４によるロックを効率的に適正化できる。

より具体的には、半導体集積回路１は、図４に示すように構成され得る。図４は、半導体集積回路１の構成を示す図である。半導体集積回路１は、１のパッケージや１又は複数のチップ（ダイ）で形成され得る。

半導体集積回路１において、受信処理回路５は、受信ノード２００ａで受信されたデータ信号φＲＸに対してデータ信号φＲＸのブースト等の信号処理を行ってデータ信号φＤを生成し、データ信号φＤをＣＤＲ回路４及び内部回路２０３へ供給する。受信処理回路５は、ＣＴＬＥ回路２及びＤＦＥ回路３に加えて、サンプラ５１、ＣＴＬＥ調整回路５２、ＤＦＥ調整回路５３、及びＳＩＰＯ（Ｓｅｒｉａｌ Ｉｎｐｕｔ Ｐａｒａｌｌｅｌ Ｏｕｔｐｕｔ）回路５４を有する。

ＣＤＲ回路４は、Ｎを２以上の整数とするとき、ブースト等の信号処理が施されたデータ信号φＤの波形からクロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの情報を抽出する。ＣＤＲ回路４は、一対のライズエッジ及びフォールエッジの情報に応じた位相調整を行い、クロックを再生する。ＣＤＲ回路４は、エッジ（Ｅｄｇｅ）検出回路４１、ＳＩＰＯ（Ｓｅｒｉａｌ Ｉｎｐｕｔ Ｐａｒａｌｌｅｌ Ｏｕｔｐｕｔ）回路４２、抽出回路４３、抽出回路４４、識別回路４５、制御回路４６、クロック生成回路４７、及びＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）回路４８を有する。クロック生成回路４７は、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ：チャージポンプ）回路４７１及びＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌａｔｏｒ：電圧制御発振）回路４７２を有する。

半導体集積回路１では、ＰＦＤ回路４８→制御回路４６→クロック生成回路４７→ＰＦＤ回路４８のループがクロックＣＬＫの周波数ロックのループを構成する。制御回路４６→クロック生成回路４７→ＤＦＥ回路３→サンプラ５１→エッジ検出回路４１→ＳＩＰＯ回路４２→抽出回路４４（又は抽出回路４３）→制御回路４６がクロックＣＬＫの位相ロックのループを構成する。

ＣＤＲ回路４では、基準クロック生成回路２０２からの基準クロックＲＥＦ＿ＣＬＫをもとにしてＰＦＤ回路４８を使用した周波数ロック行い、その後、エッジ検出回路４１を使用した位相ロックを行う。その際、エッジ検出回路４１の出力をＳＩＰＯ回路４２でパラレル化し、そのパラレル化された情報のうち低周波成分のペアとなるエッジの情報を抽出回路４４で抽出する。低周波成分のペアは、１ＵＩのＮ倍以上（Ｎは２以上の整数）時間的に離れたエッジのペアであり、ライズエッジ及びフォールエッジのペアでもよいし、フォールエッジ及びライズエッジのペアでもよい。なお、データ信号の波形において、－側から＋側にゼロクロスしてから＋側から－側にゼロクロスせずにさらに－側から＋側にゼロクロスすることは不可能であるので、ライズエッジ及びライズエッジのペアは存在しない。同様の理由で、フォールエッジ及びフォールエッジのペアは存在しない。

ＣＤＲ回路４は、その抽出されたエッジ情報を元にクロックＣＬＫの位相を進相又は遅相させて位相調整を行う。位相調整を行う制御回路４６では、検出されたエッジ情報からエッジ密度の減少を補償するための制御量を見積もってクロック生成回路４７への制御量の調整を行う。半導体集積回路１では、ＣＴＬＥ回路２の調整後にＤＦＥ回路３の適応制御を行うことで等化の適応制御とＣＤＲ回路４の引き込み動作とを短時間で行うことが可能になる。

ＣＴＬＥ回路２は、受信ノード２００ａ（図１）及びＤＦＥ回路３の間に電気的に接続されている。ＣＴＬＥ回路２は、受信ノード２００ａで受信されたデータ信号φＲＸを受け、ＣＴＬＥ調整回路５２により設定されたブースト量でデータ信号φＲＸをブーストする。ＣＴＬＥ回路２は、そのブースト量が可変であるアンプ２１を有する。アンプ２１は、入力ノードが受信ノード２００ａに接続され、制御ノードがＣＴＬＥ調整回路５２に接続され、出力ノードがＤＦＥ回路３に接続されている。アンプ２１は、データ信号φＲＸが入力され、データ信号φＲＸをブーストし、データ信号φＢＳを出力する。ＣＴＬＥ回路２は、ブーストされたデータ信号φＢＳをＤＦＥ回路３へ供給する。

ＤＦＥ回路３は、ＣＴＬＥ回路２及びサンプラ５１の間に電気的に接続されている。ＤＦＥ回路３は、データ信号φＢＳをＣＴＬＥ回路２から受ける。ＤＦＥ回路３は、ＤＦＥ調整回路５３の補正制御が停止している状態において、バッファーとして機能し、データ信号φＢＳを転送する。ＤＦＥ回路３は、ＤＦＥ調整回路５３が補正制御を行っている状態において、ＤＦＥ調整回路５３からの補正量でデータ信号φＢＳを補正する。ＤＦＥ回路３は、サマー（Ｓｕｍ）回路３１を有する。サマー回路３１は、入力ノードがＣＴＬＥ回路２に接続され、制御ノードがＤＦＥ調整回路５３に接続され、出力ノードがサンプラ５１のそれぞれに接続されている。サマー回路３１→サンプラ５１→ＤＦＥ調整回路５３→サマー回路３１のループが補正動作（ＤＦＥ動作）のループを構成する。サマー回路３１は、ＤＦＥ調整回路５３の補正制御が停止している状態において、入力されたデータ信号φＢＳを例えば１倍で増幅し、データ信号φＣＳを出力する。サマー回路３１は、ＤＦＥ調整回路５３が補正制御を行っている状態において、入力されたデータ信号φＢＳをＤＦＥ調整回路５３からの補正量で補正し、データ信号φＣＳを出力する。ＤＦＥ回路３は、データ信号φＣＳをサンプラ５１へ供給する。

サンプラ５１は、ＤＦＥ回路３、ＣＤＲ回路４、及びＤＦＥ調整回路５３の間に電気的に接続されている。サンプラ５１は、例えば、データサンプラであり、フリップフロップで構成され得る。サンプラ５１は、第１の入力ノード（データ入力ノード）がＤＦＥ回路３に接続され、第２の入力ノード（クロックノード）がＣＤＲ回路４に接続され、出力ノードがＣＤＲ回路４、ＤＦＥ調整回路５３、ＳＩＰＯ回路５４に接続されている。サンプラ５１は、ＣＤＲ回路４からのクロックＣＬＫに同期してデータ信号φＣＳをサンプリングし、データ信号φＣＳに対して０及び１のいずれの論理値であるかの判定を行う。サンプラ５１は、判定結果としてのデータ信号φＤをＣＤＲ回路４、ＤＦＥ調整回路５３、ＳＩＰＯ回路５４へそれぞれ出力する。

ＳＩＰＯ回路５４は、サンプラ５１及び内部回路２０３（図１参照）の間に電気的に接続されている。ＳＩＰＯ回路５４は、例えばＳＩＰＯ型のシフトレジスタであり、複数段ンのレジスタを有する。ＳＩＰＯ回路５４は、クロックＣＬＫに同期してデータ信号φＤを１段ずつシフトさせ各段のレジスタから並行して出力することでシリアル信号であるデータ信号φＤをパラレル化して内部回路２０３へ出力する。

ＣＴＬＥ調整回路５２は、ＣＴＬＥ回路２及び識別回路４５の間に電気的に接続されている。ＣＴＬＥ調整回路５２は、入力ノードが識別回路４５に接続され、出力ノードがＣＴＬＥ回路２に接続されている。ＣＴＬＥ調整回路５２→ＣＴＬＥ回路２→ＤＦＥ回路３→サンプラ５１→エッジ検出回路４１→ＳＩＰＯ回路４２→識別回路４５→ＣＴＬＥ調整回路５２のループがＣＴＬＥ回路２の適応制御のフィードバックループを構成する。ＣＴＬＥ調整回路５２は、初期動作において、ＣＴＬＥ回路２のブースト量を調整する。ＣＴＬＥ調整回路５２は、識別回路４５での識別パターンの検出や識別パターンの検出頻度に応じて、ブースト量の調整を終了する。

ＤＦＥ調整回路５３は、ＤＦＥ回路３、ＣＤＲ回路４、サンプラ５１、及び識別回路４５の間に電気的に接続されている。ＤＦＥ調整回路５３は、第１の入力ノード（フィードバックノード）がサンプラ５１の出力ノードに接続され、第２の入力ノードが識別回路４５に接続され、第３の入力ノード（クロックノード）がＣＤＲ回路４に接続され、出力ノードがＤＦＥ回路３に接続されている。ＤＦＥ調整回路５３→ＤＦＥ回路３→サンプラ５１→エッジ検出回路４１→ＳＩＰＯ回路４２→識別回路４５→ＤＦＥ調整回路５３のループがＤＦＥ回路３の適応制御のフィードバックループを構成する。ＤＦＥ調整回路５３は、初期動作において、ＤＦＥ回路３の補正量を調整する。ＤＦＥ調整回路５３は、識別回路４５での識別パターンの検出や識別パターンの検出頻度に応じて、補正量の調整を開始する。例えば、ＤＦＥ調整回路５３は、データ信号に対する補正量の割合を示すタップ係数を調整する。ＤＦＥ調整回路５３は、識別回路４５で再び識別パターンが検出されることやその検出頻度に応じて、補正量の調整を終了する。また、ＤＦＥ調整回路５３は、補正量を調整する動作（ＤＦＥ適応制御）に加えて、補正制御そのものも行う。すなわち、ＤＦＥ調整回路５３は、サンプラ５１からフィードバックされたデータ信号φＤと調整されたタップ係数とに応じて補正量を生成する。ＤＦＥ調整回路５３は、補正量をＤＦＥ回路３へ供給する。

エッジ検出回路４１は、サンプラ５１及びＳＩＰＯ回路４２の間に電気的に接続されている。エッジ検出回路４１は、第１の入力ノードがサンプラ５１に接続され、第２の入力ノード（クロックノード）がクロック生成回路４７に接続され、出力ノードがＳＩＰＯ回路４２に接続されている。エッジ検出回路４１は、クロック生成回路４７からのクロックＣＬＫに応じてデータ信号φＤにおけるエッジを検出し、エッジ検出結果をＳＩＰＯ回路４２へ供給する。

ＳＩＰＯ回路４２は、エッジ検出回路４１、抽出回路４３，４４、及び識別回路４５の間に電気的に接続されている。ＳＩＰＯ回路４２は、第１の入力ノードがエッジ検出回路４１に接続され、第２の入力ノード（クロックノード）がクロック生成回路４７に接続され、出力ノードが抽出回路４３，４４、及び識別回路４５に接続される。ＳＩＰＯ回路４２は、クロック生成回路４７からのクロックＣＬＫに応じてエッジ検出回路４１からのシリアルのエッジ検出結果をパラレル化し、クロックＣＬＫに応じてエッジ検出結果を抽出回路４３，４４、及び識別回路４５へ供給する。

例えば、エッジ検出回路４１及びＳＩＰＯ回路４２は、図５に示すように構成され得る。図５は、エッジ検出回路４１及びＳＩＰＯ回路４２の構成を示す回路図である。

エッジ検出回路４１は、データ信号φＤにおけるエッジの情報をサンプラ４１１，４１２のサンプリング結果に応じて抽出する。エッジ検出回路４１は、データ信号φＤにおけるその時の値（論理値）の状態から、エッジの有無、向き、位相情報を処理する。エッジ検出回路４１で処理された値（論理値）は、ＳＩＰＯ回路４２のシフトレジスタでパラレルデータ化される。エッジ検出回路４１は、インバータ４１０、サンプラ４１１，４１２、フリップフロップ４１３，４１４、及び論理ゲート４１５１～４１５３，４１６１～４１６３，４１７１～４１７３，４１８，４１９を有する。ＳＩＰＯ回路４２は、ＥＤＧＥレジスタ４２１、ＲＩＳＥレジスタ４２２、ＦＡＬＬレジスタ４２３、ＵＰレジスタ４２４、ＤＮレジスタ４２５を有する。

インバータ４１０は、入力ノードがＣＤＲ回路４（図４参照）に接続され、出力ノードがサンプラ４１２及びＳＩＰＯ回路４２内の複数のレジスタ４２１～４２５に接続されている。インバータ４１０は、クロックＣＬＫを論理的に反転させて反転クロック／ＣＬＫを生成し、反転クロック／ＣＬＫをサンプラ４１２、ＥＤＧＥレジスタ４２１、ＲＩＳＥレジスタ４２２、ＦＡＬＬレジスタ４２３、ＵＰレジスタ４２４、ＤＮレジスタ４２５のそれぞれに供給する。

サンプラ４１１は、例えばフリップフロップで構成され、第１の入力ノード（データ入力ノード）がサンプラ５１（図４参照）に接続され、第２の入力ノード（クロックノード）がクロック生成回路４７（図４参照）に接続され、出力ノードが論理ゲート４１５１，４１６１，４１７１，４１８及びフリップフロップ４１３に接続される。サンプラ４１１は、クロックＣＬＫに同期してデータ信号φＤをサンプリングし、サンプリング結果Ｑ１を論理ゲート４１５１，４１６１，４１７１，４１８及びフリップフロップ４１３のそれぞれへ供給する。

サンプラ４１２は、例えばフリップフロップで構成され、第１の入力ノード（データ入力ノード）がサンプラ５１（図４参照）に接続され、第２の入力ノード（クロックノード）がインバータ４１０に接続され、出力ノードがフリップフロップ４１４に接続される。サンプラ４１２は、反転クロック／ＣＬＫに同期してデータ信号φＤをサンプリングし、サンプリング結果Ｑ３をフリップフロップ４１４へ供給する。

フリップフロップ４１３は、第１の入力ノード（データ入力ノード）がサンプラ４１１に接続され、第２の入力ノード（クロックノード）がクロック生成回路４７（図４参照）に接続され、出力ノードが論理ゲート４１５２，４１６２，４１７２，４１９に接続される。フリップフロップ４１３は、サンプラ４１１から受けたサンプリング結果Ｑ１をクロックＣＬＫに同期して保持し、保持されたサンプリング結果をサンプリング結果Ｑ２としてクロックＣＬＫに同期して論理ゲート４１５２，４１６２，４１７２，４１９のそれぞれへ転送する。サンプリング結果Ｑ２は、サンプリング結果Ｑ１に対してクロックＣＬＫの１周期分遅延した信号となる。

フリップフロップ４１４は、第１の入力ノード（データ入力ノード）がサンプラ４１２に接続され、第２の入力ノード（クロックノード）がクロック生成回路４７（図４参照）に接続され、出力ノードが論理ゲート４１５２，４１６１，４１６２，４１７１，４１７２，４１８，４１９に接続される。リップフロップ４１３は、サンプラ４１２から受けたサンプリング結果Ｑ３をクロックＣＬＫに同期して保持し、保持されたサンプリング結果をサンプリング結果Ｑ４としてクロックＣＬＫに同期して論理ゲート４１５２，４１６１，４１６２，４１７１，４１７２，４１８，４１９のそれぞれへ転送する。サンプリング結果Ｑ４は、サンプリング結果Ｑ３に対してクロックＣＬＫの半周期分遅延した信号となる。

論理ゲート４１５１は、第１の入力ノードがサンプラ４１１に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードが論理ゲート４１５３に接続されている。論理ゲート４１５１は、例えばＥＸＯＲゲートであり、サンプリング結果Ｑ１とサンプリング結果Ｑ４との排他的論理和を演算し、演算結果を論理ゲート４１５３へ供給する。

論理ゲート４１５２は、第１の入力ノードがフリップフロップ４１３に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードが論理ゲート４１５３に接続されている。論理ゲート４１５２は、例えばＥＸＯＲゲートであり、サンプリング結果Ｑ２とサンプリング結果Ｑ４との排他的論理和を演算し、演算結果を論理ゲート４１５３へ供給する。

論理ゲート４１５３は、第１の入力ノードが論理ゲート４１５１に接続され、第２の入力ノードが論理ゲート４１５２に接続され、出力ノードがＥＤＧＥレジスタ４２１に接続されている。論理ゲート４１５３は、例えばＯＲゲートであり、論理ゲート４１５１の演算結果と論理ゲート４１５２の演算結果との論理和を演算し、演算結果をエッジ検出信号φＥＤＧＥとしてＥＤＧＥレジスタ４２１へ供給する。ＥＸＯＲ演算を「＾」で表し、ＯＲ演算を「＋」で表すと、エッジ検出信号φＥＤＧＥ＝Ｑ１^Ｑ４＋Ｑ２＾Ｑ４となる。

論理ゲート４１６１は、第１の入力ノードがサンプラ４１１に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードが論理ゲート４１６３に接続されている。論理ゲート４１６１は、例えば第２の入力ノードにインバータが追加されたＡＮＤゲートであり、サンプリング結果Ｑ１とサンプリング結果Ｑ４の論理反転との論理積を演算し、演算結果を論理ゲート４１６３へ供給する。

論理ゲート４１６２は、第１の入力ノードがフリップフロップ４１３に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードが論理ゲート４１６３に接続されている。論理ゲート４１６２は、例えば第１の入力ノードにインバータが追加されたＡＮＤゲートであり、サンプリング結果Ｑ２の論理反転とサンプリング結果Ｑ４との論理積を演算し、演算結果を論理ゲート４１６３へ供給する。

論理ゲート４１６３は、第１の入力ノードが論理ゲート４１６１に接続され、第２の入力ノードが論理ゲート４１６２に接続され、出力ノードがＲＩＳＥレジスタ４２２に接続されている。論理ゲート４１６３は、例えばＯＲゲートであり、論理ゲート４１６１の演算結果と論理ゲート４１６２の演算結果との論理和を演算し、演算結果をライズエッジ検出信号φＲＩＳＥとしてＲＩＳＥレジスタ４２２へ供給する。ＡＮＤ演算を「＆」で表し、ＯＲ演算を「＋」で表し、ＮＯＴ演算を「／」で表すと、ライズエッジ検出信号φＲＩＳＥ＝Ｑ１＆（／Ｑ４）＋（／Ｑ２）＆Ｑ４となる。

論理ゲート４１７１は、第１の入力ノードがサンプラ４１１に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードが論理ゲート４１７３に接続されている。論理ゲート４１７１は、例えば第１の入力ノードにインバータが追加されたＡＮＤゲートであり、サンプリング結果Ｑ１の論理反転とサンプリング結果Ｑ４との論理積を演算し、演算結果を論理ゲート４１７３へ供給する。

論理ゲート４１７２は、第１の入力ノードがフリップフロップ４１３に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードが論理ゲート４１７３に接続されている。論理ゲート４１７２は、例えば第２の入力ノードにインバータが追加されたＡＮＤゲートであり、サンプリング結果Ｑ２とサンプリング結果Ｑ４の論理反転との論理積を演算し、演算結果を論理ゲート４１７３へ供給する。

論理ゲート４１７３は、第１の入力ノードが論理ゲート４１７１に接続され、第２の入力ノードが論理ゲート４１７２に接続され、出力ノードがＦＡＬＬレジスタ４２３に接続されている。論理ゲート４１７３は、例えばＯＲゲートであり、論理ゲート４１７１の演算結果と論理ゲート４１７２の演算結果との論理和を演算し、演算結果をフォールエッジ検出信号φＦＡＬＬとしてＦＡＬＬレジスタ４２３へ供給する。ＡＮＤ演算を「＆」で表し、ＯＲ演算を「＋」で表し、ＮＯＴ演算を「／」で表すと、フォールエッジ検出信号φＦＡＬＬ＝（／Ｑ１）＆Ｑ４＋Ｑ２＆（／Ｑ４）となる。

論理ゲート４１８は、第１の入力ノードがサンプラ４１１に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードがＵＰレジスタ４２４に接続されている。論理ゲート４１８は、例えばＥＸＯＲゲートであり、サンプリング結果Ｑ１とサンプリング結果Ｑ４との排他的論理和を演算し、演算結果をレイト信号φＬＡＴＥ（アップ信号φＵＰ）としてＵＰレジスタ４２４へ供給する。ＥＸＯＲ演算を「＾」で表すと、レイト信号φＬＡＴＥ＝アップ信号φＵＰ＝Ｑ１＾Ｑ４となる。

論理ゲート４１９は、第１の入力ノードがフリップフロップ４１３に接続され、第２の入力ノードがフリップフロップ４１４に接続され、出力ノードがＤＮレジスタ４２５に接続されている。論理ゲート４１９は、例えばＥＸＯＲゲートであり、サンプリング結果Ｑ２とサンプリング結果Ｑ４との排他的論理和を演算し、演算結果をアーリー信号φＥＡＲＬＹ（ダウン信号φＤＮ）としてＤＮレジスタ４２５へ供給する。ＥＸＯＲ演算を「＾」で表すと、アーリー信号φＥＡＲＬＹ＝ダウン信号φＤＮ＝Ｑ２＾Ｑ４となる。

ＥＤＧＥレジスタ４２１は、ＳＩＰＯ型のシフトレジスタであり、Ｍ段（ＭはＮより大きい整数）のレジスタを有する。各段のレジスタは、データ入力ノードが前段のレジスタの出力ノードに接続され、クロックノードがインバータ４１０に接続され、出力ノードが次段のレジスタのデータ入力ノード、抽出回路４３、抽出回路４４、及び識別回路４５に接続される。１段目のレジスタのデータ入力ノードは、論理ゲート４１５に接続される。Ｍ段目のレジスタの出力ノードは、抽出回路４３，４４、及び識別回路４５に接続される。図５では、簡略化のため、２段目以降のデータ入力ノード・クロックノード・出力ノードの図示が省略されている。ＥＤＧＥレジスタ４２１は、反転クロック／ＣＬＫに同期してエッジ検出信号φＥＤＧＥを１段ずつ後段に（図５中の右方向に）シフトさせるとともに、Ｍビットにパラレル化されたエッジ検出信号φＥＤＧＥを抽出回路４３，４４、及び識別回路４５へ出力する。

ＲＩＳＥレジスタ４２２は、ＳＩＰＯ型のシフトレジスタであり、Ｍ段のレジスタを有する。各段のレジスタの構成は、ＥＤＧＥレジスタ４２１と同様である。ＲＩＳＥレジスタ４２２は、反転クロック／ＣＬＫに同期してライズエッジ検出信号φＲＩＳＥを１段ずつシフトさせるとともに、Ｍビットにパラレル化されたライズエッジ検出信号φＲＩＳＥを抽出回路４３，４４、及び識別回路４５へ出力する。

ＦＡＬＬレジスタ４２３は、ＳＩＰＯ型のシフトレジスタであり、Ｍ段のレジスタを有する。各段のレジスタの構成は、ＥＤＧＥレジスタ４２１と同様である。ＦＡＬＬレジスタ４２３は、反転クロック／ＣＬＫに同期してフォールエッジ検出信号φＦＡＬＬを１段ずつシフトさせるとともに、Ｍビットにパラレル化されたフォールエッジ検出信号φＦＡＬＬを抽出回路４３，４４、及び識別回路４５へ出力する。

ＵＰレジスタ４２４は、ＳＩＰＯ型のシフトレジスタであり、Ｍ段のレジスタを有する。各段のレジスタの構成は、ＥＤＧＥレジスタ４２１と同様である。ＵＰレジスタ４２４は、反転クロック／ＣＬＫに同期してアップ信号φＵＰを１段ずつシフトさせるとともに、Ｍビットにパラレル化されたアップ信号φＵＰを抽出回路４３，４４、及び識別回路４５へ出力する。

ＤＮレジスタ４２５は、ＳＩＰＯ型のシフトレジスタであり、Ｍ段のレジスタを有する。各段のレジスタの構成は、ＥＤＧＥレジスタ４２１と同様である。ＤＮレジスタ４２５は、反転クロック／ＣＬＫに同期してダウン信号φＤＮを１段ずつシフトさせるとともに、Ｍビットにパラレル化されたダウン信号φＤＮを抽出回路４３，４４、及び識別回路４５へ出力する。

ここで図６、図７を用いて、エッジ検出回路４１及びＳＩＰＯ回路４２の動作の一例を説明する。

例えば、ライズエッジの情報は、図６（ａ）又は図６（ｂ）に示すように検出される。図６（ａ）及び図６（ｂ）は、それぞれ、ライズエッジの検出時におけるエッジ検出回路４１及びＳＩＰＯ回路４２の動作を示す波形図である。データ信号φＤのライズエッジでは、データ信号φＤの論理値が０から１になり、その電位レベルが－側から＋側へゼロクロスする。図７（ａ）に例示するデータ信号φＤの波形では、タイミングｔ１１，ｔ１２間のタイミングのライズエッジ、又はタイミングｔ１６，ｔ１７間のタイミングのライズエッジで、電位レベルが－側から＋側へゼロクロスしている。図７（ａ）は、データ信号φＤの波形を示す図である。

図６（ａ）に示すタイミングｔ３１において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「０」（Ｌレベル）をサンプリングし、そのサンプリング結果Ｑ１がＬレベルになる。

図６（ａ）に示すタイミングｔ３２において、反転クロック／ＣＬＫの立ち上がりに応じて、サンプラ４１２がデータ信号φＤの論理値「０」（Ｌレベル）をサンプリングし、そのサンプリング結果Ｑ３がＬレベルになる。

図６（ａ）に示すタイミングｔ３３において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「１」（Ｈレベル）をサンプリングし、そのサンプリング結果Ｑ１がＬレベルからＨレベルに遷移する。また、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｌレベル，Ｌレベル，Ｈレベル）に応じて、エッジ検出信号φＥＤＧＥ、ライズエッジ検出信号φＲＩＳＥがそれぞれＬレベルからＨレベルに遷移し、アップ信号φＵＰがＬレベルからＨレベルに遷移する。

すなわち、図６（ａ）では、タイミングｔ３３を起点に、データ信号φＤのタイミングｔ３１，ｔ３２，ｔ３３のレベルを、それぞれ、サンプリング結果Ｑ２，Ｑ４，Ｑ１でとらえて演算を行っている。すなわち、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｌレベル，Ｌレベル，Ｈレベル）により、データ信号φＤのライズエッジが検出され、サンプリング結果（Ｑ４，Ｑ１）＝（Ｌレベル，Ｈレベル）により、データ信号φＤに対してクロックＣＬＫが位相的に遅れている（ＬＡＴＥである）ことが検出され、レイト信号φＬＡＴＥがＬレベルからＨレベルに遷移する。すなわち、クロックＣＬＫの位相を進相させる（ＵＰさせる）べきなので、アップ信号φＵＰがＬレベルからＨレベルに遷移する。

図６（ｂ）に示すタイミングｔ４１において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「０」（Ｌレベル）をサンプリングし、そのサンプリング結果Ｑ１がＬレベルになる。

図６（ｂ）に示すタイミングｔ４２において、反転クロック／ＣＬＫの立ち上がりに応じて、サンプラ４１２がデータ信号φＤの論理値「１」（Ｈレベル）をサンプリングし、そのサンプリング結果Ｑ３がＨレベルになる。

図６（ｂ）に示すタイミングｔ４３において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「１」（Ｈレベル）をサンプリングし、そのサンプリング結果Ｑ１がＬレベルからＨレベルに遷移する。また、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｌレベル，Ｈレベル，Ｈレベル）に応じて、エッジ検出信号φＥＤＧＥ、ライズエッジ検出信号φＲＩＳＥがそれぞれＬレベルからＨレベルに遷移し、ダウン信号φＤＮがＬレベルからＨレベルに遷移する。

すなわち、図６（ｂ）では、タイミングｔ４３を起点に、データ信号φＤのタイミングｔ４１，ｔ４２，ｔ４３のレベルを、それぞれ、サンプリング結果Ｑ２，Ｑ４，Ｑ１でとらえて演算を行っている。すなわち、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｌレベル，Ｈレベル，Ｈレベル）により、データ信号φＤのライズエッジが検出され、サンプリング結果（Ｑ２，Ｑ４）＝（Ｌレベル，Ｈレベル）により、データ信号φＤに対してクロックＣＬＫが位相的に進んでいる（ＥＡＲＬＹである）ことが検出され、アーリー信号φＥＡＲＬＹがＬレベルからＨレベルに遷移する。すなわち、クロックＣＬＫの位相を遅相させる（ＤＯＷＮ（ＤＮ）させる）べきなので、ダウン信号φＤＮがＬレベルからＨレベルに遷移する。

例えば、図７（ａ）に示す２つのライズエッジは、図７（ｂ）に示すように、目標となるタイミングｔ１２，ｔ１７の近くに存在する。これは、図７（ｃ）に示すように、１２段目、７段目のレジスタの保持するビット値が（ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３）＝（１，１，０）であることから把握される。ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３のそれぞれにおける１２段目、７段目のレジスタは、タイミングｔ１２，ｔ１７に対応する。図７（ａ）に示すように、データ信号φＤの波形におけるタイミングｔ１２，ｔ１７の付近のライズエッジでは、データ信号φＤに対してクロックＣＬＫの位相が遅れているので、エッジ検出回路４１は、図７（ｄ）に示すように、クロックＣＬＫの位相を進相させることを指示するアップ信号φＵＰを出力する。

図７（ｂ）は、エッジ検出回路４１で検出されるエッジ情報を示す図であり、「↑」でライズエッジを示し、「↓」でフォールエッジを示している。図７（ｃ）は、ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３のそれぞれにおける各段のレジスタに格納されるビット値を示し、各段のレジスタは、信号のＬレベルを０として格納し、Ｈレベルを１として格納する。図７（ｄ）は、ＵＰレジスタ４２４、ＤＮレジスタ４２５のそれぞれにおける各段のレジスタに格納されるビット値を示し、各段のレジスタは、信号のＬレベルを０として格納し、Ｈレベルを１として格納する。図７（ｃ）、図７（ｄ）では、各段のレジスタが図５と逆向きに示され、１段目のレジスタが右側にＭ段目（図７（ａ）では、Ｍ＝１３）のレジスタが左側に示され、シフト動作の向きが図面中の右から左へ向かう向きになっている。図７（ｃ）、図７（ｄ）に示す構成では、１３段目のレジスタが最も古いデータを保持するレジスタであり、１段目のレジスタが最も新しいデータを保持するレジスタである。言い換えると、図７（ｃ）、図７（ｄ）に示す構成では、左側のレジスタほど古いデータを保持し、右側のレジスタほど新しいデータを保持する。

また、フォールエッジの情報は、図６（ｃ）又は図６（ｄ）に示すように検出される。図６（ｃ）及び図６（ｄ）は、それぞれ、フォールエッジの検出時におけるエッジ検出回路４１及びＳＩＰＯ回路４２の動作を示す波形図である。データ信号φＤのフォールエッジでは、データ信号φＤの論理値が１から０になり、その電位レベルが＋側から－側へゼロクロスする。図７（ａ）に例示するデータ信号φＤの波形では、タイミングｔ１３，ｔ１４間のタイミングのフォールエッジ、又はタイミングｔ２２，ｔ２３間のタイミングのフォールエッジで、電位レベルが＋側から－側へゼロクロスしている。

図６（ｃ）に示すタイミングｔ５１において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「１」（Ｈレベル）をサンプリングし、そのサンプリング結果Ｑ１がＨレベルになる。

図６（ｃ）に示すタイミングｔ５２において、反転クロック／ＣＬＫの立ち上がりに応じて、サンプラ４１２がデータ信号φＤの論理値「１」（Ｈレベル）をサンプリングし、そのサンプリング結果Ｑ３がＨレベルになる。

図６（ｃ）に示すタイミングｔ５３において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「０」（Ｌレベル）をサンプリングし、そのサンプリング結果Ｑ１がＨレベルからＬレベルに遷移する。また、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｈレベル，Ｈレベル，Ｌレベル）に応じて、エッジ検出信号φＥＤＧＥ、フォールエッジ検出信号φＦＡＬＬがそれぞれＬレベルからＨレベルに遷移し、アップ信号φＵＰがＬレベルからＨレベルに遷移する。

すなわち、図６（ｃ）では、タイミングｔ５３を起点に、データ信号φＤのタイミングｔ５１，ｔ５２，ｔ５３のレベルを、それぞれ、サンプリング結果Ｑ２，Ｑ４，Ｑ１でとらえて演算を行っている。すなわち、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｈレベル，Ｈレベル，Ｌレベル）により、データ信号φＤのフォールエッジが検出され、サンプリング結果（Ｑ４，Ｑ１）＝（Ｈレベル，Ｌレベル）により、データ信号φＤに対してクロックＣＬＫが位相的に遅れている（ＬＡＴＥである）ことが検出され、レイト信号φＬＡＴＥがＬレベルからＨレベルに遷移する。すなわち、クロックＣＬＫの位相を進相させる（ＵＰさせる）べきなので、アップ信号φＵＰがＬレベルからＨレベルに遷移する。

図６（ｄ）に示すタイミングｔ６１において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「１」（Ｈレベル）をサンプリングし、そのサンプリング結果Ｑ１がＨレベルになる。

図６（ｄ）に示すタイミングｔ６２において、反転クロック／ＣＬＫの立ち上がりに応じて、サンプラ４１２がデータ信号φＤの論理値「０」（Ｌレベル）をサンプリングし、そのサンプリング結果Ｑ３がＬレベルになる。

図６（ｄ）に示すタイミングｔ６３において、クロックＣＬＫの立ち上がりに応じて、サンプラ４１１がデータ信号φＤの論理値「０」（Ｌレベル）をサンプリングし、そのサンプリング結果Ｑ１がＨレベルからＬレベルに遷移する。また、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｈレベル，Ｌレベル，Ｌレベル）に応じて、エッジ検出信号φＥＤＧＥ、フォールエッジ検出信号φＦＡＬＬがそれぞれＬレベルからＨレベルに遷移し、ダウン信号φＤＮがＬレベルからＨレベルに遷移する。

すなわち、図６（ｄ）では、タイミングｔ６３を起点に、データ信号φＤのタイミングｔ６１，ｔ６２，ｔ６３のレベルを、それぞれ、サンプリング結果Ｑ２，Ｑ４，Ｑ１でとらえて演算を行っている。すなわち、サンプリング結果（Ｑ２，Ｑ４，Ｑ１）＝（Ｈレベル，Ｌレベル，Ｌレベル）により、データ信号φＤのフォールエッジが検出され、サンプリング結果（Ｑ２，Ｑ４）＝（Ｈレベル，Ｌレベル）により、データ信号φＤに対してクロックＣＬＫが位相的に進んでいる（ＥＡＲＬＹである）ことが検出され、アーリー信号φＥＡＲＬＹがＬレベルからＨレベルに遷移する。すなわち、クロックＣＬＫの位相を遅相させる（ＤＯＷＮ（ＤＮ）させる）べきなので、ダウン信号φＤＮがＬレベルからＨレベルに遷移する。

例えば、図７（ａ）に示す２つのフォールエッジは、目標となるタイミングｔ１３，ｔ２２の近くに存在する。これは、図７（ｃ）に示すように、１１段目、２段目のレジスタの保持するビット値が（ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３）＝（１，０，１）であることから把握される。ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３のそれぞれにおける１１段目、２段目のレジスタは、タイミングｔ１３，ｔ２２に対応する。図７（ａ）に示すように、データ信号φＤの波形におけるタイミングｔ１３，ｔ２２の付近のフォールエッジでは、データ信号φＤに対してクロックＣＬＫの位相が進んでいるので、エッジ検出回路４１は、図７（ｄ）に示すように、クロックＣＬＫの位相を遅相させることを指示するダウン信号φＤＮを出力する。

図４に示す抽出回路４４は、ＳＩＰＯ回路４２と制御回路４６との間に電気的に接続されている。抽出回路４４は、入力ノードがＳＩＰＯ回路４２に接続され、出力ノードが制御回路４６に接続されている。抽出回路４４は、ＳＩＰＯ回路４２に保持されたエッジ検出結果に応じて、データ信号φＤの波形におけるクロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの情報を抽出する。すなわち、抽出回路４４は、ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３に保持されたビット値を参照し、参照結果に応じて、クロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの情報を抽出する。

例えば、図７（ｃ）の場合、１２段目、７段目のレジスタの保持するビット値が（ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３）＝（１，１，０）であることに応じて、抽出回路４４は、図７（ａ）に示すタイミングｔ１２，ｔ１７の近くにライズエッジが検出されたことを把握する。また、１１段目、２段目のレジスタの保持するビット値が（ＥＤＧＥレジスタ４２１，ＲＩＳＥレジスタ４２２，ＦＡＬＬレジスタ４２３）＝（１，０，１）であることに応じて、抽出回路４４は、図７（ａ）に示すタイミングｔ１３，ｔ２２の近くにフォールエッジが検出されたことを把握する。

抽出回路４４は、時間的に隣接して検出されたエッジのペアＰＲ１，ＰＲ２，ＰＲ３を特定する。ペアＰＲ１は、タイミングｔ１２のライズエッジとタイミングｔ１３のフォールエッジとからなるペアである。ペアＰＲ２は、タイミングｔ１３のフォールエッジとタイミングｔ１７のライズエッジとからなるペアである。ペアＰＲ３は、タイミングｔ１７のライズエッジとタイミングｔ２２のフォールエッジとからなるペアである。

抽出回路４４は、特定された各ペアＰＲ１，ＰＲ２，ＰＲ３におけるエッジ間の時間間隔を求める。抽出回路４４は、ペアＰＲ１におけるライズエッジ・フォールエッジ間の時間が１ＵＩであることを求める。抽出回路４４は、ペアＰＲ２におけるフォールエッジ・ライズエッジ間の時間が４ＵＩであることを求める。抽出回路４４は、ペアＰＲ３におけるライズエッジ・フォールエッジ間の時間が５ＵＩであることを求める。例えば、Ｎ＝４であり、クロック周期の４倍以上（すなわち、４ＵＩ以上）時間的に離れた一対のライズエッジ及びフォールエッジを抽出すべき場合、抽出回路４４は、ペアＰＲ１を除外し、ペアＰＲ２，ＰＲ３を位相調整に用いるべき低周波成分のペアとして抽出する。

抽出回路４４は、抽出された結果に応じて、ＤＮレジスタ４２４、ＵＰレジスタ４２５における１１段目、７段目、２段目のレジスタのビット値を位相情報（遅れ／進み）として選択し制御回路４６へ供給する。

図４に示す抽出回路４３は、ＳＩＰＯ回路４２と制御回路４６との間に電気的に接続されている。抽出回路４３は、入力ノードがＳＩＰＯ回路４２に接続され、出力ノードが制御回路４６に接続されている。抽出回路４３は、ＳＩＰＯ回路４２に保持されたエッジ検出結果に応じて、データ信号φＤの波形から全エッジの情報を抽出する。例えば、抽出回路４３は、ＥＤＧＥレジスタ４２１を参照し、参照結果に応じて、全エッジの情報を抽出する。

抽出回路４３は、抽出された結果に応じて、ＤＮレジスタ４２４、ＵＰレジスタ４２５における１２段目、１１段目、７段目、２段目のレジスタのビット値を位相情報（遅れ／進み）として選択し制御回路４６へ供給する。

識別回路４５は、ＳＩＰＯ回路４２と制御回路４６、ＣＴＬＥ調整回路５２、及びＤＦＥ調整回路５３との間に電気的に接続されている。識別回路４５は、入力ノードがＳＩＰＯ回路４２に接続され、出力ノードが制御回路４６、ＣＴＬＥ調整回路５２、及びＤＦＥ調整回路５３に接続される。識別回路４５は、サンプラ５１からのデータ信号φＤをエッジ検出回路４１及びＳＩＰＯ回路４２経由で受け、データ信号φＤに含まれる識別パターンを探索して検出する。

例えば、データ信号が６４ｂ／６６ｂ符号化されている場合、識別回路４５は、識別パターンとして、６６ビット毎に、２ビットのプリアンブル（又は、Ｓｙｎｃヘッダ、Ｓｙｎｃビットとも呼ぶ）を検出してもよい。プリアンブルは、ペイロードに関する情報を示し、例えば、“１０”でペイロードが通常のデータであることを示し、“０１”でペイロードが制御データであることを示す。ペイロードでは、スクランブル方式でデータにクロックの情報が重畳される。

あるいは、データ信号が１２８ｂ／１３０ｂ符号化されている場合、識別回路４５は、識別パターンとして、１３０ビット毎に、２ビットのプリアンブルを検出してもよい。

あるいは、識別パターンは、プリアンブル（又は、Ｓｙｎｃヘッダ、Ｓｙｎｃビット）に限定されず、特定パターンでもよい。例えば、データ信号がＰＣＩｅ規格に従っている場合、識別回路４５は、識別パターンとして、ＰＣＩｅ規格で規定された同期用の特殊シンボルであるＴＳ１シンボルのビットパターンを検出してもよい。

すなわち、識別回路４５は、データ信号φＤに含まれる識別パターンを探索する。識別パターンを検出すると、識別回路４５は、識別パターンが検出されたことを、制御回路４６、ＣＴＬＥ調整回路５２、ＤＦＥ調整回路５３に通知する。

なお、制御の安定性を考慮して、識別回路４５は、識別パターンが検出される連続回数がｍ回（ｍは、任意の２以上の整数）未満の場合に、識別パターンが検出されたことを通知せず、識別パターンが検出される連続回数がｍ回以上である場合に、識別パターンが検出されたことを、制御回路４６、ＣＴＬＥ調整回路５２、ＤＦＥ調整回路５３に通知してもよい。

あるいは、制御の安定性・精度を考慮して、識別回路４５は、識別パターンの検出・喪失の情報に基づいて、推定ビットエラー率を算出してもよい。Ｋビット（Ｋは任意の２以上の整数）で構成されたブロックの場合、各ビットのエラー発生の確率がランダムだとすると全てのビットでのエラーの有無の組み合わせは２^Ｋ通りになる。少なくともプリアンブル（又は、Ｓｙｎｃヘッダ、Ｓｙｎｃビット）の２ビットがエラーになることにより“０１”又は“１０”が“００”又は“１１”になるのは、どちらかのビットがエラーになったときであると考えられる。すなわち、２ビットがエラーになるには、“正正”、“正誤”、“誤正”、“誤誤”の組み合わせのうち、“正誤”と“誤正”との２通りであると考えられる。これにより、全ての組み合わせ中、プリアンブルの２ビットでエラーになる確率は２^Ｋ／（２^Ｋ／２）＝１／２である。また、各ビットのエラー発生がランダムだとしているので（Ｋ－１）ビットで構成されたブロック中の任意の連続した２ビットを仮定しても同じエラー率になっていると推定出来るので、ブロック内のエラー数はプリアンブルのエラー率のＫ／２倍と推定できる。このため、所定期間内にあるプリアンブルのエラー数が判ると全体のエラー率が推定できる。

例えば、推定ビットエラー率は、次の数式１により算出され得る。
（推定ビットエラー率）＝（喪失回数）／｛（データレート）×（判定期間）｝×（ブロックビット数）／２・・・数式１

データレート、判定期間、ブロックビット数は、予め、識別回路４５に設定され得る。識別回路４５は、設定されたブロックビット数のデータ信号φに対して識別パターンを探索し、その喪失回数をカウントする。識別回路４５は、カウントされた喪失回数に応じて、数式１により、推定ビットエラー率を算出してもよい。例えば、データレートが３２Ｇｂｐｓであり、判定期間が５０μｓｅｃであり、データ信号φＤに含まれるブロックビット数が１３０である場合、識別回路４５は、識別パターンの喪失回数（検出に失敗した回数）として１０回をカウントすると、推定ビットエラー率として、４．０６×１０^－４を算出する。

識別回路４５は、推定ビットエラー率が閾値以上の場合に、識別パターンが検出されたことを通知せず、推定ビットエラー率が閾値未満の場合に、識別パターンが検出されたことを、制御回路４６、ＣＴＬＥ調整回路５２、ＤＦＥ調整回路５３に通知してもよい。

制御回路４６は、抽出回路４３，４４、識別回路４５とクロック生成回路４７との間に電気的に接続されている。制御回路４６は、入力ノードが抽出回路４３，４４、識別回路４５に接続され、出力ノードがクロック生成回路４７に接続される。制御回路４６は、初期動作において、クロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの位相情報（遅れ／進み）を採用する。クロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジは、例えば、低周波数の１又は０のパルスの両エッジと言い換えることもできる。制御回路４６は、識別回路４５で識別パターンが検出されると、初期動作が終了したとして、抽出回路４３から供給される全エッジの位相情報（遅れ／進み）を採用する。

制御回路４６は、対となるエッジの位相情報（遅れ／進み）を一定時間積分してＣＤＲ回路４の位相調整を行う。制御回路４６は、対象となる組み合わせのエッジのＤＮレジスタ４２４のビット値、ＵＰレジスタ４２５のビット値を所定期間（例えば、クロック周期のＮ倍より長い期間）累積した、ΣＤＮとΣＵＰの大小からクロック生成回路４７の位相調整方向を決定する。制御回路４６は、決定された位相調整方向に応じて、位相調整の制御量を決定する。このとき、制御回路４６は、一対のライズエッジ及びフォールエッジを用いて求められた制御量をＮ倍して、位相調整の制御量とする。

例えば、図７（ｃ）に示すペアＰＲ２のライズエッジ及びフォールエッジを用いて制御量を求めた場合、ライズエッジ及びフォールエッジの時間間隔が４ＵＩであるので、制御回路４６は、制御量を４倍して、位相調整の制御量とする。ペアＰＲ３のライズエッジ及びフォールエッジを用いて制御量を求めた場合、ライズエッジ及びフォールエッジの時間間隔が５ＵＩであるので、制御回路４６は、制御量を５倍して、位相調整の制御量とする。

図４に示すクロック生成回路４７は、制御回路４６とサンプラ５１、ＤＦＥ調整回路５３、エッジ検出回路４１、及びＳＩＰＯ回路４２との間に電気的に接続されている。クロック生成回路４７は、入力ノードが制御回路４６に接続され、出力ノードがサンプラ５１、ＤＦＥ調整回路５３、エッジ検出回路４１、及びＳＩＰＯ回路４２に接続される。クロック生成回路４７は、制御回路４６から供給される制御量に応じて、位相を調整したクロックＣＬＫを生成する。制御回路４６から供給される制御量は、ＣＰ回路４７１で流す電流の制御量である。ＣＰ回路４７１は、可変電流源４７１ａ及び容量素子４７１ｂを含む。可変電流源４７１ａは、制御回路４６からの制御量に応じた電流量で電荷を容量素子に蓄積する。これにより、ＣＰ回路４７１は、制御回路４６からの制御量に応じた電圧を容量素子で発生させてＶＣＯ回路４７２へ供給する。ＶＣＯ回路４７２は、電圧に応じた周波数で発振するクロックＣＬＫを生成する。これにより、クロック生成回路４７は、制御回路４６から供給される制御量に応じて位相を調整したクロックＣＬＫを生成する。クロック生成回路４７は、クロックＣＬＫをサンプラ５１、ＤＦＥ調整回路５３、エッジ検出回路４１、及びＳＩＰＯ回路４２のそれぞれへ供給する。

次に、半導体集積回路１の動作について図８及び図９を用いて説明する。図８は、半導体集積回路１の動作を示すフローチャートである。図９は、半導体集積回路１の動作を示すシーケンスチャートである。

半導体集積回路１は、受信装置２００の起動時等の初期動作すべきタイミングになると、ＣＴＬＥ調整回路５２によるＣＴＬＥ回路２のブースト量の調整を開始する。すなわち、ＣＴＬＥ回路２のブースト量を適正化する適応制御が行われる（Ｓ１）。それとともに、ブーストされたデータ信号φＢＳにおける低周波成分のペアの情報が抽出され、抽出された情報を用いて、ＣＤＲ回路４をラフにロックさせるための位相調整が行われる（Ｓ２）。半導体集積回路１は、識別回路４５により識別パターンを探索し（Ｓ３）、第１の条件が満たされるまで（Ｓ４でＮＧ）、Ｓ１～Ｓ３を繰り返す。第１の条件は、識別パターンが１回検出されることでもよいし、識別パターンが検出される連続回数がｍ回以上であることであってもよいし、識別パターンの検出・喪失の情報に基づいて算出された推定ビットエラー率が第１の閾値以上であることであってもよい。第１の閾値は、例えば、１×１０^－４であってもよい。

図９のシーケンスチャートでみると、ＣＴＬＥ調整回路５２によるＣＴＬＥ回路２の適応制御（ＳＱ１）とＣＤＲ回路４における低周波成分のペアを用いたラフな位相調整（ＳＱ３）とは、ほぼ同時に開始され、それより少し遅れて、識別回路４５による識別パターンの探索（ＳＱ２）が開始される。その後、ＳＱ１～ＳＱ３は、互いに並行して実行される。

図８において、半導体集積回路１は、第１の条件が満たされると（Ｓ４でＯＫ）、ＣＤＲ回路４がラフにロックされたとして、ＣＴＬＥ回路２の適応制御を終了するとともに、ＣＤＲ回路４で全エッジを用いてＣＤＲ回路４をファインにロックさせるための位相調整を開始する。また、半導体集積回路１は、ＤＦＥ回路３の補正量の調整を開始する。すなわち、ＤＦＥ回路３の補正量を適正化する適応制御が行われる（Ｓ５）。半導体集積回路１は、識別回路４５により識別パターンを探索し（Ｓ６）、第２の条件が満たされるまで（Ｓ７でＮＧ）、Ｓ５～Ｓ６を繰り返す。第２の条件は、識別パターンが１回検出されることでもよいし、識別パターンが検出される連続回数がｍ回以上又はｍより大きい値以上であることであってもよいし、識別パターンの検出・喪失の情報に基づいて算出された推定ビットエラー率が第２の閾値以上であることであってもよい。第２の閾値は、例えば、１×１０^－１２であってもよい。

半導体集積回路１は、第２の条件が満たされると（Ｓ７でＯＫ）、ＣＤＲ回路４がファインにロックされたとして、調整の処理を終了（Ｓ８）する。

図９のシーケンスチャートでみると、識別回路４５で識別パターンが検出される（ＳＱ４）と、ＳＱ１，ＳＱ３が終了され、ＤＦＥ調整回路５３によるＤＦＥ回路３の適用制御（ＳＱ５）が開始され、これに応じて、ＣＤＲ回路４における位相調整がラフな調整（ＳＱ３）からファインな調整（ＳＱ６）に切り替えられる。それより少し遅れて、識別回路４５による識別パターンの探索（ＳＱ７）が再び開始される。その後、ＳＱ５～ＳＱ７は、互いに並行して実行される。識別回路４５で識別パターンが検出される（ＳＱ８）と、ＳＱ５，ＳＱ６が終了され、調整の処理が終了される。

なお、ＳＱ８に応じてＳＱ５が終了されるが、その後も、ＳＱ６が継続されてもよい。

以上のように、本実施形態では、半導体集積回路１において、ＣＴＬＥ回路２でブーストされたデータ信号からＣＤＲ回路４で低周波成分のペアを抽出し、抽出されたペアの情報を用いてＣＤＲ回路４で位相調整する。これにより、初期動作において、ＣＴＬＥ回路２による処理後の波形で十分なアイパターンの開口が得られていなくても、ＣＤＲ回路４のロック位置をラフに特定して、ＣＤＲ回路４をラフに且つ適正にロックさせることができる。この結果、ＣＤＲ回路４によるロックを最適化できるので、ＣＴＬＥ回路２のブースト量を適正化するラフな適応制御を行うことができる。また、その後に、全エッジを用いてＣＤＲ回路４をファインにロックさせながら、ＤＦＥ回路３の補正量を適正化するファインな適応制御を行うことができる。したがって、等化の精度を段階的に向上することとクロックの位相調整の精度を段階的に向上することとを並行して行うことができ、ＣＤＲ回路４において誤ロックを回避してロックを効率的に適正化できる。

例えば、ＣＴＬＥ回路２のブースト量を０ｄＢ，－５ｄＢ，－８ｄＢ，－１０ｄＢ，－１１ｄＢ，－１５ｄＢと変更しながら、低周波成分のエッジの最頻度位置を探索したＣＤＲ回路４のロックポイントをもとにして、ＣＴＬＥ回路２＋ＤＦＥ回路３による等化を行った結果を図１０に示す。図１０は、半導体集積回路１の動作による結果を示す図である。図１０は、受信したデータ信号φＲＸの波形、ブースト後のデータ信号φＢＳのアイパターン、データ信号φＢＳから検出されるエッジタイミングのヒストグラム、ＤＦＥ回路３で補正されたデータ信号φＣＳのアイパターンを、ＣＴＬＥ回路２のブースト量０ｄＢ，－５ｄＢ，－８ｄＢ，－１０ｄＢ，－１１ｄＢ，－１５ｄＢのそれぞれについて示している。図１０に示すように、ＣＴＬＥ回路２及びＤＦＥ回路３による等化後にアイパターンの開口が適正化できる状態が得られる。例えば、ＣＴＬＥ回路２のブースト量が－１１ｄＢのときに、データ信号φＢＳ，φＣＳのアイパターンの開口の振幅方向幅及び時間方向幅が最も確保され得ることが分かる。

（変形例）
なお、図４に示す構成では、ＣＤＲ回路４のロックに必要な情報がＣＴＬＥ回路２の設定で得られる。このため、クロックＣＬＫの位相ロックのループからＤＦＥ回路３を外して、ＤＦＥ回路３の適応制御のフィードバックループをクロックＣＬＫの位相ロックのループから独立させることが可能である。これにより、クロックＣＬＫの位相調整とＤＦＥ回路３の適応制御とを独立して行うことが可能になる。

具体的には、半導体集積回路１ｉは、図１１に示すように構成され得る。図１１は、実施形態の変形例に係る半導体集積回路１ｉの構成を示す図である。半導体集積回路１ｉは、受信処理回路５及びＣＤＲ回路４（図４参照）に代えて、受信処理回路５ｉ及びＣＤＲ回路４ｉを有する。ＣＤＲ回路４ｉは、識別回路４５を有さず、受信処理回路５ｉは、サンプラ５５ｉ及び識別回路５６ｉをさらに有する。

図１１の構成では、ＤＦＥ回路３の適応制御のフィードバックループ（ＤＦＥ調整回路５３→ＤＦＥ回路３→サンプラ５５ｉ→ＳＩＰＯ回路５４→識別回路５６ｉ→ＤＦＥ調整回路５３のループ）が、クロックＣＬＫの位相ロックのループ（制御回路４６→クロック生成回路４７→サンプラ５１→エッジ検出回路４１→ＳＩＰＯ回路４２→抽出回路４４（又は抽出回路４３）→制御回路４６）から独立している。

サンプラ５５ｉは、ＤＦＥ回路３、ＳＩＰＯ回路５４、及びＤＦＥ調整回路５３の間に電気的に接続されている。サンプラ５５ｉは、第１の入力ノード（データ入力ノード）がＤＦＥ回路３に接続され、第２の入力ノード（クロックノード）がＣＤＲ回路４ｉに接続され、出力ノードがＳＩＰＯ回路５４に接続されている。識別回路５６ｉは、ＳＩＰＯ回路５４と制御回路４６、ＣＴＬＥ調整回路５２、及びＤＦＥ調整回路５３との間に電気的に接続されている。識別回路５６ｉは、入力ノードがＳＩＰＯ回路５４に接続され、出力ノードが制御回路４６、ＣＴＬＥ調整回路５２、及びＤＦＥ調整回路５３に接続される。

また、半導体集積回路１ｉの動作が、図１２及び図１３に示すように、次の点で実施形態と異なる。図１２は、実施形態の変形例に係る半導体集積回路１ｉの動作を示すフローチャートである。図１３は、実施形態の変形例に係る半導体集積回路１ｉの動作を示すシーケンスチャートである。

半導体集積回路１ｉは、図８と同様の処理（Ｓ１）の後に、ＣＤＲ回路４ｉをラフにロックさせるための位相調整（Ｓ２）と並行してＤＦＥ回路３の補正量を適正化する適応制御（Ｓ５ｉ）を行う。半導体集積回路１ｉは、識別回路５６ｉにより識別パターンを探索し（Ｓ６ｉ）、第３の条件が満たされるまで（Ｓ７ｉでＮＧ）、Ｓ１～Ｓ６ｉを繰り返す。第３の条件は、識別パターンが１回検出されることでもよいし、識別パターンが検出される連続回数がｍ回以上であることであってもよいし、識別パターンの検出・喪失の情報に基づいて算出された推定ビットエラー率が第３の閾値以上であることであってもよい。第３の閾値は、例えば、１×１０^－１２であってもよい。

半導体集積回路１ｉは、第３の条件が満たされると（Ｓ７ｉでＯＫ）、ＣＤＲ回路４ｉがラフにロックされたとして、ＣＴＬＥ回路２の適応制御とＤＦＥ回路３の適応制御とをそれぞれ終了するとともに、ＣＤＲ回路４ｉで全エッジを用いてＣＤＲ回路４ｉをファインにロックさせるための位相調整を開始する。半導体集積回路１ｉは、ＣＤＲ回路４ｉがファインにロックされると、調整の処理を終了（Ｓ８ｉ）する。

図１３のシーケンスチャートでみると、ＣＴＬＥ調整回路５２によるＣＴＬＥ回路２の適応制御（ＳＱ１）とＤＦＥ調整回路５３によるＤＦＥ回路３の適用制御（ＳＱ５ｉ）とＣＤＲ回路４ｉにおける低周波成分のペアを用いたラフな位相調整（ＳＱ３）とは、ほぼ同時に開始され、それより少し遅れて、識別回路５６ｉによる識別パターンの探索（ＳＱ２ｉ）が開始される。その後、ＳＱ１，ＳＱ２ｉ，ＳＱ５ｉ，ＳＱ３は、互いに並行して実行される。識別回路４５で識別パターンが検出される（ＳＱ４ｉ）と、ＳＱ１，ＳＱ５ｉ，ＳＱ３が終了され、ＣＤＲ回路４ｉにおける位相調整がラフな調整（ＳＱ３）からファインな調整（ＳＱ６）に切り替えられる。それより少し遅れて、識別回路５６ｉによる識別パターンの探索（ＳＱ７ｉ）が再び開始される。その後、ＳＱ７ｉ，ＳＱ６は、互いに並行して実行される。識別回路５６ｉで識別パターンが検出される（ＳＱ８ｉ）と、ＳＱ６が終了され、調整の処理が終了される。

このように、半導体集積回路１ｉでは、ＣＴＬＥ回路２及びＣＤＲ回路４ｉの係数変更とＤＦＥ回路３の係数変更のシーケンスが個別に制御できる。結果として、起動からＤＦＥ回路３の適正化までの時間を短縮できる。また、ＤＦＥ回路３の適正化の完了を待たずに、ＣＤＲ回路４ｉでの全エッジを用いたファインな位相調整を完了させることができるので、起動からファインな位相調整の完了までの時間を短縮できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ｉ 半導体集積回路、２ ＣＴＬＥ回路、３ ＤＦＥ回路、４，４ｉ ＣＤＲ回路、４４ 抽出回路、４６ 制御回路、４７ クロック生成回路、５２ ＣＴＬＥ調整回路、５３ ＤＦＥ調整回路、４２１ ＥＤＧＥレジスタ、４２２ ＲＩＳＥレジスタ、４２３ ＦＡＬＬレジスタ、４７１ ＣＰ回路、４７２ ＶＣＯ回路。

Claims (9)

1. データ信号をブーストする第１のイコライザと、
   Ｎを２以上の整数とするとき、前記ブーストされたデータ信号の波形からクロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの情報を抽出し、前記一対のライズエッジ及びフォールエッジの情報に応じた第１の位相調整を行い、クロックを再生するクロック再生回路と、
   を備え、
   前記クロック再生回路は、
   前記ブーストされたデータ信号の波形から前記一対のライズエッジ及びフォールエッジの情報を抽出する抽出回路と、
   前記一対のライズエッジ及びフォールエッジの情報に応じて、前記第１の位相調整の制御量を決定する制御回路と、
   前記決定された制御量に応じて、クロックを生成する生成回路と、
   を有し、
   前記制御回路は、前記一対のライズエッジ及びフォールエッジを用いて求められた制御量をＮ倍して、前記第１の位相調整の制御量とする
   半導体集積回路。
2. 前記抽出回路は、
   前記波形におけるエッジの有無を示す値を保持する第１のレジスタと、
   前記波形におけるライズ方向のゼロクロスを示す値を保持する第２のレジスタと、
   前記波形におけるフォール方向のゼロクロスを示す値を保持する第３のレジスタと、
   を有し、
   前記抽出回路は、前記第１のレジスタ、前記第２のレジスタ、前記第３のレジスタのそれぞれに保持される値のパターンに基づいて、前記波形から前記一対のライズエッジ及びフォールエッジの情報を抽出する
   請求項１に記載の半導体集積回路。
3. 前記生成回路は、
   容量素子と前記制御量に応じた電流量で電荷を前記容量素子に蓄積する可変電流源とを含むチャージポンプ回路と、
   前記容量素子の電圧に応じて、クロックを生成する電圧制御発振回路と、
   を有し、
   前記決定された制御量は、前記チャージポンプ回路で流す電流の制御量である
   請求項１に記載の半導体集積回路。
4. 前記第１のイコライザのブースト量を調整する第１の調整回路をさらに備えた
   請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記ブーストされたデータ信号の論理値を前記クロックに同期して判定するサンプラと、
   前記サンプラの判定結果に応じて、前記データ信号に含まれる識別パターンを検出する識別回路と、
   を更に備え、
   前記第１の調整回路は、前記識別パターンが検出されることに応じて、ブースト量の調整を終了し、
   前記クロック再生回路は、前記識別パターンが検出されることに応じて、前記第１の位相調整を終了し、前記ブーストされたデータ信号の波形から抽出される各エッジの情報に応じた第２の位相調整を開始する
   請求項４に記載の半導体集積回路。
6. 前記ブーストされたデータ信号を補正する第２のイコライザと、
   前記識別パターンが検出されることに応じて、前記第２のイコライザの補正量の調整を開始し、前記識別パターンが再び検出されることに応じて、前記第２のイコライザの補正量の調整を終了する第２の調整回路と、
   をさらに備え、
   前記半導体集積回路は、前記補正されたデータ信号が前記再生されたクロックに同期して所定の回路で処理されるように、前記補正されたデータ信号と前記再生されたクロックとをそれぞれ前記所定の回路へ出力する
   請求項５に記載の半導体集積回路。
7. 前記ブーストされたデータ信号を補正する第２のイコライザと、
   前記識別パターンが検出される前から前記第２のイコライザの補正量の調整を開始し、前記識別パターンが検出されることに応じて、前記第２のイコライザの補正量の調整を終了する第２の調整回路と、
   をさらに備え、
   前記半導体集積回路は、前記補正されたデータ信号が前記再生されたクロックに同期して所定の回路で処理されるように、前記補正されたデータ信号と前記再生されたクロックとをそれぞれ前記所定の回路へ出力する
   請求項５に記載の半導体集積回路。
8. 請求項１から７のいずれか１項に記載の半導体集積回路と、
   前記半導体集積回路でイコライズされたデータ信号と前記半導体集積回路で再生されたクロックとを受け、前記イコライズされたデータ信号を前記再生されたクロックに同期して処理する回路と、
   を備えた受信装置。
9. データ信号をブーストする第１のイコライザのブースト量を調整することと、
   Ｎを２以上の整数とするとき、前記第１のイコライザでブーストされたデータ信号の波形からクロック周期のＮ倍以上時間的に離れた一対のライズエッジ及びフォールエッジの情報を抽出し、前記一対のライズエッジ及びフォールエッジの情報に応じた第１の位相調整を行い、クロックを再生することと、
   を備え、
   前記クロックを再生することは、
   前記ブーストされたデータ信号の波形から前記一対のライズエッジ及びフォールエッジの情報を抽出することと、
   前記一対のライズエッジ及びフォールエッジの情報に応じて、前記第１の位相調整の制御量を決定することと、
   前記決定された制御量に応じて、クロックを生成することと、
   を含み、
   前記制御量を決定することは、
   前記一対のライズエッジ及びフォールエッジを用いて求められた制御量をＮ倍して、前記第１の位相調整の制御量とすることを含む
   半導体集積回路の制御方法。

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