JP5540472B2 - シリアルデータ受信機、利得制御回路および利得制御方法 - Google Patents
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Description
本発明はシリアルデータ受信機に関する。
より特定的には、本発明は、伝送路を経由して連続して伝送されるシリアルデータの劣化を適正に補償してデータの再生を向上させることが可能なシリアルデータ受信機と、このシリアルデータ受信機に適用する利得制御回路と、利得制御方法に関する。
より特定的には、本発明は、伝送路を経由して連続して伝送されるシリアルデータの劣化を適正に補償してデータの再生を向上させることが可能なシリアルデータ受信機と、このシリアルデータ受信機に適用する利得制御回路と、利得制御方法に関する。
図１に図解したように、送信機の信号源１から送り出されたデータパルス列からなる信号（シリアルデータ）はケーブルやマイクロストリップラインなどの伝送路２を伝播するうちにその高周波減衰特性によってパルス波形が劣化する。
高速のパルス信号を長距離の伝送路２を介しても正しく伝達する目的で、受信機に伝送路特性とほぼ逆特性のハイパスフィルタ（ＨＰＦ）回路３を終端抵抗４の後段に設けて信号源１が送出したデータにほぼ等しい劣化の少ないパルス波形を再現するイコライザー技術（等化技術）が用いられている。
イコライザー技術で重要なことは、伝送路２における劣化を補償するため、受信機におけるＨＰＦ回路の利得・周波数特性が正しく伝送路２の減衰特性の逆特性になっていることである。
高速のパルス信号を長距離の伝送路２を介しても正しく伝達する目的で、受信機に伝送路特性とほぼ逆特性のハイパスフィルタ（ＨＰＦ）回路３を終端抵抗４の後段に設けて信号源１が送出したデータにほぼ等しい劣化の少ないパルス波形を再現するイコライザー技術（等化技術）が用いられている。
イコライザー技術で重要なことは、伝送路２における劣化を補償するため、受信機におけるＨＰＦ回路の利得・周波数特性が正しく伝送路２の減衰特性の逆特性になっていることである。
図２（Ａ）、（Ｂ）、（Ｃ）は、ＨＰＦ回路の利得・周波数特性（上図、ａ）、および、電圧波形（下図、ｂ）を示す図である。
図２（Ａ）、（Ｂ）、（Ｃ）の上図において、実線はＨＰＦ回路の利得・周波数特性を示し、太い破線は伝送路の劣化を示す利得・周波数特性を示し、これら２つの間にある細い破線は、両者を合成した総合利得・周波数特性を示す。
図２（Ａ）、（Ｂ）、（Ｃ）の上図において、実線はＨＰＦ回路の利得・周波数特性を示し、太い破線は伝送路の劣化を示す利得・周波数特性を示し、これら２つの間にある細い破線は、両者を合成した総合利得・周波数特性を示す。
図２（Ｂ）は、ＨＰＦ回路の高周波利得が適正な場合の利得・周波数特性（上図、ａ）、および、電圧波形（下図、ｂ）を示している。図２（Ｂ）上図（ａ）において、実線で示したＨＰＦの利得・周波数特性は、広い周波数範囲において、太い破線で示した伝送路の利得・周波数特性の逆特性となっている。その結果、これら２つの間にある細い破線として示したＨＰＦ回路の利得・周波数特性と伝送路の利得・周波数特性とを合成した総合利得・周波数特性がＨＰＦ回路によって伝送路２の劣化が補償されていることを示している。
この場合、図２（Ｂ）下図（ｂ）に示すように信号源１から伝送されたシリアル・パルスデータを正確に再生できる。
この場合、図２（Ｂ）下図（ｂ）に示すように信号源１から伝送されたシリアル・パルスデータを正確に再生できる。
図２（Ａ）上図（ａ）は、ＨＰＦ回路３の高周波利得が伝送路２の高周波減衰を補償するのに不足していて両者の伝達関数の積がパルス列の主たる信号帯域をカバーするだけの帯域を持たない場合を示す。
この場合、図２（Ａ）下図（ｂ）に示すように、ＨＰＦ回路３からの出力パルスは長いデータ「０」の連続の後の短いデータ「１」のパルス幅が極端に狭くなる、あるいは、消失するなどの波形歪をもつ。その結果、図２（Ａ）下図（ｂ）に示すようにパルスデータを正確に再生することができない。
この場合、図２（Ａ）下図（ｂ）に示すように、ＨＰＦ回路３からの出力パルスは長いデータ「０」の連続の後の短いデータ「１」のパルス幅が極端に狭くなる、あるいは、消失するなどの波形歪をもつ。その結果、図２（Ａ）下図（ｂ）に示すようにパルスデータを正確に再生することができない。
図２（Ｃ）上図（ａ）に、ＨＰＦ回路３の高周波利得が伝送路２の伝達特性より過剰の場合を示す。
この場合、図２（Ｃ）下図（ｂ）に示すように、ＨＰＦ回路３から出力されるパルス波形はオーバーまたはアンダーシュートが現れる変化の激しいものとなり、パルス幅に歪みが生じる。
この場合、図２（Ｃ）下図（ｂ）に示すように、ＨＰＦ回路３から出力されるパルス波形はオーバーまたはアンダーシュートが現れる変化の激しいものとなり、パルス幅に歪みが生じる。
パルス幅の歪みを、アイパターンを参照して述べる。
図３（Ａ）、（Ｂ）を参照してデジタルデータを２値に識別するためのアイパターンを述べる。
アイパターンが適切に開いていれば、デジタルデータを正確に２値に識別することができる。他方、アイパターンが適切に開いていないと、デジタルデータを正確に２値に識別することができない、または、不安定になる。その反面、アイの電圧が開きすぎても逆に時間方向の開口が狭まることがあり２値識別の確実性に問題が起こる。
図３（Ａ）、（Ｂ）を参照してデジタルデータを２値に識別するためのアイパターンを述べる。
アイパターンが適切に開いていれば、デジタルデータを正確に２値に識別することができる。他方、アイパターンが適切に開いていないと、デジタルデータを正確に２値に識別することができない、または、不安定になる。その反面、アイの電圧が開きすぎても逆に時間方向の開口が狭まることがあり２値識別の確実性に問題が起こる。
図３（Ａ）は、受信機におけるＨＰＦ回路の利得が不足しているときのＮＲＺ（Non Return to Zero) パルス出力のアイパターンを表した図である。
種々の組み合わせのパルス列履歴により生じるパルス波形の電圧−時間軌跡は、図中の領域Ａ、Ｂ、Ｃとして示された、開いたアイ（目）の外側部分に存在する。開いたアイ領域で分離された領域Ａ、Ｂ、Ｃは連続する３ビットのデータを識別することができる閾値とトリガーの範囲をそれぞれ示している。
データが領域（または時間帯）ＢからＣに遷移する電圧軌跡がパルス電圧のセンター値と交差する可能性があるのは時間ｔｘ１からｔｘ２の間である。
以降、本明細書において、この交差の生じる時刻を遷移時刻と呼ぶ。
種々の組み合わせのパルス列履歴により生じるパルス波形の電圧−時間軌跡は、図中の領域Ａ、Ｂ、Ｃとして示された、開いたアイ（目）の外側部分に存在する。開いたアイ領域で分離された領域Ａ、Ｂ、Ｃは連続する３ビットのデータを識別することができる閾値とトリガーの範囲をそれぞれ示している。
データが領域（または時間帯）ＢからＣに遷移する電圧軌跡がパルス電圧のセンター値と交差する可能性があるのは時間ｔｘ１からｔｘ２の間である。
以降、本明細書において、この交差の生じる時刻を遷移時刻と呼ぶ。
図３（Ａ）に示したＨＰＦ回路３の利得が不足の状態では出力は、１ビットの時間内で本来のパルス振幅を振り切るだけのスルーレートを持っていない。したがって、開いたアイ領域Ａの時間帯でデータ「０」だった状態から開いたアイ領域Ｂの時間帯でデータ「１」に遷移した場合、領域Ｂでの電圧は十分に上昇しきれない。
ここでデータが開いたアイ領域Ｃで再度、「０」に遷移した場合は時間ｔｘ１から時間ｔｘ２の中で比較的早い遷移時刻を持つ。
しかし、データが開いたアイ領域の時間帯Ａ、Ｂでデータ「１」が連続していた場合には時間帯Ｂでの電圧は十分高くなっているから、その状態から領域Ｃの時間帯で「０」に遷移するとしたらその遷移点は比較的遅くなる。
ここでデータが開いたアイ領域Ｃで再度、「０」に遷移した場合は時間ｔｘ１から時間ｔｘ２の中で比較的早い遷移時刻を持つ。
しかし、データが開いたアイ領域の時間帯Ａ、Ｂでデータ「１」が連続していた場合には時間帯Ｂでの電圧は十分高くなっているから、その状態から領域Ｃの時間帯で「０」に遷移するとしたらその遷移点は比較的遅くなる。
図３（Ｂ）は、受信機におけるＨＰＦ回路３の利得が過剰のときのＮＲＺパルス出力のアイパターンを示す図である。図３（Ａ）のアイパターンと比較すると、アイ領域Ａ、Ｂ、Ｃが十分開いている。
ＨＰＦ回路の利得が過剰な場合は出力のスルーレートが大きく、データが遷移するたびに電圧は本来のパルス振幅を超えてオーバーシュートあるいはアンダーシュートを生じる。従って、アイ領域（時間帯）Ａでデータ「０」、時間帯Ｂでデータ「１」という遷移があると出力は時間帯Ｂではオーバーシュートから回復しきれずに高くなっている、そのため、それに続いて時間帯Ｃでデータ「０」に遷移する場合は時間ｔｘ１から時間ｔｘ２の中の比較的遅い遷移時刻を持つ。
ＨＰＦ回路の利得が過剰な場合は出力のスルーレートが大きく、データが遷移するたびに電圧は本来のパルス振幅を超えてオーバーシュートあるいはアンダーシュートを生じる。従って、アイ領域（時間帯）Ａでデータ「０」、時間帯Ｂでデータ「１」という遷移があると出力は時間帯Ｂではオーバーシュートから回復しきれずに高くなっている、そのため、それに続いて時間帯Ｃでデータ「０」に遷移する場合は時間ｔｘ１から時間ｔｘ２の中の比較的遅い遷移時刻を持つ。
しかし、時間帯ＡとＢでデータが共に「１」で遷移がなかったのであれば電圧はオーバーシュートから回復して本来のパルス振幅に整定しているから、その後、時間帯Ｃで「０」に遷移する場合は比較的早い遷移時刻を持つ。
すなわち、データパルスが「０１０」と遷移したときと「１１０」と遷移したときの「１０」の遷移時刻は、ＨＰＦの利得が不足している場合は「０１０」のほうが「１１０」より早く、利得が過剰な場合は「１１０」のほうが「０１０」より早い。
すなわち、データパルスが「０１０」と遷移したときと「１１０」と遷移したときの「１０」の遷移時刻は、ＨＰＦの利得が不足している場合は「０１０」のほうが「１１０」より早く、利得が過剰な場合は「１１０」のほうが「０１０」より早い。
このデータの遷移パターンの差を検出することができればＨＰＦ回路の利得の過不足を検出できるし、ＨＰＦ回路の利得の過不足の無い適正状態に利得を制御するＡＧＣも実現することができる。
伝送路２の特性は個々の通信路で大きく変化するので、それにＨＰＦ回路３の特性を自動的に適正になるよう制御する自動利得制御（ＡＧＣ）技術が提案されてきた。
特許文献１（特許第3596196号）に記載されているＧＶＩＦ（Gigabit Video Interface）や、ＳＤＩ（Serial Digital Interface）などにおいては、ＨＰＦ回路の出力の振幅が一定になるようにＨＰＦ回路の特性が自動調整されるが、この方法は送信機が正確に一定の振幅でパルス列を送出しているという前提が必要である。
またＨＤＭＩ（High-Definition Multimedia Interface）で用いられるデータパルス列と併送されるクロックを利用する方法はデータだけが単独で送出される場合には使えない。
ＨＰＦ回路からのデータパルス列の周波数帯域ごとのパワーを比較してＨＰＦ回路の利得を調整する方法はバンドパスフィルターやパワー検出回路という複雑で繊細なアナログ回路が必要であった。
特許文献２（特開2005-303607号公報）は、送信機の出力パルス振幅が未知でも、データと併走されるクロックが無い場合でも、複雑なアナログ回路によらずにＨＰＦの利得を適正に調整する方法として、受信機におけるＨＰＦの出力を複数のラッチド・コンパレータで取り込んだデジタルの判定値に基づいた制御方法を開示している。この方法ではＨＰＦの利得が不足のときと過剰のときのパルスエッジの移動に注目する。
図４は、上述した遷移パターンによる遷移の遅れと進みに注目した、ＨＰＦの利得制御を行う自動利得制御（ＡＧＣ）回路５の基本構成を示す図である。
ＡＧＣ回路５は、ハイパスフィルタ（ＨＰＦ）３の後段に設けられたコンパレータ５１と、４個の遅延型フリップフロップ（Ｄ型ＦＦ）５２ａ、５２ｂ、５２ｘ、５２ｃと、論理回路５３と、デジタル・アナログ（ＤＡ）変換器５４とを有する。
ＡＧＣ回路５は、ハイパスフィルタ（ＨＰＦ）３の後段に設けられたコンパレータ５１と、４個の遅延型フリップフロップ（Ｄ型ＦＦ）５２ａ、５２ｂ、５２ｘ、５２ｃと、論理回路５３と、デジタル・アナログ（ＤＡ）変換器５４とを有する。
コンパレータ５１は、信号源１から出力され伝送路２を経由してＨＰＦ３で受信されてＨＰＦ３から出力されるシリアルデジタルを入力して、順次、２値化してデータＤとして出力する。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃはそれぞれ、クロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃの印加（入力）タイミングに応じて、コンパレータ５１から出力された２値化データＤを取り込む（保持する）。
論理回路５３は、４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃの出力（取り込んだ値）Ｑａ，Ｑｂ，Ｑｘ，Ｑｃの、たとえば、立ち上がり状態を参照して、受信したデータの劣化状態を判定して、ＨＰＦ３の利得を変化させる利得制御信号Ｄ−ＡＧＣを生成する。
ＤＡ変換器５４は、論理回路５３で生成したデジタルの利得制御信号Ｄ−ＡＧＣをアナログ信号Ｓ−ＡＧＣに変換してＨＰＦ３に出力する。
ＨＰＦ回路３は利得制御信号Ｓ−ＡＧＣの応じてその利得を制御して伝送路２から受信したシリアルデータを等化する。
このようにＡＧＣ回路５は、ＨＰＦ回路３の利得を適切に制御するための利得制御信号Ｓ−ＡＧＣを生成する。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃはそれぞれ、クロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃの印加（入力）タイミングに応じて、コンパレータ５１から出力された２値化データＤを取り込む（保持する）。
論理回路５３は、４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃの出力（取り込んだ値）Ｑａ，Ｑｂ，Ｑｘ，Ｑｃの、たとえば、立ち上がり状態を参照して、受信したデータの劣化状態を判定して、ＨＰＦ３の利得を変化させる利得制御信号Ｄ−ＡＧＣを生成する。
ＤＡ変換器５４は、論理回路５３で生成したデジタルの利得制御信号Ｄ−ＡＧＣをアナログ信号Ｓ−ＡＧＣに変換してＨＰＦ３に出力する。
ＨＰＦ回路３は利得制御信号Ｓ−ＡＧＣの応じてその利得を制御して伝送路２から受信したシリアルデータを等化する。
このようにＡＧＣ回路５は、ＨＰＦ回路３の利得を適切に制御するための利得制御信号Ｓ−ＡＧＣを生成する。
伝送路２からはシリアルデータが伝送されてくる。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃには４つの異なるタイミングのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが供給されている。３個のクロックＣＫａ、ＣＫｂ、ＣＫｃは連続する３ビットのデータＡ，Ｂ，Ｃをリタイミングするクロックで、データアイパターンの時間中央に設定される。クロックＣＫｘはクロックＣＫｂとＣＫｃの中間のクロックで、データＢとデータＣの間のデータ遷移に重なるクロックである。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃには４つの異なるタイミングのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが供給されている。３個のクロックＣＫａ、ＣＫｂ、ＣＫｃは連続する３ビットのデータＡ，Ｂ，Ｃをリタイミングするクロックで、データアイパターンの時間中央に設定される。クロックＣＫｘはクロックＣＫｂとＣＫｃの中間のクロックで、データＢとデータＣの間のデータ遷移に重なるクロックである。
図５（Ａ）、（Ｂ）は、４つのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃにより４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃに取り込まれたデータＱａ、Ｑｂ、Ｑｘ、Ｑｃのタイミングチャートを示す図である。
表１は、論理回路５３においてハイパスフィルタの利得制御の判定に使用する真理値表である。
表１は、論理回路５３においてハイパスフィルタの利得制御の判定に使用する真理値表である。
Ｄ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃに取り込まれたデータＱａ〜Ｑｃは論理回路５３において処理され、その値によってＨＰＦ回路３の利得を、表１の真理値表に従って判定が行われる。すなわち、論理回路５３は、表１の真理値表に従ってＨＰＦ回路３の利得の過不足を判定して、その結果に基づいて利得制御信号Ｄ−ＡＧＣを生成してＨＰＦ回路３の利得を操作する（制御する）。なお、表１に示すように、ＨＰＦ回路３の利得の過不足の判定ができない場合もある。
論理回路５３は、統計的に、ＨＰＦ回路３の利得が過剰と判定されることが多ければＨＰＦ回路３の利得を現状よりも抑制（低下）させるように利得制御信号Ｄ−ＡＧＣを生成する。逆に、統計的に、ＨＰＦ回路３の利得が不足とされる判定が多ければ、論理回路５３は、利得を高めるように利得制御信号Ｄ−ＡＧＣを生成する。このことは、論理回路５３は、たとえば、一例としては、過剰判定で１を減算し、不足判定で１を加算する処理を行うアップダウンカウンターで実現することができる。
論理回路５３が上述した判定処理によって生成した（設定した）利得制御信号Ｄ−ＡＧＣはＤＡ変換器によってＨＰＦ回路３を制御するアナログ信号Ｓ−ＡＧＣとなってＨＰＦ３の利得を調整する。
論理回路５３が上述した判定処理によって生成した（設定した）利得制御信号Ｄ−ＡＧＣはＤＡ変換器によってＨＰＦ回路３を制御するアナログ信号Ｓ−ＡＧＣとなってＨＰＦ３の利得を調整する。
上述した論理回路５３としてアップダウンカウンターを用いた例では、ＨＰＦ回路３の利得は適正な範囲をはさむ僅かな過剰と僅かな不足の間を往復する状態で安定する。
この構成によるＡＧＣ回路５によってＨＰＦ回路３はデータ遷移パターンによる遷移時刻の遅れ進みが小さい適正な利得に自動調整され、遷移時刻の遅れ進み、すなわちジッタの少ないデータパルスを再生する状態で安定する。
この構成によるＡＧＣ回路５によってＨＰＦ回路３はデータ遷移パターンによる遷移時刻の遅れ進みが小さい適正な利得に自動調整され、遷移時刻の遅れ進み、すなわちジッタの少ないデータパルスを再生する状態で安定する。
図４、図５を参照して上述したＡＧＣ回路５が正確に機能するためには、データをリタイミングするクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが正確にデータのアイパターンの中央と遷移領域に一致していなくてはいけない。しかしながら、データをリタイミングするクロックが正確にデータのアイパターンの中央と遷移領域に一致しない場合があり、改善することが望まれている。
本発明によれば、
伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有し、利得が制御可能な補償回路と、
前記補償回路の出力信号を２値識別する２値識別回路と、
該２値識別回路から出力される連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、前記複数の２値シリアルデータのうち少なくとも連続する２のデータの間に位置する遷移データを、それぞれ位相の異なる複数の所定のクロックに応じて保持する複数のデータ保持回路と、
前記複数のデータ保持回路に保持された前記複数のデジタルデータのパターンを判定して、少なくとも、前記補償回路の利得を増減させる利得制御信号を生成して前記補償回路に印加するとともに、前記複数のデータ保持回路に保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を出力する、論理回路と、
前記複数のデータ保持回路および前記論理回路と位相同期回路を構成し、前記論理回路から出力される前記位相差に応じた信号の電圧に応じた周波数で発振して前記複数のデータ保持回路のそれぞれに印加する複数のクロックを発生して前記位相の異なる所定のクロックとして前記複数のデータ保持回路の対応するデータ保持回路に出力する、電圧制御型発振回路と
前記利得が制御可能な補償回路と前記２値識別回路との間に、オフセット補正用の加算回路と、
を有し、
前記複数のデータ保持回路は、前記２値識別回路から出力される連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、当該複数の２値シリアルデータのうちの連続する２つの間の遷移データを前記電圧制御型発振回路から発振された複数のクロックに応じて保持可能に構成されており、
前記論理回路は、
前記複数のデータ保持回路で保持された全てのデータのパターンに基づいて前記利得が制御可能な補償回路の利得を制御する利得制御信号を生成して前記補償回路に印加し、 前記複数のデータ保持回路で保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を前記電圧制御型発振回路に印加し、
前記複数のデータ保持回路で保持された前記遷移データが「１」および「０」それぞれの累計を求めて、前記補償回路を含むアナログ回路のオフセット補正量を算出してオフセット補正信号を生成して前記加算回路に印加する、
利得制御回路が提供される。
伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有し、利得が制御可能な補償回路と、
前記補償回路の出力信号を２値識別する２値識別回路と、
該２値識別回路から出力される連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、前記複数の２値シリアルデータのうち少なくとも連続する２のデータの間に位置する遷移データを、それぞれ位相の異なる複数の所定のクロックに応じて保持する複数のデータ保持回路と、
前記複数のデータ保持回路に保持された前記複数のデジタルデータのパターンを判定して、少なくとも、前記補償回路の利得を増減させる利得制御信号を生成して前記補償回路に印加するとともに、前記複数のデータ保持回路に保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を出力する、論理回路と、
前記複数のデータ保持回路および前記論理回路と位相同期回路を構成し、前記論理回路から出力される前記位相差に応じた信号の電圧に応じた周波数で発振して前記複数のデータ保持回路のそれぞれに印加する複数のクロックを発生して前記位相の異なる所定のクロックとして前記複数のデータ保持回路の対応するデータ保持回路に出力する、電圧制御型発振回路と
前記利得が制御可能な補償回路と前記２値識別回路との間に、オフセット補正用の加算回路と、
を有し、
前記複数のデータ保持回路は、前記２値識別回路から出力される連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、当該複数の２値シリアルデータのうちの連続する２つの間の遷移データを前記電圧制御型発振回路から発振された複数のクロックに応じて保持可能に構成されており、
前記論理回路は、
前記複数のデータ保持回路で保持された全てのデータのパターンに基づいて前記利得が制御可能な補償回路の利得を制御する利得制御信号を生成して前記補償回路に印加し、 前記複数のデータ保持回路で保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を前記電圧制御型発振回路に印加し、
前記複数のデータ保持回路で保持された前記遷移データが「１」および「０」それぞれの累計を求めて、前記補償回路を含むアナログ回路のオフセット補正量を算出してオフセット補正信号を生成して前記加算回路に印加する、
利得制御回路が提供される。
好ましくは、前記電圧制御型発振回路は、前記論理回路から出力される位相差信号に応じて、前記複数のデータ保持回路における前記２値識別回路から出力される連続する複数の２値シリアルデータを保持するのに用いるクロックを生成する第１リング発振回路と、前記複数のデータ保持回路における前記遷移データを保持するのに用いる遷移クロックを生成する第２リング発振回路と、前記第１および第２リング発振回路を接続するカップリング・インバータ回路とを有する。
また本発明によれば、前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して該受信した基準クロックの減衰特性を推定する減衰特性推定回路と、該減衰特性推定回路で推定した減衰特性信号を、前記論理回路で生成した利得制御信号に加算して前記補償回路に印加する加算回路とをさらに有する、利得制御回路が提供される。
また本発明によれば、前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して補償する第２補償回路の出力の歪みを検出する歪み検出回路と、該歪み検出回路で検出した歪みを計数する計数回路と該計数回路で計数した歪み検出信号を、前記論理回路で生成した利得制御信号に加算して前記補償回路に印加する加算回路とをさらに有し、前記計数回路で計数した歪み検出信号を前記第２補償回路に印加して当該第２補償回路の利得を制御する、利得制御回路が提供される。
好ましくは、前記論理回路は、前記複数のデータ保持回路において保持された複数のデータをデシリアル化する回路と、前記デシリアル化された複数のデータと、前記遷移データとのパターンを判定して前記補償回路の利得を増加または減少させるかの利得を決定する、複数の利得判定回路と、前記複数の利得判定回路の結果を集計する利得集計回路とを有し、前記利得集計回路が、前記補償回路の利得制御信号を生成する。
また好ましくは、前記伝送路を伝送されたシリアル２値データはＮＲＺデータであり、複数の利得判定回路はそれぞれ、連続する３ビットのデータと、第２および第３の遷移データとのパターンを判定して前記補償回路の利得を増加または減少させるかの利得を決定し、前記利得集計回路は前記複数の利得判定回路の結果を集計する。
さらに好ましくは、前記利得集計回路は、連続する３ビットのアイパターンの中央で取り込んだ第１の値と、第２の値と第２と第３の遷移領域の値と第３の値が「０００１、０１００、１０１１及び１１１０」の場合は、前記補償回路の利得が不足していると判断しその利得を増大させる信号を出力し、連続する３ビットのアイパターン中央で取り込んだ第１の値と第２の値と、第２と第３の遷移領域の値と第３の値が「００１１、０１１０、１００１及び１１００」の場合は、前記補償回路の利得が過剰であると判断し利得を減少させる信号を出力する。
また好ましくは、前記利得集計回路は、連続する２ビットのアイパターンの中央で取り込んだ第１の値と、第１と第２の遷移領域の値と第２の値が「００１」または「１１０」の場合は、前記電圧制御型発振回路の位相が進んでいると判断して前記電圧制御型発振回路の位相を遅らせる信号を出力し、連続する２ビットのアイパターンの中央で取り込んだ第１の値と、第１と第２の遷移領域の値と第２の値が「０１１」または「１００」の場合は、前記電圧制御型発振回路の位相が遅れていると判断して前記電圧制御型発振回路の位相を進める信号を出力する。
また好ましくは、前記利得集計回路は、前記電圧制御型発振回路の周波数と位相を前記伝送路を伝送されたシリアルデータに同期させ、遷移領域で前記データ保持回路に取り込んだ値が「０」の場合は、前記補償回路のオフセットが負であると判断しオフセットをキャンセルする信号を出力し、遷移領域で前記データ保持回路に取り込んだ値が「１」の場合は、前記補償回路のオフセットが正であると判断しオフセットをキャンセルする信号を出力する。
また好ましくは、前記利得集計回路は、連続する２ビットのアイパターンの中央で取り込んだ第１の値と、第１と第２の遷移領域の値と第２の値が「００１」または「１１０」の場合は、前記電圧制御型発振回路の位相が進んでいると判断して前記電圧制御型発振回路の位相を遅らせる信号を出力し、連続する２ビットのアイパターンの中央で取り込んだ第１の値と、第１と第２の遷移領域の値と第２の値が「０１１」または「１００」の場合は、前記電圧制御型発振回路の位相が遅れていると判断して前記電圧制御型発振回路の位相を進める信号を出力する。
また好ましくは、前記利得集計回路は、前記電圧制御型発振回路の周波数と位相を前記伝送路を伝送されたシリアルデータに同期させ、遷移領域で前記データ保持回路に取り込んだ値が「０」の場合は、前記補償回路のオフセットが負であると判断しオフセットをキャンセルする信号を出力し、遷移領域で前記データ保持回路に取り込んだ値が「１」の場合は、前記補償回路のオフセットが正であると判断しオフセットをキャンセルする信号を出力する。
本発明によれば、伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有し、利得が制御可能な補償回路と、上記利得制御回路とを有する、シリアルデータ受信機が提供される。
また本発明によれば、伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有し、利得が制御可能な補償回路と、前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して補償する第２補償回路と、上記利得制御回路とを有する、シリアルデータ受信機が提供される。
また本発明によれば、上記利得制御回路を制御する方法が提供される。
本発明によれば、伝送路の劣化を適切に補償することが可能な利得制御回路および利得制御方法を提供できる。さらに、本発明はこの利得制御回路を適用したシリアルデータ受信機を提供することができる。
または本発明によれば、伝送路の劣化を適切に補償することに加えて、伝送路の劣化を補償する、補償回路を含む利得制御回路の前段の回路のオフセットを補正することが可能な利得制御回路および利得制御方法を提供できる。さらに、本発明はこの利得制御回路を適用したシリアルデータ受信機を提供することができる。
第１実施の形態
本発明のシリアルデータ受信機およびこのシリアルデータ受信機に用いる自動利得制御回路およびその方法についての第１実施の形態を図６を参照して述べる。
図６において、シリアルデータ受信機は、ハイパスフィルタ（ＨＰＦ）回路３Ａと、自動利得制御（ＡＧＣ）回路５Ａとを有する。
ＨＰＦ回路３Ａは、差動型利得調整可能なハイパスフィルタであり、差動シリアルデータを伝送する１対の伝送路２Ａ、２Ｂに接続されている。伝送路２Ａ、２Ｂの受信端には終端抵抗４Ａ、４Ｂが接続されている。
ＡＧＣ回路５Ａは、コンパレータ５１と、４個並列に設けられた遅延型フリップフロップ（Ｄ型ＦＦ）５２ａ、５２ｂ、５２ｘ、５２ｃと、論理回路５３Ａと、デジタル・アナログ（ＤＡ）変換器５４とを有する。
ＡＧＣ回路５Ａはさらに、チャージポンプ回路５５と、ループフィルタ５６と、電圧制御型発振器（ＶＣＯ）５７とを有する。
本発明のシリアルデータ受信機およびこのシリアルデータ受信機に用いる自動利得制御回路およびその方法についての第１実施の形態を図６を参照して述べる。
図６において、シリアルデータ受信機は、ハイパスフィルタ（ＨＰＦ）回路３Ａと、自動利得制御（ＡＧＣ）回路５Ａとを有する。
ＨＰＦ回路３Ａは、差動型利得調整可能なハイパスフィルタであり、差動シリアルデータを伝送する１対の伝送路２Ａ、２Ｂに接続されている。伝送路２Ａ、２Ｂの受信端には終端抵抗４Ａ、４Ｂが接続されている。
ＡＧＣ回路５Ａは、コンパレータ５１と、４個並列に設けられた遅延型フリップフロップ（Ｄ型ＦＦ）５２ａ、５２ｂ、５２ｘ、５２ｃと、論理回路５３Ａと、デジタル・アナログ（ＤＡ）変換器５４とを有する。
ＡＧＣ回路５Ａはさらに、チャージポンプ回路５５と、ループフィルタ５６と、電圧制御型発振器（ＶＣＯ）５７とを有する。
なお、Ｄ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃに代えて、ラッチド・コンパレータを用いることができる。
コンパレータ５１はＨＰＦ回路３の後段にはＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃやラッチド・コンパレータの入力感度を補ったり、相対的なばらつきの効果を抑制するために挿入したものなので、それらの必要がなければ省略することもできる。
コンパレータ５１はＨＰＦ回路３の後段にはＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃやラッチド・コンパレータの入力感度を補ったり、相対的なばらつきの効果を抑制するために挿入したものなので、それらの必要がなければ省略することもできる。
コンパレータ５１は、ＨＰＦ回路３Ａから出力されるシリアルデジタルを順次、２値化してデータＤとして出力する、２値識別回路として機能する。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃはそれぞれ、クロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃの印加タイミングに応じて２値化データＤを取り込む（保持する）。すなわち、Ｄ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃまたはラッチド・コンパレータは、コンパレータ５１の出力データを位相（タイミング）の異なるクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃに応じて保持する（取り込む）ことが可能な回路として機能する。
論理回路５３Ａは、４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃの出力（取り込んだ値）Ｑａ，Ｑｂ，Ｑｘ，Ｑｃの、たとえば、立ち上がり状態を判定して、ＨＰＦ回路３Ａの利得を変化させる利得制御信号Ｄ−ＡＧＣを生成する。
ＤＡ変換器５４は、論理回路５３Ａで生成したデジタルの利得制御信号Ｄ−ＡＧＣをアナログ信号Ｓ−ＡＧＣに変換してＨＰＦ回路３Ａに出力する。
ＨＰＦ回路３Ａは利得制御信号Ｓ−ＡＧＣの応じてその利得を制御する。
ＡＧＣ回路５Ａは、ＨＰＦ回路３Ａの利得を適切に制御するための利得制御信号Ｓ−ＡＧＣを生成する。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃはそれぞれ、クロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃの印加タイミングに応じて２値化データＤを取り込む（保持する）。すなわち、Ｄ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃまたはラッチド・コンパレータは、コンパレータ５１の出力データを位相（タイミング）の異なるクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃに応じて保持する（取り込む）ことが可能な回路として機能する。
論理回路５３Ａは、４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃの出力（取り込んだ値）Ｑａ，Ｑｂ，Ｑｘ，Ｑｃの、たとえば、立ち上がり状態を判定して、ＨＰＦ回路３Ａの利得を変化させる利得制御信号Ｄ−ＡＧＣを生成する。
ＤＡ変換器５４は、論理回路５３Ａで生成したデジタルの利得制御信号Ｄ−ＡＧＣをアナログ信号Ｓ−ＡＧＣに変換してＨＰＦ回路３Ａに出力する。
ＨＰＦ回路３Ａは利得制御信号Ｓ−ＡＧＣの応じてその利得を制御する。
ＡＧＣ回路５Ａは、ＨＰＦ回路３Ａの利得を適切に制御するための利得制御信号Ｓ−ＡＧＣを生成する。
ハイパスフィルタ
図７は、ＨＰＦ回路３Ａとして差動型利得制御型ＨＰＦ回路を図解した図である。
図７に例示したＨＰＦ回路３Ａは、差動型利得制御型ＨＰＦであり、差動増幅回路３１と、利得可変ハイパスフィルタ回路３２とを有する。
差動増幅回路３１は、差動対増幅回路として構成された１対のトランジスタＴＲ１，ＴＲ２と、トランジスタＴＲ１，ＴＲ２の電流源Ｉ１，Ｉ２と、３個の抵抗素子Ｒ１〜Ｒ３とで構成されている。
利得可変ハイパスフィルタ回路３２は、トランジスタＴＲ３とＴＲ５とが直列に接続された第１のトランジスタ列と、トランジスタＴＲ４とＴＲ６とが直列に接続された第２のトランジスタ列と、ノードＮ１，Ｎ２との間に接続されたハイパスフィルタとして機能するキャパシタＣ１とを有する。
差動増幅回路３１は、トランジスタＴＲ１，ＴＲ２のゲートに印加された伝送路２Ａ、２Ｂから入力されたシリアルデータの差動入力信号を増幅して、ハイパスフィルタ回路３２に出力する。
ハイパスフィルタ回路３２のトランジスタＴＲ３とＴＲ４のゲートに伝送路２Ａ、２Ｂから入力されたシリアルデータの差動入力信号が印加されている。トランジスタＴＲ５，ＴＲ６のゲートには、ＡＧＣ回路５Ａから出力された利得制御信号Ｓ−ＡＧＣが印加されており、ＨＰＦ回路３Ａの出力端子としてのトランジスタＴＲ３とＴＲ４のドレインから利得制御信号Ｓ−ＡＧＣに応じて電圧、すなわち、差動入力信号の振幅を制御した差動出力が出力される。
図７は、ＨＰＦ回路３Ａとして差動型利得制御型ＨＰＦ回路を図解した図である。
図７に例示したＨＰＦ回路３Ａは、差動型利得制御型ＨＰＦであり、差動増幅回路３１と、利得可変ハイパスフィルタ回路３２とを有する。
差動増幅回路３１は、差動対増幅回路として構成された１対のトランジスタＴＲ１，ＴＲ２と、トランジスタＴＲ１，ＴＲ２の電流源Ｉ１，Ｉ２と、３個の抵抗素子Ｒ１〜Ｒ３とで構成されている。
利得可変ハイパスフィルタ回路３２は、トランジスタＴＲ３とＴＲ５とが直列に接続された第１のトランジスタ列と、トランジスタＴＲ４とＴＲ６とが直列に接続された第２のトランジスタ列と、ノードＮ１，Ｎ２との間に接続されたハイパスフィルタとして機能するキャパシタＣ１とを有する。
差動増幅回路３１は、トランジスタＴＲ１，ＴＲ２のゲートに印加された伝送路２Ａ、２Ｂから入力されたシリアルデータの差動入力信号を増幅して、ハイパスフィルタ回路３２に出力する。
ハイパスフィルタ回路３２のトランジスタＴＲ３とＴＲ４のゲートに伝送路２Ａ、２Ｂから入力されたシリアルデータの差動入力信号が印加されている。トランジスタＴＲ５，ＴＲ６のゲートには、ＡＧＣ回路５Ａから出力された利得制御信号Ｓ−ＡＧＣが印加されており、ＨＰＦ回路３Ａの出力端子としてのトランジスタＴＲ３とＴＲ４のドレインから利得制御信号Ｓ−ＡＧＣに応じて電圧、すなわち、差動入力信号の振幅を制御した差動出力が出力される。
キャパシタＣ１を含むＨＰＦ回路３Ａは、伝送路２Ａ、２Ｂの劣化特性を補償する利得・周波数特性を有している。
しかしながら、伝送路２Ａ、２Ｂの特性は状況に応じて種々変化し、ＨＰＦ回路３Ａの出力は、図２（Ａ）または図２（Ｃ）に例示したアイパターンになることがある。そこで、ＡＧＣ回路５Ａで生成した利得制御信号Ｓ−ＡＧＣによってＨＰＦ回路３Ａの利得を調整していく。
しかしながら、伝送路２Ａ、２Ｂの特性は状況に応じて種々変化し、ＨＰＦ回路３Ａの出力は、図２（Ａ）または図２（Ｃ）に例示したアイパターンになることがある。そこで、ＡＧＣ回路５Ａで生成した利得制御信号Ｓ−ＡＧＣによってＨＰＦ回路３Ａの利得を調整していく。
図６に図解した、コンパレータ５１の出力を取り込む（保持する）４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃと、論理回路５３Ａと、チャージポンプ回路５５と、ループフィルタ５６と、ＶＣＯ５７とは、位相同期（ＰＬＬ：PhaseLocked Loop）回路を形成している。ただし、チャージポンプ回路５５は、ＰＬＬの構成には必須ではない。
ＰＬＬ回路の動作を簡単に述べる。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃは一種の位相比較回路として機能する。
Ｄ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃは、コンパレータ５１の出力をそれぞのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃで保持したとき（取り込んだとき）、コンパレータ５１の出力とクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃとの位相差に応じたタイミングでデータＱａ、Ｑｂ、Ｑｘ、Ｑｃを保持していることを意味している。
論理回路５３Ａは、取り込んだデータＱａ、Ｑｂ、Ｑｘ、Ｑｃの値から判定されたクロックとコンパレータ５１からのデータ出力の位相差に応じて電圧信号を出力する。
ループフィルタ５６はローパスフィルタであり、低周波成分、すなわち、直流成分を通過させてＶＣＯ５７に印加する。
電圧制御型発振器であるＶＣＯ５７は入力された電圧に応じた周波数の信号を発生する。すなわち、ＶＣＯ５７はクロックＣＫａ、ＣＫｂ、ＣＫｃ、ＣＫｘをコンパレータ５１の出力と相対的な位相差を保たせながら周波数可変で発生する。ＶＣＯ５７で発生された信号がクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃとしてＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃに印加されて、データの取り込みに使用される。
以上の動作を繰り返すと、コンパレータ５１の出力とクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃとが位相差のない状態、すなわち、同期状態に引き込まれる。
４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃは一種の位相比較回路として機能する。
Ｄ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃは、コンパレータ５１の出力をそれぞのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃで保持したとき（取り込んだとき）、コンパレータ５１の出力とクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃとの位相差に応じたタイミングでデータＱａ、Ｑｂ、Ｑｘ、Ｑｃを保持していることを意味している。
論理回路５３Ａは、取り込んだデータＱａ、Ｑｂ、Ｑｘ、Ｑｃの値から判定されたクロックとコンパレータ５１からのデータ出力の位相差に応じて電圧信号を出力する。
ループフィルタ５６はローパスフィルタであり、低周波成分、すなわち、直流成分を通過させてＶＣＯ５７に印加する。
電圧制御型発振器であるＶＣＯ５７は入力された電圧に応じた周波数の信号を発生する。すなわち、ＶＣＯ５７はクロックＣＫａ、ＣＫｂ、ＣＫｃ、ＣＫｘをコンパレータ５１の出力と相対的な位相差を保たせながら周波数可変で発生する。ＶＣＯ５７で発生された信号がクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃとしてＤ型ＦＦ５２ａ、５２ｂ、５２ｘ、５２ｃに印加されて、データの取り込みに使用される。
以上の動作を繰り返すと、コンパレータ５１の出力とクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃとが位相差のない状態、すなわち、同期状態に引き込まれる。
たとえば、伝送路２Ａにおける劣化によりクロックＣＫｂとＣＫｃの間にデータ遷移にあった場合、ＡＧＣ回路５ＡのＡＧＣ機能が安定しているなら、論理回路５３Ａにおいて、クロックＣＫｘでＤ型ＦＦ５２ｘが取り込んだデータ値Ｑｘと、クロックＣＫｂ、ＣＫｃでＤ型ＦＦ５２ｂ、５２ｃで取り込んだデータ値Ｑｂ、Ｑｃの不一致を検出するとクロックとデータの位相差を判別することができる。
もし、データ値Ｑｘがデータ値Ｑｂと不一致ならばデータの遷移はクロックＣＫｘより前にあったことになる。他方、データ値Ｑｃと不一致ならばデータ遷移はクロックＣＫｘより後にあったことになる。
これは、いわゆる、Ｂａｎｇ−Ｂａｎｇ型位相比較器なので、図６に図解したＡＧＣ回路５Ａは、コンパレータ５１の出力から抽出したデータパルスとクロックの位相情報をフィードバックして、クロックＣＫａ、ＣＫｂ、ＣＫｃ、ＣＫｘを再生する、クロック・リカバリＰＬＬ回路を構成している。
もし、データ値Ｑｘがデータ値Ｑｂと不一致ならばデータの遷移はクロックＣＫｘより前にあったことになる。他方、データ値Ｑｃと不一致ならばデータ遷移はクロックＣＫｘより後にあったことになる。
これは、いわゆる、Ｂａｎｇ−Ｂａｎｇ型位相比較器なので、図６に図解したＡＧＣ回路５Ａは、コンパレータ５１の出力から抽出したデータパルスとクロックの位相情報をフィードバックして、クロックＣＫａ、ＣＫｂ、ＣＫｃ、ＣＫｘを再生する、クロック・リカバリＰＬＬ回路を構成している。
以上、ＡＧＣ回路５Ｂの動作説明を簡単にするために、４相のクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃについて述べた。すなわち、４相のクロックＣＫａ、ＣＫｂ、ＣＫｃで４個のＤ型ＦＦ５２ａ、５２ｂ、５２ｃで取り込んだ３連続データＱａ、Ｑｂ、Ｑｃの遷移パターンと、クロックＣＫｘでＤ型ＦＦ５２ｘで取り込んだデータ値ＱｘでＨＰＦ３Ａの利得の過不足を、論得回路５３Ａにおいて判定する例を述べた。
本実施の形態においては、たとえば、図８に示す、６相クロックを使って６個並列に設けたＤ型ＦＦ（図示せず）でＨＰＦ回路３Ａからの出力を取り込むこともできる。
この場合、クロックＣＫｃとＣＫａの中間クロックＣｙで取り込んだデータ値Ｑｙ、クロックＣＫａとＣＫｂの中間クロックＣＫｚで取り込んだデータ値Ｑｚを用いてデータ値Ｑｂ、Ｑｃ、Ｑａの遷移パターンとデータ値Ｑｙの組み合わせと、データ値Ｑｃ、Ｑａ、Ｑｂの遷移パターンと値Ｑｚの組み合わせでも上記同様に、論理回路５３ＡにおいてＨＰＦ回路３Ａの利得の過不足を判定することができる。これらを併用することで判定の機会が増えてＡＧＣ回路５Ａの応答を高速な応答にすることができる。
この場合、クロックＣＫｃとＣＫａの中間クロックＣｙで取り込んだデータ値Ｑｙ、クロックＣＫａとＣＫｂの中間クロックＣＫｚで取り込んだデータ値Ｑｚを用いてデータ値Ｑｂ、Ｑｃ、Ｑａの遷移パターンとデータ値Ｑｙの組み合わせと、データ値Ｑｃ、Ｑａ、Ｑｂの遷移パターンと値Ｑｚの組み合わせでも上記同様に、論理回路５３ＡにおいてＨＰＦ回路３Ａの利得の過不足を判定することができる。これらを併用することで判定の機会が増えてＡＧＣ回路５Ａの応答を高速な応答にすることができる。
以上、３相のリタイミングクロックと３相の中間クロックでＡＧＣ回路５Ａを構成する例を示した。
同様に４相のリタイミングクロックと４相の中間クロックによる構成、あるいは、５相のリタイミングクロックと５相の中間クロックによる構成なども可能である。
同様に４相のリタイミングクロックと４相の中間クロックによる構成、あるいは、５相のリタイミングクロックと５相の中間クロックによる構成なども可能である。
クロックを自由に多相化できるのと同様、単相クロックと１個のＤ型ＦＦによってＡＧＣを構成することもできる。
図９に図解したように、クロックがデータのアイパターンのセンターと遷移領域に交互に位置するようにクロックのタイミングを調整しておけば、複数並列に設けられるＤ型ＦＦが次々に取り込む値を論理回路内で記憶しておいて同様の判定処理をすることができる。
図９に図解したように、クロックがデータのアイパターンのセンターと遷移領域に交互に位置するようにクロックのタイミングを調整しておけば、複数並列に設けられるＤ型ＦＦが次々に取り込む値を論理回路内で記憶しておいて同様の判定処理をすることができる。
以上、第１実施の形態によれば、ＶＣＯ５７を含むＰＬＬ回路において、伝送路３の劣化状態に起因して劣化している受信データとの位相同期がとれたクロック、たとえば、４相クロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃを用いており、正確な利得制御信号Ｓ−ＡＧＣを生成することができる。その結果、ＨＰＦ回路３Ａの利得を正確に制御することが可能となる。
第２実施の形態
図１０に図解したＡＧＣ回路５Ｂを参照して本発明の第２実施の形態を述べる。
第２実施の形態のＡＧＣ回路５Ｂは、ＨＰＦ回路３の利得制御に加えて、オフセット補正を行うＡＧＣ回路である。
本実施の形態においては、差動型利得制御型ではないＨＰＦ回路３を用いている。
ＡＧＣ回路５Ｂは、第１実施の形態のＡＧＣ回路５Ａの回路構成に、加算回路５８と、第２ＤＡ変換器５９を付加し、図６に図解した論理回路５３Ａに代えて論理回路５３Ｂを設けている。
論理回路５３Ｂは、論理回路５３Ａと同様、利得制御信号Ｄ−ＡＧＣを生成する他、オフセット補正信号Ｄ−ＯＣを生成する。
その他の回路構成は、基本的に、第１実施の形態のＡＧＣ回路５Ａと同様である。
図１０に図解したＡＧＣ回路５Ｂを参照して本発明の第２実施の形態を述べる。
第２実施の形態のＡＧＣ回路５Ｂは、ＨＰＦ回路３の利得制御に加えて、オフセット補正を行うＡＧＣ回路である。
本実施の形態においては、差動型利得制御型ではないＨＰＦ回路３を用いている。
ＡＧＣ回路５Ｂは、第１実施の形態のＡＧＣ回路５Ａの回路構成に、加算回路５８と、第２ＤＡ変換器５９を付加し、図６に図解した論理回路５３Ａに代えて論理回路５３Ｂを設けている。
論理回路５３Ｂは、論理回路５３Ａと同様、利得制御信号Ｄ−ＡＧＣを生成する他、オフセット補正信号Ｄ−ＯＣを生成する。
その他の回路構成は、基本的に、第１実施の形態のＡＧＣ回路５Ａと同様である。
ＶＣＯ５７ＢとＤ型ＦＦ５２Ｂについて述べる。
たとえば、ＶＣＯ５７Ｂで４相のクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃを生成させて４個並列に設けられたＤ型ＦＦ５２Ｂによってコンパレータ５１の出力を取り込むことができる。また、ＶＣＯ５７Ｂから６相クロックを発生させて６個並列に設けられたＤ型ＦＦ５２Ｂでコンパレータ５１の出力を取り込むこともできる。さらに、４相のリタイミングクロックと４相の中間クロックによる構成、あるいは、５相のリタイミングクロックと５相の中間クロックによる構成なども可能である。クロックを自由に多相化できるのと同様、単相クロックと１個のＤ型ＦＦによってＡＧＣ５Ｂを構成することもできる。
たとえば、ＶＣＯ５７Ｂで４相のクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃを生成させて４個並列に設けられたＤ型ＦＦ５２Ｂによってコンパレータ５１の出力を取り込むことができる。また、ＶＣＯ５７Ｂから６相クロックを発生させて６個並列に設けられたＤ型ＦＦ５２Ｂでコンパレータ５１の出力を取り込むこともできる。さらに、４相のリタイミングクロックと４相の中間クロックによる構成、あるいは、５相のリタイミングクロックと５相の中間クロックによる構成なども可能である。クロックを自由に多相化できるのと同様、単相クロックと１個のＤ型ＦＦによってＡＧＣ５Ｂを構成することもできる。
第１実施の形態の改善事項について考察する。
図６を参照して述べた第１実施の形態のＰＬＬ回路を含むＡＧＣ回路５Ａでは、ＨＰＦ回路３Ａおよびその後に位置するコンパレータ５１のオフセットに正常な動作を阻害される可能性がある。たとえば、オフセットによりＨＰＦ回路３Ａもしくはコンパレータ５１の出力が「１」に偏る傾向があった場合、コンパレータ５１の出力の遷移において「０」から「１」に立ち上がる遷移は早い時刻に分布し、データ「１」からデータ「０」に立ち下がる遷移は遅い時刻に分布するようになる。第１実施の形態のＡＧＣ回路５Ａ内のＰＬＬ回路はこの２つの分布の平均時刻にリタイミング・クロックを同期させる。その結果、そのクロックで取り込まれる遷移領域の取り込み結果はほとんどが「１」になってしまい、論理回路５３ＡにおいてＨＰＦ回路３Ａの利得が適正であるか否かの判定ができなくなる可能性がある。
図６を参照して述べた第１実施の形態のＰＬＬ回路を含むＡＧＣ回路５Ａでは、ＨＰＦ回路３Ａおよびその後に位置するコンパレータ５１のオフセットに正常な動作を阻害される可能性がある。たとえば、オフセットによりＨＰＦ回路３Ａもしくはコンパレータ５１の出力が「１」に偏る傾向があった場合、コンパレータ５１の出力の遷移において「０」から「１」に立ち上がる遷移は早い時刻に分布し、データ「１」からデータ「０」に立ち下がる遷移は遅い時刻に分布するようになる。第１実施の形態のＡＧＣ回路５Ａ内のＰＬＬ回路はこの２つの分布の平均時刻にリタイミング・クロックを同期させる。その結果、そのクロックで取り込まれる遷移領域の取り込み結果はほとんどが「１」になってしまい、論理回路５３ＡにおいてＨＰＦ回路３Ａの利得が適正であるか否かの判定ができなくなる可能性がある。
第２実施の形態のＡＧＣ回路５Ｂは上記不具合を改善する。
ＡＧＣ回路がすべてのデータの遷移を漏れなく検出する中間クロックによって動作するＤ型ＦＦを持つならば、中間（遷移）クロックが取り込んだ値はオフセットがないときには「０」と「１」の個数の累計は等しくなるはずである。累計に偏りが出るのはＨＰＦ回路３とコンパレータ５１にオフセットがあるためである。
本実施の形態においては、ＡＧＣ回路５Ｂにより「０」と「１」の累計からオフセット制御（補正）量を演算してオフセット補正信号Ｄ−ＯＣを生成し、その信号Ｄ−ＯＣを第２ＤＡ変換器５９でアナログ信号Ｓ−ＯＣにしてコンパレータ５１の前段に設けた加算回路５８にフィードバックする。これにより、ＨＰＦ回路３などのアナログ回路のオフセットをキャンセルすることができる。
ＡＧＣ回路がすべてのデータの遷移を漏れなく検出する中間クロックによって動作するＤ型ＦＦを持つならば、中間（遷移）クロックが取り込んだ値はオフセットがないときには「０」と「１」の個数の累計は等しくなるはずである。累計に偏りが出るのはＨＰＦ回路３とコンパレータ５１にオフセットがあるためである。
本実施の形態においては、ＡＧＣ回路５Ｂにより「０」と「１」の累計からオフセット制御（補正）量を演算してオフセット補正信号Ｄ−ＯＣを生成し、その信号Ｄ−ＯＣを第２ＤＡ変換器５９でアナログ信号Ｓ−ＯＣにしてコンパレータ５１の前段に設けた加算回路５８にフィードバックする。これにより、ＨＰＦ回路３などのアナログ回路のオフセットをキャンセルすることができる。
図１０に図解した論理回路５３Ｂにおける自動利得制御（ＡＧＣ）、位相同期（ＰＬＬ）、オフセットキャンセル（ＯＣ）の各フィードバック制御に用いるＨＰＦ回路の利得判定、ＶＣＯの位相判定、オフセットの判定は、表２の真理値表に基づく。
加算回路５８は、ＨＰＦ回路３で伝送路２Ａの劣化が補償されたデータのオフセットを、第２ＤＡ変換器５９を経由してＡＧＣ回路５Ｂから出力されたオフセット補正信号Ｓ−ＯＣを加算して、ＨＰＦ回路３の出力信号のオフセットを補正する。
第１ＤＡ変換器５４を経由してＡＧＣ回路５Ｂから出力された利得調整信号Ｓ−ＡＧＣによってＨＰＦ回路３の利得を制御することは、図４および図６を参照して述べたことと同じである。
図１１は図１０のＡＧＣ回路５Ｂに好適な、ＶＣＯ５７Ｂとしての、クロック発生回路６の回路構成の１例を示す図である。
クロック発生回路６は、２組の３段インバータリング６１、６２、６３から成り立っており、図中上半分のリング発振回路６ＡからクロックＣＫａ、ＣＫｂ、ＣＫｃを得る。図中、上半分のリング発振回路６Ａと下半分のリング発振回路６Ｂは駆動力の弱いクロスカップル・インバーター６Ｃで連結されていて同じ周波数で位相が反転した状態で発振している。
図１２はクロック発生回路６の動作の様子を示すタイミングチャートである。遷移（中間）クロックＣＫｘはクロック発生回路６の下半分のリング発振回路６Ｂから得られる。
クロック発生回路６によれば時間的に等間隔のリタイミングクロックＣＫａ、ＣＫｂ、ＣＫｃと、クロックＣＫｂとＣＫｃの中間クロックである遷移クロックＣＫｘが得られる。
なお、図１１のクロック発生回路６の構成ではインバータは電流制御型になっており、制御入力によって電流を調整することで発振周波数を設定することが可能なＶＣＯ５７Ｂとして機能する。
クロック発生回路６は、２組の３段インバータリング６１、６２、６３から成り立っており、図中上半分のリング発振回路６ＡからクロックＣＫａ、ＣＫｂ、ＣＫｃを得る。図中、上半分のリング発振回路６Ａと下半分のリング発振回路６Ｂは駆動力の弱いクロスカップル・インバーター６Ｃで連結されていて同じ周波数で位相が反転した状態で発振している。
図１２はクロック発生回路６の動作の様子を示すタイミングチャートである。遷移（中間）クロックＣＫｘはクロック発生回路６の下半分のリング発振回路６Ｂから得られる。
クロック発生回路６によれば時間的に等間隔のリタイミングクロックＣＫａ、ＣＫｂ、ＣＫｃと、クロックＣＫｂとＣＫｃの中間クロックである遷移クロックＣＫｘが得られる。
なお、図１１のクロック発生回路６の構成ではインバータは電流制御型になっており、制御入力によって電流を調整することで発振周波数を設定することが可能なＶＣＯ５７Ｂとして機能する。
第３実施の形態
図１３、図１４を参照して本発明の第３実施の形態について述べる。
ケーブルデータ通信の中にはクロックそのものを伝送せず、データの伝送だけで広い範囲の伝送レートに自律的に対応することが要求される通信システムがある。
たとえば、特許文献１（特許第3596196号）に記載されているＧＶＩＦを例示すると、受信機の初期化および受信の異常を検出した時に送信機へ参照クロック送信を要求して送られてきた参照クロックでＶＣＯを伝送レートに引き込むシーケンス・マシーンが組み込まれている。
図１３、図１４を参照して本発明の第３実施の形態について述べる。
ケーブルデータ通信の中にはクロックそのものを伝送せず、データの伝送だけで広い範囲の伝送レートに自律的に対応することが要求される通信システムがある。
たとえば、特許文献１（特許第3596196号）に記載されているＧＶＩＦを例示すると、受信機の初期化および受信の異常を検出した時に送信機へ参照クロック送信を要求して送られてきた参照クロックでＶＣＯを伝送レートに引き込むシーケンス・マシーンが組み込まれている。
イコライザー（等化器）を搭載する受信機では、参照クロックの受信時にハイパスフィルタ回路の利得をケーブルの減衰に見合う適正状態に合わせこんでしまうことが望ましい。しかしながら、ＧＶＩＦで用いるような参照クロックはパルスデータの並びで見ると、データ列は「１１００１１００…」であり、ＡＧＣ回路５が利得を判定するのに必要な「０１０」というデータ遷移が存在しない。
図１３に示すように、参照クロックによるＶＣＯの同期引き込み機構をＡＧＣ回路５に適応するには、参照クロックを、「１０１０」という遷移と長い「１」の連続（データ列）と、「０」の連続（データ列）を組み合わせたパルス列にすればよい。
図１４のＡＧＣ回路５Ｃの回路例ではこのパルス列は１２ビット長の繰返し周期を持ち、位相周波数決定（ＰＦＤ）回路７１の前置Ｎ分周器７２、７３を２分周器を用いて構成すればＰＦＤ回路７１には１２ビット周期のクロックが入力される。
ＶＣＯ５７Ｃの発振は３ビット周期であることから前置Ｎ分周器７２、７３を４分周器とすればＰＦＤ回路７１にはやはり１２ビット周期のクロックが入力されることになり、ＰＦＤ回路７１によって位相と周波数の比較を行ってＶＣＯ５７Ｃを３ビットの周期発振に引き込むことができる。
図１４のＡＧＣ回路５Ｃの回路例ではこのパルス列は１２ビット長の繰返し周期を持ち、位相周波数決定（ＰＦＤ）回路７１の前置Ｎ分周器７２、７３を２分周器を用いて構成すればＰＦＤ回路７１には１２ビット周期のクロックが入力される。
ＶＣＯ５７Ｃの発振は３ビット周期であることから前置Ｎ分周器７２、７３を４分周器とすればＰＦＤ回路７１にはやはり１２ビット周期のクロックが入力されることになり、ＰＦＤ回路７１によって位相と周波数の比較を行ってＶＣＯ５７Ｃを３ビットの周期発振に引き込むことができる。
他方、図１４に図解のＡＧＣ回路５Ｃの回路構成は、ＶＣＯ５７Ｃの出力をトリガーとしてＨＰＦ回路３の出力を取り込むクロック数に応じて複数並列に設けられたＤ型ＦＦ５２Ｃ、もしくはラッチド・コンパレータを共有して、ＨＰＦ回路３の利得の自動調整とＶＣＯ５７Ｃの周波数と位相同期とＨＰＦ回路３のオフセットキャンセルを並列に行う受信機の構成を示している。
図１４のＡＧＣ回路５Ｃの回路構成ではデータ伝送がシングルエンドで行われているが、差動で行われてもよい。差動の場合でも、ＡＧＣ、ＰＬＬ、オフセットキャンセル処理はすべてコンパレータ５１で２値化されたシングルエンド信号で行われている。これらの処理ではＨＰＦ回路３の出力のパルス遷移パターンとゼロクロス時刻情報だけを用いており、ＨＰＦ回路３の出力波形の形状や振幅は用いていない。したがって、コンパレータ５１でゼロクロスの時刻情報が保存されるならば、コンパレータ５１の出力を「０／１」の２値シングルエンド信号に変換してしまってもかまわない。これは回路の単純化や省電力化に向いている。
図１４のＡＧＣ回路５Ｃの回路構成ではデータ伝送がシングルエンドで行われているが、差動で行われてもよい。差動の場合でも、ＡＧＣ、ＰＬＬ、オフセットキャンセル処理はすべてコンパレータ５１で２値化されたシングルエンド信号で行われている。これらの処理ではＨＰＦ回路３の出力のパルス遷移パターンとゼロクロス時刻情報だけを用いており、ＨＰＦ回路３の出力波形の形状や振幅は用いていない。したがって、コンパレータ５１でゼロクロスの時刻情報が保存されるならば、コンパレータ５１の出力を「０／１」の２値シングルエンド信号に変換してしまってもかまわない。これは回路の単純化や省電力化に向いている。
第４実施の形態（利得制御）
本発明の第４実施の形態として、たとえば、第２および第３実施の形態における論理回路５３Ｂ、５３Ｃとして適用する論理回路５３Ｄの回路構成の具体例を述べる。
図１５は、６相のクロックＣＫａ、ＣＫｂ、ＣＫｃおよび遷移（中間）クロックＣＫｘ、ＣＫｙ、ＣＫｚを使って６個のＤ型ＦＦ５２ａ〜５２ｙでＨＰＦ回路３の出力をコンパレータ５１で２値化した後のデータを取り込んだ場合の論理回路の１例を示す図である。
図１６はそのタイミング図である。
本発明の第４実施の形態として、たとえば、第２および第３実施の形態における論理回路５３Ｂ、５３Ｃとして適用する論理回路５３Ｄの回路構成の具体例を述べる。
図１５は、６相のクロックＣＫａ、ＣＫｂ、ＣＫｃおよび遷移（中間）クロックＣＫｘ、ＣＫｙ、ＣＫｚを使って６個のＤ型ＦＦ５２ａ〜５２ｙでＨＰＦ回路３の出力をコンパレータ５１で２値化した後のデータを取り込んだ場合の論理回路の１例を示す図である。
図１６はそのタイミング図である。
図１５の論理回路５３Ｄは、遅延回路８１と、１０個並列に設けられたＤ型ＦＦ８２と、３個の利得判定回路８３〜８５と、利得集計回路８６とを有する。
論理回路５３Ｄの前段にコンパレータ５１の出力を取り込む（保持する）６個のＤ型ＦＦ５２ａ〜５２ｙが設けられている。論理回路５３Ｄの後段にＤＡ変換器５４が設けられている。ＤＡ変換器５４から利得制御信号Ｓ−ＡＧＣがＨＰＦ回路３に出力される。
論理回路５３Ｄの前段にコンパレータ５１の出力を取り込む（保持する）６個のＤ型ＦＦ５２ａ〜５２ｙが設けられている。論理回路５３Ｄの後段にＤＡ変換器５４が設けられている。ＤＡ変換器５４から利得制御信号Ｓ−ＡＧＣがＨＰＦ回路３に出力される。
ＶＣＯ５７で生成されたクロックＣＫａ、ＣＫｂ、ＣＫｃは、連続する３ビットＡ、Ｂ、Ｃをリタイミングするクロックでデータのアイパターンの中央に設定される。
ＶＣＯ５７で生成されたクロックＣＫｘは、クロックＣＫｂとＣＫｃの中間の遷移クロックで、データＢとデータＣの間のデータ遷移に重なるクロックである。クロックＣＫｙは、クロックＣＫｃとＣＫａの中間のクロックで、データＣとデータＡの間のデータ遷移に重なるクロックである。クロックＣＫｚは、クロックＣＫａとＣＫｂの中間のクロックで、データＡとデータＢの間のデータ遷移に重なるクロックである。
データ値Ｑａ、Ｑｂ、Ｑｃはそれぞれ、クロックＣＫａ、ＣＫｂ、ＣＫｃでＤ型ＦＦ５２ａ〜５２ｃに取り込まれたデータであり、データ値Ｑｘ、Ｑｙ、Ｑｚはそれぞれ、クロックＣＫｘ、ＣＫｙ、ＣＫｚでＤ型ＦＦ５２ｘ〜５２ｚに取り込まれたデータである。
図１５に図解した論理回路５３Ｄでは、Ｄ型ＦＦ５２ａ〜５２ｙに取り込まれたデータ値Ｑａ、Ｑｂ、Ｑｃ、Ｑｘ、Ｑｙ、Ｑｚは、遅延回路８１により遅延されたクロックＣＫｙで取り込まれ、データ値ＱＱａ、ＱＱｂ、ＱＱｃ、ＱＱｘ、ＱＱｙ、ＱＱｚとして１０個並列に設けられたＤ型ＦＦ８２においてデシリアライズされる。データ値ＱＱＱｂ、ＱＱＱｘ、ＱＱＱｃ及び値ＱＱＱｙは、デシリアライズされたデータ値ＱＱｂ、ＱＱｘ、ＱＱｃ、ＱＱｙをクロックＣＫｙにより取り込んだデータである。
ＶＣＯ５７で生成されたクロックＣＫｘは、クロックＣＫｂとＣＫｃの中間の遷移クロックで、データＢとデータＣの間のデータ遷移に重なるクロックである。クロックＣＫｙは、クロックＣＫｃとＣＫａの中間のクロックで、データＣとデータＡの間のデータ遷移に重なるクロックである。クロックＣＫｚは、クロックＣＫａとＣＫｂの中間のクロックで、データＡとデータＢの間のデータ遷移に重なるクロックである。
データ値Ｑａ、Ｑｂ、Ｑｃはそれぞれ、クロックＣＫａ、ＣＫｂ、ＣＫｃでＤ型ＦＦ５２ａ〜５２ｃに取り込まれたデータであり、データ値Ｑｘ、Ｑｙ、Ｑｚはそれぞれ、クロックＣＫｘ、ＣＫｙ、ＣＫｚでＤ型ＦＦ５２ｘ〜５２ｚに取り込まれたデータである。
図１５に図解した論理回路５３Ｄでは、Ｄ型ＦＦ５２ａ〜５２ｙに取り込まれたデータ値Ｑａ、Ｑｂ、Ｑｃ、Ｑｘ、Ｑｙ、Ｑｚは、遅延回路８１により遅延されたクロックＣＫｙで取り込まれ、データ値ＱＱａ、ＱＱｂ、ＱＱｃ、ＱＱｘ、ＱＱｙ、ＱＱｚとして１０個並列に設けられたＤ型ＦＦ８２においてデシリアライズされる。データ値ＱＱＱｂ、ＱＱＱｘ、ＱＱＱｃ及び値ＱＱＱｙは、デシリアライズされたデータ値ＱＱｂ、ＱＱｘ、ＱＱｃ、ＱＱｙをクロックＣＫｙにより取り込んだデータである。
利得判定回路８３〜８５は、それぞれ連続する３ビットのデータと第２と第３の遷移領域のデータが入力となる。
それぞれの利得判定回路８３〜８５は、表２の真理値表に則り利得が不足の場合にはアップ（ＵＰ）信号を、利得が過剰の場合にはダウン（ＤＮ）信号をアサートする。
各利得判定回路８３〜８５から出力されたＵＰ信号またはＤＮ信号は、利得集計回路８６で集計され、ＤＡ変換器５４への入力データ、すなわち、利得制御信号Ｄ−ＡＧＣを決定する信号となる。
それぞれの利得判定回路８３〜８５は、表２の真理値表に則り利得が不足の場合にはアップ（ＵＰ）信号を、利得が過剰の場合にはダウン（ＤＮ）信号をアサートする。
各利得判定回路８３〜８５から出力されたＵＰ信号またはＤＮ信号は、利得集計回路８６で集計され、ＤＡ変換器５４への入力データ、すなわち、利得制御信号Ｄ−ＡＧＣを決定する信号となる。
図１７に利得集計回路８６における利得最適化の処理フローの一例を示す。
利得集計回路８６は、各クロック周期でのＵＰの総和及びＤＮの総和を集計し、ＵＰの総和とＤＮの総和の差（ｍ）を求める。ｍの累積ΣｍをＭとする。
累積Ｍの値が固定値Ｋよりも大きくなったら、利得集計回路８６は利得が過剰であると判断し、ＤＡ変換器５４への入力を１ユニット下げる。そして、Ｍの値を（Ｍ−Ｋ）とする。または、Ｍ＝０とする。
累積Ｍの値が−Ｋよりも小さくなったら、利得集計回路８６は利得が不足であると判断し、ＤＡ変換器５４への入力を１ユニット上げる。そして、Ｍの値を（Ｍ＋Ｋ）とする。または、Ｍ＝０とする。
利得集計回路８６における上述した処理を繰り返すことにより、ＨＰＦ回路３の利得は最適値に定まる。
利得集計回路８６は、各クロック周期でのＵＰの総和及びＤＮの総和を集計し、ＵＰの総和とＤＮの総和の差（ｍ）を求める。ｍの累積ΣｍをＭとする。
累積Ｍの値が固定値Ｋよりも大きくなったら、利得集計回路８６は利得が過剰であると判断し、ＤＡ変換器５４への入力を１ユニット下げる。そして、Ｍの値を（Ｍ−Ｋ）とする。または、Ｍ＝０とする。
累積Ｍの値が−Ｋよりも小さくなったら、利得集計回路８６は利得が不足であると判断し、ＤＡ変換器５４への入力を１ユニット上げる。そして、Ｍの値を（Ｍ＋Ｋ）とする。または、Ｍ＝０とする。
利得集計回路８６における上述した処理を繰り返すことにより、ＨＰＦ回路３の利得は最適値に定まる。
第４実施の形態の論理回路５３Ｄを、上述した種々の論理回路５３として、たとえば、図１０を参照した述べた論理回路５３Ｂ、図１４を参照して述べた論理回路５３Ｃに適用することができる。
第５実施の形態（オフセット補正）
本発明の第５実施の形態として、たとえば、第２および第３実施の形態における論理回路５３Ｂ、５３Ｃとして適用する論理回路５３Ｅの回路構成の具体例を述べる。
図１８は、ＶＣＯ５７から出力される６相クロックを使って６個のＤ型ＦＦ５２ａ〜５２ｙでＨＰＦ回路３の出力を取り込んだ場合のＨＰＦ回路３のオフセットをキャンセルするための論理回路の一例を示す図である。
クロックＣＫａ、ＣＫｂ、ＣＫｃは、連続する３ビットＡ、Ｂ、Ｃをリタイミングするクロックで、データのアイパターン中央に設定される。
クロックＣＫｘは、クロックＣＫｂとＣＫｃの中間のクロックで、データＢとデータＣの間のデータ遷移に重なるクロックである。クロックＣＫｙは、クロックＣＫｃとＣＫａの中間のクロックで、データＣとデータＡの間のデータ遷移に重なるクロックである。クロックＣＫｚは、クロックＣＫａとＣＫｂの中間のクロックで、データＡとデータＢの間のデータ遷移に重なるクロックである。
データ値Ｑｘ、Ｑｙ、Ｑｚはそれぞれデータの遷移領域に重なるクロックＣＫｘ、ＣＫｙ、ＣＫｚでＤ型ＦＦ５２ａ〜５２ｙに取り込まれたデータである。
図１８の回路例では、データ値Ｑｘ、Ｑｙ、Ｑｚは、遅延回路８１により取り込まれたクロックＣＫｙで取り込まれ、６個並列に設けられたＤ型ＦＦ８２Ａにおいてデータ値ＱＱｘ、ＱＱｙ、ＱＱｚとしてデシリアライズされている。
本発明の第５実施の形態として、たとえば、第２および第３実施の形態における論理回路５３Ｂ、５３Ｃとして適用する論理回路５３Ｅの回路構成の具体例を述べる。
図１８は、ＶＣＯ５７から出力される６相クロックを使って６個のＤ型ＦＦ５２ａ〜５２ｙでＨＰＦ回路３の出力を取り込んだ場合のＨＰＦ回路３のオフセットをキャンセルするための論理回路の一例を示す図である。
クロックＣＫａ、ＣＫｂ、ＣＫｃは、連続する３ビットＡ、Ｂ、Ｃをリタイミングするクロックで、データのアイパターン中央に設定される。
クロックＣＫｘは、クロックＣＫｂとＣＫｃの中間のクロックで、データＢとデータＣの間のデータ遷移に重なるクロックである。クロックＣＫｙは、クロックＣＫｃとＣＫａの中間のクロックで、データＣとデータＡの間のデータ遷移に重なるクロックである。クロックＣＫｚは、クロックＣＫａとＣＫｂの中間のクロックで、データＡとデータＢの間のデータ遷移に重なるクロックである。
データ値Ｑｘ、Ｑｙ、Ｑｚはそれぞれデータの遷移領域に重なるクロックＣＫｘ、ＣＫｙ、ＣＫｚでＤ型ＦＦ５２ａ〜５２ｙに取り込まれたデータである。
図１８の回路例では、データ値Ｑｘ、Ｑｙ、Ｑｚは、遅延回路８１により取り込まれたクロックＣＫｙで取り込まれ、６個並列に設けられたＤ型ＦＦ８２Ａにおいてデータ値ＱＱｘ、ＱＱｙ、ＱＱｚとしてデシリアライズされている。
オフセット集計回路８７は、データの遷移領域の各データを集計する。
図１９にオフセット集計回路８７が行うオフセットキャンセルの処理フローの一例を示す。
オフセット集計回路８７は、各クロック周期でのデータの遷移領域の「１」の個数の総和及び「０」の個数の総和を集計し、「１」の個数の総和と「０」の個数の総和の差（ｎ）を求める。ｎの累積ΣｎをＮとする。
累積Ｎの値が固定値Ｊよりも大きくなったら、オフセット集計回路８７は、オフセットが正（＋）側になっていると判断し、ＤＡ変換器５４への入力を１ユニット下げる。そして、Ｎ＝Ｎ−Ｊとする。または、Ｎ＝０とする。
累積Ｎの値が−Ｊよりも小さくなったら、オフセット集計回路８７は、オフセットが負（−）側になっていると判断し、ＤＡ変換器５４への入力を１ユニット上げる。そして、Ｎ＝Ｎ＋Ｊとする。または、Ｎ＝０とする。
このオフセット集計回路８７がフローの処理を繰り返すことにより、ＨＰＦ回路３のオフセットをキャンセルすることができる適切なオフセット補正信号Ｓ−ＯＣが生成される。オフセット補正信号Ｓ−ＯＣは、加算回路５８に印加されて、ＨＰＦ回路３のオフセットを補正するのに使用される。
図１９にオフセット集計回路８７が行うオフセットキャンセルの処理フローの一例を示す。
オフセット集計回路８７は、各クロック周期でのデータの遷移領域の「１」の個数の総和及び「０」の個数の総和を集計し、「１」の個数の総和と「０」の個数の総和の差（ｎ）を求める。ｎの累積ΣｎをＮとする。
累積Ｎの値が固定値Ｊよりも大きくなったら、オフセット集計回路８７は、オフセットが正（＋）側になっていると判断し、ＤＡ変換器５４への入力を１ユニット下げる。そして、Ｎ＝Ｎ−Ｊとする。または、Ｎ＝０とする。
累積Ｎの値が−Ｊよりも小さくなったら、オフセット集計回路８７は、オフセットが負（−）側になっていると判断し、ＤＡ変換器５４への入力を１ユニット上げる。そして、Ｎ＝Ｎ＋Ｊとする。または、Ｎ＝０とする。
このオフセット集計回路８７がフローの処理を繰り返すことにより、ＨＰＦ回路３のオフセットをキャンセルすることができる適切なオフセット補正信号Ｓ−ＯＣが生成される。オフセット補正信号Ｓ−ＯＣは、加算回路５８に印加されて、ＨＰＦ回路３のオフセットを補正するのに使用される。
変形態様
上述のオフセットキャンセルの例では、オフセット集計回路８７において、データの遷移領域のすべての「１」または「０」を集計していた。連続する２ビットのデータが変化しない場合は、オフセット判定の対象外とすることもできる。
その場合の真理値を表３に示す。
上述のオフセットキャンセルの例では、オフセット集計回路８７において、データの遷移領域のすべての「１」または「０」を集計していた。連続する２ビットのデータが変化しない場合は、オフセット判定の対象外とすることもできる。
その場合の真理値を表３に示す。
上述した表２によるオフセット判定はＮＲＺデータの「０」と「１」の含有率が統計的に等しいときだけ有効であるが、表３に記載した内容にしたがった判定にはその制約が無いという利点がある。
第５実施の形態の論理回路５３Ｅを、上述した論理回路５３として、たとえば、図１０を参照した述べた論理回路５３Ｂ、図１４を参照して述べた論理回路５３Ｃに適用することができる。
第５実施の形態によれば、ＨＰＦ回路３の利得制御に加えて、ＨＰＦ回路３を含む受信回路のオフセットの影響を受けずにＨＰＦ回路３の利得を伝送路２の特性を補償するのに最適な利得に自動的に制御する受信機を構成することが可能となる。
さらに、本実施の形態で用いる論理回路５３におけるオフセットキャンセル回路は、ＨＰＦ回路３より後段の回路構成はＨＰＦ回路３の出力のデータ遷移時刻の情報を保存することができる２値信号で構成される。その結果、アナログフィードバックによるオフセットキャンセルよりも高速伝送に対応する受信機を安価かつ安定に生産できるという利点がある。
第６の実施の形態
図２０を参照して、本発明の第６実施の形態を述べる。
図２０は基準クロックＲＥＦ−ＣＬＫとＮＲＺデータが減衰特性が同等の伝送線路を介して伝送される場合の応用例を示す。
ＡＧＣ回路５Ｅは、コンパレータ５１と、４個並列に設けられたＤ型ＦＦ５２と、論理回路５３Ｅとを有する。
ＡＧＣ回路５Ｅはさらに、加算回路９１と、高周波減衰推定回路９２とを有する。
図２０においては、図解の簡略化のため、たとえば、図１０を参照して述べた、チャージポンプ回路５５、ループフィルタ５６およびＶＣＯ５７Ｂを含むＰＬＬ回路の図解を割愛している。
４個並列に設けられたＤ型ＦＦ５２には、上述した実施の形態と同様、図示しないＶＣＯ５７からのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが印加される。
ＨＰＦ回路３は、第１伝送路２ａを経由して伝送されるシリアルデータを等化する。
図２０を参照して、本発明の第６実施の形態を述べる。
図２０は基準クロックＲＥＦ−ＣＬＫとＮＲＺデータが減衰特性が同等の伝送線路を介して伝送される場合の応用例を示す。
ＡＧＣ回路５Ｅは、コンパレータ５１と、４個並列に設けられたＤ型ＦＦ５２と、論理回路５３Ｅとを有する。
ＡＧＣ回路５Ｅはさらに、加算回路９１と、高周波減衰推定回路９２とを有する。
図２０においては、図解の簡略化のため、たとえば、図１０を参照して述べた、チャージポンプ回路５５、ループフィルタ５６およびＶＣＯ５７Ｂを含むＰＬＬ回路の図解を割愛している。
４個並列に設けられたＤ型ＦＦ５２には、上述した実施の形態と同様、図示しないＶＣＯ５７からのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが印加される。
ＨＰＦ回路３は、第１伝送路２ａを経由して伝送されるシリアルデータを等化する。
高周波減衰推定回路９２は、第２伝送路２ｂを経由して伝送される基準クロックＲＥＦ−ＣＬＫを受信して、第２伝送路２ｂにおける基準クロックＲＥＦ−ＣＬＫの高周波減衰特性を推定する。
第１伝送路２ａと第２伝送路２ｂとは同等の減衰特性を有し、終端抵抗４ａと４ｂも同じ値とする。
クロックＣＬＫは、ＮＲＺ周期と同一周期もしくはその整数倍で必ず「０」と「１」の遷移を繰り返すため、基準クロックＲＥＦ−ＣＬＫの受信端（受信機）での振幅を観測することによって、伝送路２ｂの減衰特性を推定することができる。
なお、特許文献３（特開2005-86379号公報）には、基準クロックの受信端での振幅特性により推定された減衰特性に応じて、ＮＲＺ信号の伝送路減衰特性を補償する手法が示されている。
第１伝送路２ａと第２伝送路２ｂとは同等の減衰特性を有し、終端抵抗４ａと４ｂも同じ値とする。
クロックＣＬＫは、ＮＲＺ周期と同一周期もしくはその整数倍で必ず「０」と「１」の遷移を繰り返すため、基準クロックＲＥＦ−ＣＬＫの受信端（受信機）での振幅を観測することによって、伝送路２ｂの減衰特性を推定することができる。
なお、特許文献３（特開2005-86379号公報）には、基準クロックの受信端での振幅特性により推定された減衰特性に応じて、ＮＲＺ信号の伝送路減衰特性を補償する手法が示されている。
加算回路９１は、論理回路５３ＥおよびＤＡ変換器５４から出力される、上述した利得制御信号と、高周波減衰推定回路９２から出力される高周波減衰特性推定信号Ｓ９２とを加算して、ＨＰＦ回路３に出力する。
このように、第６実施の形態は、基準クロックＲＥＦ−ＣＬＫの高周波減衰特性を推定した結果を反映して利得制御信号Ｓ−ＡＧＣを生成する。
このように、第６実施の形態は、基準クロックＲＥＦ−ＣＬＫの高周波減衰特性を推定した結果を反映して利得制御信号Ｓ−ＡＧＣを生成する。
図２０に図示したＡＧＣ回路５Ｅでは、基準クロックＲＥＦ−ＣＬＫの受信端での振幅特性により推定された減衰特性（高周波減衰特性推定信号Ｓ９２）をコース（Coarse) 値（大まかな値）として、第１伝送路２ａを経由して伝送されるＮＲＺ信号の減衰特性を補償し、さらにＮＲＺ信号の受信波形からファイン（Fine) 値（精密値）として伝送路２ａの減衰（劣化）特性を補償する。
第６実施の形態によれば、基準クロックＲＥＦ−ＣＬＫに基づく高周波減衰推定回路９２の減衰特性の推定結果をＨＰＦ回路３の利得制御のコース値として、ＨＰＦ回路３の利得を迅速に制御し、さらに、論理回路５３Ｅから出力されるＮＲＺ信号の受信波形からＨＰＦ回路３の利得を精密に制御することができる。
第７実施の形態
図２１を参照して、本発明の第７実施の形態を述べる。
図２１は第６実施の形態と同様、基準クロックＲＥＦ−ＣＬＫとＮＲＺデータが減衰特性が同等の伝送路２ａ、２ｂを介して信号が伝送される場合の例を示す。
ＮＲＺパルス信号が伝送される伝送路２ａには終端抵抗４ａを介して上述したハイパスフィルタ（ＨＰＦ）回路３ａが接続されている。
ＡＧＣ回路５Ｆは、図２０に図解したＡＧＣ回路５Ｅと同様、ＨＰＦ回路３ａの後段に設けられたコンパレータ５１と、４個並列に設けられたＤ型ＦＦ５２と、論理回路５３Ｅとを有する。
図２１においても、図解の簡略化のため、たとえば、図１０を参照して述べた、チャージポンプ回路５５、ループフィルタ５６およびＶＣＯ５７を含むＰＬＬ回路の図解を割愛している。４個並列に設けられたＤ型ＦＦ５２には、上述した実施の形態と同様、ＶＣＯ５７からのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが印加される。
図２１を参照して、本発明の第７実施の形態を述べる。
図２１は第６実施の形態と同様、基準クロックＲＥＦ−ＣＬＫとＮＲＺデータが減衰特性が同等の伝送路２ａ、２ｂを介して信号が伝送される場合の例を示す。
ＮＲＺパルス信号が伝送される伝送路２ａには終端抵抗４ａを介して上述したハイパスフィルタ（ＨＰＦ）回路３ａが接続されている。
ＡＧＣ回路５Ｆは、図２０に図解したＡＧＣ回路５Ｅと同様、ＨＰＦ回路３ａの後段に設けられたコンパレータ５１と、４個並列に設けられたＤ型ＦＦ５２と、論理回路５３Ｅとを有する。
図２１においても、図解の簡略化のため、たとえば、図１０を参照して述べた、チャージポンプ回路５５、ループフィルタ５６およびＶＣＯ５７を含むＰＬＬ回路の図解を割愛している。４個並列に設けられたＤ型ＦＦ５２には、上述した実施の形態と同様、ＶＣＯ５７からのクロックＣＫａ、ＣＫｂ、ＣＫｘ、ＣＫｃが印加される。
基準クロックＲＥＦ−ＣＬＫが伝送される伝送路２ａと同等の伝送路２ｂには終端抵抗４ｂを介してＨＰＦ回路３ａと同じ特性のＨＰＦ回路３ｂが設けられている。
ＡＧＣ回路５Ｆはさらに、加算回路９１と、歪み検出回路９３と、歪みの数を計数するカウンター９４とを有する。
カウンター９４は基準クロックＲＥＦ−ＣＬＫの歪みの程度を第２利得制御信号Ｄ−ＡＧＣ２として生成する。
第２利得制御信号Ｄ−ＡＧＣ２は上述した実施の形態と同様、ＨＰＦ回路３ｂの利得を制御する信号である。
ＡＧＣ回路５Ｆはさらに、加算回路９１と、歪み検出回路９３と、歪みの数を計数するカウンター９４とを有する。
カウンター９４は基準クロックＲＥＦ−ＣＬＫの歪みの程度を第２利得制御信号Ｄ−ＡＧＣ２として生成する。
第２利得制御信号Ｄ−ＡＧＣ２は上述した実施の形態と同様、ＨＰＦ回路３ｂの利得を制御する信号である。
ＤＡ変換器５４ａがＨＰＦ回路３ａに第１利得制御信号Ｓ−ＡＧＣ１を印加し、ＤＡ変換器５４ｂがＨＰＦ回路３ｂに第２利得制御信号Ｓ−ＡＧＣ２を印加する。第１利得制御信号Ｓ−ＡＧＣ１は、加算回路９１において論理回路５３Ｆで生成した利得制御信号Ｄ−ＡＧＣに第２利得制御信号Ｄ−ＡＧＣ２を加算した信号である。
図２１に図解したＡＧＣ回路５Ｆは、基準クロックＲＥＦ−ＣＬＫの波形を利得制御型ＨＰＦ回路３ｂ、歪み検出回路９３、カウンター９４及びＤＡ変換器５４ｂのフィードバックループによって最適にし、そのディジタル補正値をＮＲＺ信号の減衰を補償するコース（粗）値とし、さらに論理回路５３ＦでＮＲＺ信号の受信波形からファイン（精密）値として減衰特性を補償することができる。
第７実施の形態によれば、基準クロックＲＥＦ−ＣＬＫの歪みを検出し、それにに基づく高周波減衰推定回路９２の減衰特性の推定結果をＨＰＦ３ｂの利得制御のコース値として、ＨＰＦ回路３ａの利得を迅速に制御し、さらに、論理回路５３Ｆから出力されるＮＲＺ信号の受信波形からＨＰＦ回路３ａの利得を精密に制御することができる。
本発明の実施に際しては、上述した実施の形態を適宜組み合わせることができる。
たとえば、上述したように、図１０を参照して述べたＡＧＣ回路５Ｂ内の論理回路５３Ｂとして、図１５〜図１７を参照して述べた論理回路５３を適用することができるし、図１８および図１９を参照して述べた論理回路５３を適用することができる。
ハイパスフィルタ３は、図７を参照して述べた差動型であってもなくてもよい。
たとえば、上述したように、図１０を参照して述べたＡＧＣ回路５Ｂ内の論理回路５３Ｂとして、図１５〜図１７を参照して述べた論理回路５３を適用することができるし、図１８および図１９を参照して述べた論理回路５３を適用することができる。
ハイパスフィルタ３は、図７を参照して述べた差動型であってもなくてもよい。
また以上述べた本発明に基づく種々の実施の形態によれば、伝送される信号に厳密な振幅に規定が無くてもハイパスフィルタ回路の利得制御が可能であり、常にデータと並送されるクロックも必要ないことから広範囲の送信機に対応した最適な受信ができる。
さらに以上述べた本発明に基づく種々の実施の形態によれば、ハイパスフィルタの利得の自動制御には信号の帯域別電力を比較するためのバンドパスフィルタ（ＢＰＦ）も、電力検出回路も必要としないという、回路構成上の利点がある。換言すれば、回路構成を簡単にできる。
上述したハイパスフィルタ回路の利得の自動調整と、ＰＬＬ回路を構成する電圧制御型発振器（ＶＣＯ）５７の周波数および位相の同期とハイパスフィルタ回路のオフセットキャンセルを並列に行う３重ループを本実施の形態で述べたように制御すると、下記の効果を奏する。すなわち、ハイパスフィルタの利得の自動調整とＶＣＯの周波数および位相の同期とＨＰＦのオフセットキャンセルを時系列で調整することなく、また、シリアルデータを受信しながら同時に最適な受信状態を維持することが可能となる。
本発明の実施に際しては、上述した実施の形態に限定されず、本発明の範囲において、当業者が実施しうる種々の変形態様をとることができる。
１…送信機における信号源、２…伝送路、３…ハイパスフィルタ回路、４…終端抵抗、５…自動利得制御（ＡＧＣ）回路、５１…コンパレータ（２値識別回路）、５２…遅延型フリップフロップ（Ｄ型ＦＦ）、５３…論理回路、５４…ＤＡ変換器、５５…チャージポンプ回路、５６…ループフィルタ、５７…電圧制御型発振器（ＶＣＯ）、５８…加算回路、５９…ＤＡ変換器、７１…位相・周波数検出回路（ＰＦＤ）、７２〜７３…分周回路、７４…チャージポンプ回路、８１…遅延回路、８２Ａ…Ｄ型ＦＦ、８３〜８５…利得判定回路、８６…利得集計回路、８７…オフセット集計回路、９１…加算回路、９２…高周波減衰推定回路、９３…歪み検出回路、９４…カウンター、５、５Ａ、５Ｅ、５Ｆ…自動利得制御（ＡＧＣ）回路、５Ｂ、５Ｃ…自動利得およびオフセット制御回路、Ｓ−ＡＧＣ…利得制御信号、Ｓ−ＯＣ…オフセット補正信号
Claims (15)
- 伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有し、利得が制御可能な補償回路と、
前記補償回路の出力信号を２値識別する２値識別回路と、
該２値識別回路から出力される連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、前記複数の２値シリアルデータのうち少なくとも連続する２のデータの間に位置する遷移データを、ぞれぞれ位相の異なる複数の所定のクロックに応じて保持する複数のデータ保持回路と、
前記複数のデータ保持回路に保持された前記複数のデジタルデータのパターンを判定して、少なくとも、前記補償回路の利得を増減させる利得制御信号を生成して前記補償回路に印加するとともに、前記複数のデータ保持回路に保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を出力する、論理回路と、
前記複数のデータ保持回路および前記論理回路と位相同期回路を構成し、前記論理回路から出力される前記位相差に応じた信号の電圧に応じた周波数で発振して前記複数のデータ保持回路のそれぞれに印加する複数のクロックを発生して前記位相の異なる所定のクロックとして前記複数のデータ保持回路の対応するデータ保持回路に出力する、電圧制御型発振回路と
前記利得が制御可能な補償回路と前記２値識別回路との間に、オフセット補正用の加算回路と、
を有し、
前記複数のデータ保持回路は、前記２値識別回路から出力される連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、当該複数の２値シリアルデータのうちの連続する２つの間の遷移データを前記電圧制御型発振回路から発振された複数のクロックに応じて保持可能に構成されており、
前記論理回路は、
前記複数のデータ保持回路で保持された全てのデータのパターンに基づいて前記利得が制御可能な補償回路の利得を制御する利得制御信号を生成して前記補償回路に印加し、 前記複数のデータ保持回路で保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を前記電圧制御型発振回路に印加し、
前記複数のデータ保持回路で保持された前記遷移データが「１」および「０」それぞれの累計を求めて、前記補償回路を含むアナログ回路のオフセット補正量を算出してオフセット補正信号を生成して前記加算回路に印加する、
利得制御回路。 - 前記利得が制御可能な補償回路は、
前記伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有するハイパスフィルタと、
利得制御可能な増幅回路と
を有する、
請求項１に記載の利得制御回路。 - 前記電圧制御型発振回路は、
前記論理回路から出力される位相差に応じた信号に応じて、前記複数のデータ保持回路における前記２値識別回路から出力される連続する複数の２値シリアルデータを保持するのに用いるクロックを生成する第１リング発振回路と、
前記複数のデータ保持回路における前記データを保持するのに用いるクロックを生成する第２リング発振回路と、
前記第１および第２リング発振回路を接続するカップリング・インバータ回路と
を有する、
請求項１または２に記載の利得制御回路。 - 当該利得制御回路は、
前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して該受信した基準クロックの減衰特性を推定する減衰特性推定回路と、
該減衰特性推定回路で推定した減衰特性信号を、前記論理回路で生成した利得制御信号に加算して前記補償回路に印加する加算回路と
をさらに有する、
請求項１〜３のいずれかに記載の利得制御回路。 - 当該利得制御回路は、
前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して補償する第２補償回路の出力の歪みを検出する歪み検出回路と、
該歪み検出回路で検出した歪みを計数する計数回路と
該計数回路で計数した歪み検出信号を、前記論理回路で生成した利得制御信号に加算して前記補償回路に印加する加算回路と
をさらに有し、
前記計数回路で計数した歪み検出信号を前記第２補償回路に印加して当該第２補償回路の利得を制御する、
請求項１〜３のいずれかに記載の利得制御回路。 - 前記論理回路は、
前記複数のデータ保持回路において保持された複数のデータをデシリアル化する回路と、
前記デシリアル化された複数のデータと、前記複数のデータ保持回路において保持された前記複数のデータとのパターンを判定して前記補償回路の利得を増加または減少させるかの利得を決定する、複数の利得判定回路と、
前記複数の利得判定回路の結果を集計する利得集計回路と
を有し、
前記利得集計回路が、前記補償回路の利得制御信号を生成する、
請求項１〜５のいずれかに記載の利得制御回路。 - 前記伝送路を伝送されたシリアル２値データはＮＲＺデータであり、
複数の利得判定回路はそれぞれ、連続する３ビットのデータと、第２および第３のデータとのパターンを判定して前記補償回路の利得を増加または減少させるかの利得を決定し、
前記利得集計回路は前記複数の利得判定回路の結果を集計する、
請求項６に記載の利得制御回路。 - 前記利得集計回路は、
連続する３ビットのアイパターンの中央で取り込んだ第１の値と、第２の値と第２と第３の遷移領域の値と第３の値が「０００１、０１００、１０１１及び１１１０」の場合は、前記補償回路の利得が不足していると判断しその利得を増大させる信号を出力し、
連続する３ビットのアイパターンの中央で取り込んだ第１の値と第２の値と、第２と第３の遷移領域の値と第３の値が「００１１、０１１０、１００１及び１１００」の場合は、前記補償回路の利得が過剰であると判断しその利得を減少させる信号を出力する、
請求項７に記載の利得制御回路。 - 前記利得集計回路は、
連続する２ビットのアイパターンの中央で取り込んだ第１の値と、第１と第２の遷移領域の値と第２の値が「００１」または「１１０」の場合は、前記電圧制御型発振回路の位相が進んでいると判断して前記電圧制御型発振回路の位相を遅らせる信号を出力し、
連続する２ビットのアイパターンの中央で取り込んだ第１の値と、第１と第２の遷移領域の値と第２の値が「０１１」または「１００」の場合は、前記電圧制御型発振回路の位相が遅れていると判断して前記電圧制御型発振回路の位相を進める信号を出力する、
請求項７または８に記載の利得制御回路。 - 前記利得集計回路は、
前記電圧制御型発振回路の周波数と位相を前記伝送路を伝送されたシリアルデータに同期させ、遷移領域で前記データ保持回路に取り込んだ値が「０」の場合は、前記補償回路のオフセットが負であると判断しオフセットをキャンセルする信号を出力し、
遷移領域で前記データ保持回路に取り込んだ値が「１」の場合は、前記補償回路のオフセットが正であると判断しオフセットをキャンセルする信号を出力する、
請求項７〜９のいずれかに記載の利得制御回路。 - 請求項１〜１０のいずれかに記載の利得制御回路を有する、
シリアルデータ受信装置。 - 請求項１〜１０のいずれかに記載の利得制御回路の利得制御方法であって、
前記伝送路を伝送されたシリアル２値データの劣化特性を補償可能な利得・周波数特性を有し、利得が制御可能な前記補償回路の出力信号を２値識別する２値識別ステップと、 該２値識別ステップにより得られる連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、複数の２値シリアルデータのうち少なくとも連続する２のデータの間に位置する遷移データを、位相の異なる所定の複数のクロックに応じて保持する複数のデータ保持ステップと、
前記保持された複数のデジタルデータのパターンを判定して、少なくとも、前記補償回路の利得を増減させる利得制御信号を生成し、前記保持された複数のデジタルデータの値から判定されたクロックと前記２値識別ステップで得られたデータとの位相差に応じた信号を出力する、論理処理ステップと、
前記論理処理ステップにより得られた前記位相差に応じた信号の電圧に応じた周波数で発振して前記複数のデータ保持ステップにおける複数のクロックを発生するクロック発生ステップと、
前記複数のデータ保持ステップで保持された全てのデータのパターンに基づいて前記利得が制御可能な補償回路の利得を制御する利得制御信号を生成して前記補償回路に印加し、前記複数のデータ保持ステップで保持された前記複数のデジタルデータの値から判定されたクロックと前記２値識別回路から出力されたデータとの位相差に応じた信号を前記電圧制御型発振回路に印加し、前記複数のデータ保持ステップで保持された前記遷移データが「１」および「０」それぞれの累計を求めて、前記補償回路を含むアナログ回路のオフセット補正量を算出してオフセット補正信号を生成して前記加算回路に印加するステップ、
を有する、
利得制御方法。 - 前記データ保持ステップにおいて、前記２値識別ステップにおいて得られた連続するアイパターンの中央に位置する複数の２値シリアルデータ、および、当該複数の２値シリアルデータのうちの連続する２つのデータ間の遷移データを前記複数のクロックに応じて保持し、
前記論理ステップにおいて、
前記保持された全てのデータのパターンに基づいて前記利得が制御可能な補償回路の利得を制御する利得制御信号を生成し、
前記保持された前記遷移データの両側のデータのパターンに基づいて求めた位相差信号に応じてクロックを生成し、
前記保持された前記遷移データが「１」および「０」それぞれの累計を求めて、前記補償回路を含むアナログ回路のオフセット補正量を算出してオフセット補正信号を生成して前記利得制御信号に加算する、
請求項１２に記載の利得制御方法。 - 前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して該受信した基準クロックの減衰特性を推定する減衰特性推定ステップと、
該減衰特性推定ステップで推定した減衰特性信号を、前記論理回路で生成した利得制御信号に加算して前記補償回路に印加するステップと
をさらに有する、
請求項１２または１３に記載の利得制御方法。 - 前記伝送路と同等の第２伝送路を伝送された基準クロックを受信して補償する第２補償回路の出力の歪みを検出する歪み検出ステップと、
該歪み検出ステップで検出した歪みを計数する計数ステップと
該計数ステップで計数した歪み検出信号を、前記論理処理ステップで生成した利得制御信号に加算して前記補償回路に印加するステップと
をさらに有し、
前記計数ステップで計数した歪み検出信号を前記第２補償回路に印加して当該第２補償回路の利得を制御する、
請求項１２〜１４のいずれかに記載の利得制御方法。
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