JP5259333B2 - 波形等化量調整方法、波形等化量調整回路、半導体装置および情報ネットワーク装置 - Google Patents

Description

本発明は、波形等化量調整方法、波形等化量調整回路、半導体装置および情報ネットワーク装置係り、特に、ルータ、サーバ、ＰＣなどの情報ネットワーク装置および情報端末機器に適用する波形等化量調整方法および波形等化量調整回路ならびに半導体装置および情報ネットワーク装置に関する。

近年、情報ネットワークのトラフィック量の増加により、サーバおよびルータに代表される情報ネットワーク装置において、ＬＳＩ間でデータ通信を行うためのインターフェースの伝送速度が増加（１０Ｇｂ／ｓ〜）している。このような伝送速度の増加に伴い、ＬＳＩ間を電気的に接続する基板、コネクタ、ＬＳＩパッケージ、ケーブルなどにおける伝送損失が増加し、伝送波形の歪みが顕著になる。このことから、波形歪みを補償する波形等化回路がＬＳＩに搭載されている。この波形等化回路において、基板配線長、ＬＳＩの製造ばらつきなどに応じて適正な波形等化量が異なることから、波形等化量を自動で最適化する技術が必要とされている。

図１を参照して、波形等化量の調整機能を搭載するＬＳＩおよびＬＳＩ間接続の一般的な構成を説明する。図１において、２台のＬＳＩ２０１は、伝送路２０６と伝送路２０７とで相互接続されている。ＬＳＩ２０１は、高速信号を送信するためのドライバ２０２と、高速信号を受信するためのレシーバ２０３と、比較的低速な信号を送受信するためのＩ／Ｏ回路２０５と、Ｉ／Ｏ回路２０５およびレシーバ２０３で受信した信号を演算処理する論理回路２０４とで構成され、ＬＳＩ間は伝送路２０６、２０７で接続されている。また、波形等化回路は、レシーバ２０３に搭載されており、論理回路２０４から出力される調整信号により、波形等化量が調整される。

波形等化量の調整フローは、以下の通りである。ＬＳＩ２０１−１のドライバ２０２−１から出力されたデータは、伝送路２０６を介して、対向するＬＳＩ２０１−２のレシーバ２０３−２にて受信される。同様に、ＬＳＩ２０１−２のドライバ２０２−２から出力されたデータは、伝送路２０６を介して、対向するＬＳＩ２０１−１のレシーバ２０３−１にて受信される。ＬＳＩ２０１は、受信したデータを、論理回路２０４で演算処理して波形等化量の過不足状態を判別し、結果に応じた波形等化量の調整信号を、自ＬＳＩ２０１のレシーバ２０３に送信する。波長等化量の調整信号は、自レシーバを介して、対向ＬＳＩのドライバ、また、Ｉ／Ｏ回路を介して、対向するＬＳＩに送信される。上記フローにより、波形等化量が自動的に調整される。

図２を参照して、波形等化量の過不足状態の判別および波形等化量の調整信号を出力する背景技術の波形等化量調整回路の機能ブロックを説明する。図２において、波形等化量調整回路８００は、データ取得部８０１、トレーニングデータ生成部８０２、パタン同期部８０３、データパタン評価部８０４、Ｕｐ／Ｄｏｗｎ信号カウント部８０５、取得データカウント部８０６、Ｕｐ／Ｄｏｗｎ信号差分評価部８０７から構成される。

データ取得部８０１は、受信データから、波形等化量を調整するために必要となるデータを取得する。トレーニングデータ生成部８０２は、送信ＬＳＩで生成されたデータと同一のトレーニングデータを生成する。パタン同期部８０３は、取得データとトレーニングデータとの同期を取る。データパタン評価部８０４は、取得データとトレーニングデータとのデータパタンを比較して波形等化量が過剰の（強い）場合にはＤｏｗｎ信号を、不足（弱い）の場合にはＵｐ信号を出力する。Ｕｐ／Ｄｏｗｎ信号カウント部８０５は、Ｕｐ／Ｄｏｗｎ信号の数をカウントする。取得データカウント部８０６は、データ取得部８０１で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する。Ｕｐ／Ｄｏｗｎ信号差分評価部８０７は、カウントしたＵｐ／Ｄｏｗｎ信号の数の差分と所定の差分しきい値を比較して波形等化量調整信号を出力する。

上述したデータパタン評価部８０４は、波形等化量の過不足を評価する方法として一般的にＬＭＳ（Least Mean Square：最小二乗法）アルゴリズムが用いられる。
特許文献１には、波形等化器の等化係数（タップ係数）を、パタン発生器を用いたトレーニングで求める発明が記載されている。

特開２００２−００９６７４号公報

上述した波形等化量調整回路ではトレーニングデータを必要とする。このため、たとえば回路特性の経時変化などにより波形等化量の最適値が変化した場合には、一旦、装置をトレーニング動作に切り替えて波形等化量を再調整する必要がある。すなわち、装置の通常動作を停止させる必要がある。また、トレーニングデータ生成部およびパタン同期部などの、装置の通常動作時には不要な機能を付加する必要がある。このため、ＬＳＩの回路規模が大きくなるという問題がある。
本発明の目的は、上記課題を解決する波形等化量調整方法および波形等化量調整回路ならびに半導体装置および情報ネットワーク装置を提供することにある。

上述した課題は、レシーバにて受信したデータにおいて、クロック再生部で再生されたクロックで取得したデータと、再生クロックとは異なる位相のクロックで取得したデータとのデータパタンを評価することで、波形等化量を調整する波形等化量調整方法および波形等化量調整回路により、達成できる。

また、通信用のインターフェースを備え、受信データに係る波形等化量を調整するためのデータを取得するデータ取得部と、取得したデータのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するデータパタン評価部と、Ｕｐ信号とＤｏｗｎ信号との数をカウントするＵｐ／Ｄｏｗｎ信号カウント部と、データ取得部で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する取得データ数判定部と、カウントしたＵｐ信号の数とＤｏｗｎ信号の数の差分と所定の差分しきい値を比較して波形等化量調整信号を出力するＵｐ／Ｄｏｗｎ信号差分評価部とで構成される波形等化量調整回路を備える半導体装置により、達成できる。

さらに、通信用のインターフェースを備えた半導体装置を実装する第１および第２の実装基板と、第１の実装基板と第２の実装基板とを接続されたバックプレーン基板を含み、半導体装置は、受信データに係る波形等化量を調整するためのデータを取得するデータ取得部と、取得したデータのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するデータパタン評価部と、Ｕｐ信号とＤｏｗｎ信号との数をカウントするＵｐ／Ｄｏｗｎ信号カウント部と、データ取得部で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する取得データ数判定部と、カウントしたＵｐ信号の数とＤｏｗｎ信号の数のと差分と所定の差分しきい値を比較して波形等化量調整信号を出力するＵｐ／Ｄｏｗｎ信号差分評価部とで構成される波形等化量調整回路を備える情報ネットワーク装置により、達成できる。

受信したデータのみで波形等化量を最適化できるので、小さな回路規模で実現可能である。また、回路特性の経時変化などにより波形等化量の最適値が変動した場合でも、装置を通常動作させた状態で波形等化量を最適化できる。

以下、本発明の実施の形態について、実施例を用い、図面を参照しながら詳細に説明する。なお、実質同一部位には同じ参照番号を振り、説明は繰り返さない。

図３を参照して、実施例１の波形等化量調整回路の機能ブロックを説明する。図３において、波形等化量調整回路１００は、データ取得部１０１、データパタン評価部１０２、Ｕｐ／Ｄｏｗｎ信号カウント部１０３、取得データカウント部１０４、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５から構成される。

データ取得部１０１は、波形等化量を調整するために必要となるデータを取得する。データパタン評価部１０２は、取得データを評価して波形等化量が過剰な（強い）場合にはＤｏｗｎ信号を、不足（弱い）の場合にはＵｐ信号を出力する。Ｕｐ／Ｄｏｗｎ信号カウント部１０３は、Ｕｐ／Ｄｏｗｎ信号の数をカウントする。取得データカウント部１０４は、データ取得部１０１で取得したデータの数をカウントして、所定のカウント数を満たしているかを評価する。Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、カウントしたＵｐ／Ｄｏｗｎ信号の数の差分と所定の差分しきい値を比較して、波形等化量調整信号を出力する。

データ取得部１０１は、ＣＤＲ（Clock Data Recovery：クロック再生部）の再生クロックで取得するデータＤＮ、Ｄ０、Ｄ−１と、再生クロックとは半データシンボル分だけ位相の異なるクロックで取得するデータＤ−０.５とを取得する。ここで、データＤＮはデータＤ０に対して時間的にＮクロック前のデータを、Ｄ−１はデータＤ０に対して１クロック後のデータを表している。ここで、Ｎは任意の整数である（ただし、１〜４程度）。また、データＤ−０.５については、データＤ０に対して０.５クロック後のデータを表している。ここでは、Ｄ−０.５として、ＣＤＲの再生クロックとは異なる位相のクロックとして半データシンボル分だけ位相の異なるクロックを想定しているが、ＣＤＲの再生クロックと異なるいずれかの位相で取得したデータであれば良い。

データパタン評価部１０２は、データ取得部１０１で得られたデータを基に、Ｕｐ／Ｄｏｗｎ信号を出力する。表１に、取得データパタンＤＮ、Ｄ０、Ｄ−０.５、Ｄ−１とＵｐ／Ｄｏｗｎ信号の関係を示す。ここで、一般的に論理回路ではデータを２値で表現することから、表内ではデータを０／１で表している。データパタン評価部１０２では、表１に従ってＵｐ／Ｄｏｗｎ信号を出力する。

Ｕｐ／Ｄｏｗｎ信号カウント部１０３は、入力されたＵｐ信号およびＤｏｗｎ信号のそれぞれの数をカウントする。

取得データカウント部１０４は、取得したデータ数をカウントして所定のカウント数を満たしているかを評価する。所定のカウント数を満たしていない場合、取得データカウント部１０４は、データ取得部１０１とデータパタン評価部１０２とＵｐ／Ｄｏｗｎ信号カウント部１０３の処理を継続する。所定のカウント数を満たした場合、取得データカウント部１０４は、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５に処理を移す。

Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、Ｕｐ／Ｄｏｗｎ信号カウント部１０３でカウントしたＵｐ信号とＤｏｗｎ信号の差分と所定のしきい値とを比較して、比較結果に応じた波形等化量調整信号を出力する。すなわち、Ｕｐ信号とＤｏｗｎ信号の差分が所定のしきい値以上で且つＤｏｗｎ信号に比べてＵｐ信号が大きい場合、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、波形等化量を増やす方向に波形等化量調整信号を出力する。Ｕｐ信号とＤｏｎｗ信号の差分が所定のしきい値以上で且つＵｐ信号に比べてＤｏｗｎ信号が大きい場合、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、波形等化量を減らす方向に波形等化量調整信号を出力する。Ｕｐ信号とＤｏｗｎ信号の差分が所定のしきい値を超えていない場合、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、波形等化量を維持するように波形等化量調整信号を出力する。以上の動作で、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、波形等化量を最適値に調整することができる。

上述したデータ取得部１０１で取得する所定のデータカウント数と、およびＵｐ／Ｄｏｗｎ信号の差分しきい値については、回路や装置のスペックに対して最適な値を設定することで、本実施例の効果を向上することができる。

図４を参照して、波形等化回路の一例として、エンファシス回路を説明する。図４において、エンファシス回路７００は、デジタルフィルタの一種であり、入力データをＮビット分遅延させる遅延回路７０１と、入力データの信号レベルを調整する乗算器７０２−１と、遅延データの信号レベルを調整する乗算器７０２−２と、乗算器７０２−１、７０２−２から出力されたデータを加算する加算器７０３とで構成される。入力データＤＡＴＡＩＮは、遅延回路７０１と乗算器７０２−１に入力される。遅延回路７０１に入力されたデータは、Ｎビット分遅延されて乗算器７０２−２に入力される。ここで、Ｎは任意の整数である。乗算器７０２−１は、入力データＤ０を乗算係数ｈ０をかけた信号レベルに変換する。乗算器７０２−２は、入力データＤＮを乗算係数ｈＮをかけた信号レベルに変換する。信号レベルの変換された２つのデータは、加算器７０３で加算されて、出力データＤＡＴＡＯＵＴとして後段の回路へ出力される。

本実施例の波形等化量調整方法では、乗算係数ｈ０やｈＮを調整するように波形等化量の調整信号を出力することで、波形等化量を最適化することができ、本実施例の効果を得ることができる。

ここで、波形等化回路としてエンファシス回路を挙げたが、ＤＦＥ（Decision Feedback Equalizer）回路でも、容量およびインダクタを用いたアナログイコライザなどのアナログフィルタでも、波形等化量が調整可能であれば、波形等化量調整回路を適用することが可能である。

図５を参照して、表１に示すデータパタンとＵｐ／Ｄｏｗｎ信号の関係について説明する。ここで、図５（ａ）は、波形等化量が最適な場合の受信データ波形である。図５（ｂ）は、波形等化量が不足の場合の受信データ波形である。図５（ｃ）は、波形等化量が超過の場合の受信データ波形である。図５（ｄ）は、ＣＤＲによる再生クロック波形である。以下では、図５中に示す受信データ波形の信号レベルが、符号判定レベル３０３より大きい場合の符号を１（Ｈｉ）、小さい場合の符号を０（Ｌｏ）と表すこととする。

波形等化量が最適な場合（ａ）、ＣＤＲの再生クロック（ｄ）で取得したデータＤＮ、Ｄ０、Ｄ−１が１０１パタン３０１および００１パタン３０２のとき共に、再生クロックから半データシンボル分ずれたクロックで取得されたデータＤ−０.５の信号レベルは、判定レベル３０３付近にある。これは、データＤ−０.５の０と１の符号の出現確率は、１：１になることを示している。

波形等化量が不足している受信データ波形の場合（ｂ）には、データＤＮ、Ｄ０、Ｄ−１が１０１パタン３１１のとき、データＤ−０.５の信号レベルは、判定レベル３０３より大きいため、１の出現確率が０に比べて高い。一方、００１パタン３１２のとき、データＤ−０.５の信号レベルは、判定レベル３０３より小さいため、０の出現確率が１に比べて高い。

波形等化量が超過している受信データ波形の場合（ｃ）には、データＤＮ、Ｄ０、Ｄ−１が１０１パタン３２１のとき、データＤ−０.５の信号レベルは、判定レベル３０３より小さいため、０の出現確率が１に比べて高い。一方、００１パタン３２２のとき、データＤ−０.５の信号レベルは、判定レベル３０３より大きいため、１の出現確率が０に比べて高い。

ここで、データパタンの一例として１０１パタンおよび００１パタンを示したが、符号を反転した場合、つまり、０１０パタンおよび１１０パタンの場合についても同様の傾向が得られる。

上述したように、波形等化量が最適時と、不足時と、超過時とで、データＤＮ、Ｄ０、Ｄ−１のデータパタンに対して、データＤ−０.５の０／１符号の出現率が変化することから、この出現率の変化を利用して波形等化量を調整する。ここで、表１に戻ると、表1では、全てのデータＤＮ、Ｄ０、Ｄ−０.５、Ｄ−１のデータの出現パタンを記載している。しかし、データＤＮ、Ｄ０、Ｄ−１のパタンが、上述した「００１」「０１０」「１０１」「１１０」以外のとき、Ｄ−０.５のデータに係らず、Ｕｐ、Ｄｏｗｎは、共に「０」である。一方、データＤＮ、Ｄ０、Ｄ−１のパタンが、上述した「００１」「０１０」「１０１」「１１０」のとき、Ｄ−０.５のデータに依存して、ＵｐまたはＤｏｗｎ欄に「１」を記載している。すなわち、上述した説明に基づいて、波形等化量の不足または超過を判定し、逆方向となるようにＵｐまたはＤｏｗｎ欄に「１」を記載したのが、表１である。なお、波形等化量が適切なときは、ＵｐとＤｏｗｎとの出現数が拮抗して、結果的に波形等化量を維持する。

また、ＣＤＲの再生クロックで取得するデータおよび再生クロックから半データシンボル分ずれたクロックで取得するデータは、ＣＤＲのクロック再生動作に必要なデータであることから、ＣＤＲに搭載される回路の一部を、波形等化調整回路に利用できる。

図６を参照して、波形等化量調整回路の具体的な構成を説明する。図６において、波形等化量調整回路５００は、レシーバで受信したデータからデータＤＮ、Ｄ０、Ｄ−１およびデータＤ−０.５を取得するデータ取得部１０１と、Ｕｐ／Ｄｏｗｎ信号を生成するデータパタン評価部１０２と、Ｕｐ／Ｄｏｗｎカウント部１０３、取得データカウント部１０４、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５の機能を持つ論理演算回路５０７とから構成される。

データ取得部１０１は、４つのフリップフロップ回路５０１で構成される。フリップフロップ回路５０１のそれぞれのデータ出力端子は、後段のデータパタン評価部１０２の入力端子に接続される。なお、フリップフロップ回路５０１−４へのクロックは、反転されているので、Ｄ−０.５を出力する。

Ｕｐ／Ｄｏｗｎ信号を生成するデータパタン評価部１０２は、３つの排他的論理和回路（ＸＯＲ）、４つの論理積回路（ＡＮＤ）、２つの論理和回路（ＯＲ）で構成することができる。

データ取得部１０１から出力されたデータＤ−１、Ｄ−０.５、Ｄ０、ＤＮは、３つの排他的論理和回路５０３に入力される。排他的論理和回路５０３のそれぞれの出力端子は、後段の４つの論理積回路５０４のそれぞれの入力端子に接続される。さらに、論理積回路５０４のそれぞれの出力端子は論理和回路５０５のそれぞれの入力端子に接続される。論理和回路５０５のそれぞれの出力信号はＵｐ／Ｄｏｗｎ信号として、論理演算回路５０７へ出力される。

上述したような回路構成により、波形等化量調整回路を実現することができる。ここで示した回路構成は、一例であり、たとえば、取得したデータをレジスタに保存しておき、保存データをもとにソフトウェアで波形等化量を調整する方法でも、同様の効果を得る。

図７を参照して、論理演算回路の具体的な構成を説明する。図７において、論理演算回路５０７は、Ｕｐ／Ｄｏｗｎカウント部１０３と、取得データカウント部１０４と、Ｕｐ／Ｄｏｗｎ信号差分評価部１０５とから構成される。さらに、Ｕｐ／Ｄｏｗｎカウント部１０３は、２つのカウンタ９０１で構成される。取得データカウント部１０４は、カウンタ９０１−３と比較器９０５−１とで構成される。Ｕｐ／Ｄｏｗｎ信号差分評価部１０５は、減算器９０７と比較器９０５−２とで構成される。

論理演算回路５０７は、入力されたＵｐ信号、Ｄｏｗｎ信号、およびクロック信号のそれぞれの数をカウンタ９０１でカウントする。ここで、クロック信号数は、取得データ数と等価であることを利用している。取得データカウント部１０４は、クロックカウンタ値と所定のしきい値Ｎを比較する。クロックカウンタ値がしきい値Ｎを超えた場合、比較器９０５−１は、減算器９０７の動作信号を出力する。減算器９０７は、動作信号を受信して、Ｕｐカウンタ値とＤｏｗｎカウンタ値を減算した差分信号を、後段の比較器９０５−２に出力する。比較器９０５−２は、差分信号と所定のしきい値Ｍとを比較する。比較器９０５−２は、絶対値がしきい値Ｍより大きく極性が正であれば、波形等化量を増やす方向に波形等化量調整信号を出力する。比較器９０５−２は、絶対値がしきい値Ｍより大きく極性が負であれば、波形等化量を減らす方向に波形等化量調整信号を出力する。比較器９０５−２は、絶対値がしきい値Ｍを超えていない場合には波形等化量を維持するように波形等化量調整信号を出力する。

上記のように論理演算回路を構成することにより、Ｕｐ信号、Ｄｏｗｎ信号およびクロック信号を用いて、波形等化量の過不足を判別して、その結果に応じた調整信号を出力することができる。

実施例２について、図８を参照して説明する。ここで、図８（ａ）は、受信データ波形を説明する図である。また、図８（ｂ）は、ＣＤＲによる再生クロック波形である。実施例２では、データ取得部１０１において、ＣＤＲによる再生クロックで取得したデータＤＮ、Ｄ０、Ｄ−１と、再生クロックから半データシンボルより短い位相分を遅延したクロックで取得したデータＤ−ａと、再生クロックから半データシンボルより長い位相分を遅延したクロックで取得したデータＤ−ｂとを取得する。

データパタン評価部１０２では、取得したデータから表２に基づいてＵｐ／Ｄｏｗｎ信号を出力する。表中に示すＸの記号は、符号が０／１のいずれでもよいことを表す。ただし、Ｘの記号は、符号が０／１の両方の値をとり得るとは限らない。また、表２では、表１に記載したＤ−０.５に依存しない部分を省いた。さらに、Ｕｐ／Ｄｏｗｎ信号カウント部１０３以降の動作は、実施例１と同一の動作であるので割愛する。

実施例２によれば、再生クロックから半データシンボルより短い位相分を遅延したクロックと、再生クロックから半データシンボルより長い位相分を遅延したクロックとの間のタイミングでデータの符号が反転した場合にはＵｐ／Ｄｏｗｎ信号を出力しない。すなわち、Ｕｐ／Ｄｏｗｎ信号を出力しない不感タイミングを設けることができることから、波形等化量調整回路の動作を安定させることができる。

また、３相クロックを用いるＣＤＲ方式の場合には、データＤＮ、Ｄ０、Ｄ−１、Ｄ−ａおよびＤ−ｂとして、ＣＤＲのクロック再生動作に必要なデータと共通化することができることから、ＣＤＲに搭載される回路の一部を実施例２の波形等化調整回路に利用できる。

他の実施の形態について、実施例３を図９を参照しながら、説明する。図９は、波形等化量調整回路を適用したＬＳＩを搭載した情報ネットワーク装置の斜視図である。図９において、情報ネットワーク装置６００は、データ伝送を行うインターフェースを持つＬＳＩ６０４と、ＬＳＩ６０４を搭載する複数のドータボード６０２と、複数のドータボード６０２間に信号を伝送するためのバックプレーン６０１と、ドータボード６０２とバックプレーンを電気的に接続するバックプレーンコネクタ６０３とで構成される。特に、ＬＳＩ６０４は、実施例１または実施例２の波形等化量調整回路を適用している。

上述のように装置を構成することにより、レシーバで受信したデータのみで波形等化量を最適化できるので、回路特性の経時変化などにより波形等化量の最適値が変動した場合でも、装置を通常動作させた状態で波形等化量を最適化でき、安定した動作を保障することができる。

上述した実施例３によれば、回路特性などが経時変化や環境変動した場合でも装置を通常動作させたまま波形等化量を最適化できる。情報ネットワーク装置は、安定した動作が要求されるルータ、サーバ、ＰＣを含みこれらに限られない。また、情報端末機器にも適用可能である。

ＬＳＩ間の接続構成を説明する図である。 背景技術の波形等化調整回路の機能ブロック図である。 波形等化調整回路の機能ブロック図である。 エンファシス回路の機能ブロック図である。 受信データ波形を説明する図である。 波長等化調整回路の論理図である。 論理演算回路の論理図である。 他の受信データ波形を説明する図である。 情報ネットワーク装置の斜視図である。

符号の説明

１００…波形等化調整回路、１０１…データ取得部、１０２…データパタン評価部、１０３…Ｕｐ／Ｄｏｗｎ信号カウント部、１０４…取得データ数判定部、１０５…Ｕｐ／Ｄｏｗｎ信号差分評価部、２０１…ＬＳＩ、２０２…ドライバ、２０３…レシーバ、２０４…論理回路、２０５…Ｉ／Ｏ回路、２０６…伝送路、２０７…伝送路、３０１…１０１パタン、３０２…００１パタン、３０３…符号判定レベル、３１１…１０１パタン、３１２…００１パタン、３２１…１０１パタン、３２２…００１パタン、３４１…ＣＤＲ再生クロック、４０１…１０１パタン、４０２…００１パタン、４０３…符号判定レベル、４０４…ＣＤＲ再生クロック、５０１…フリップフロップ回路、５０３…排他的論理和回路、５０４…論理積回路、５０５…論理和回路、５０７…論理演算回路、６００…情報ネットワーク装置、６０１…バックプレーン、６０２…ドータボード、６０３…バックプレーンコネクタ、６０４…ＬＳＩ、７００…エンファシス回路、７０１…遅延回路、７０２…乗算器、７０３…加算器、８００…波形等化調整回路、９０１…カウンタ、９０５…比較器、９０７…減算器。

Claims (4)

1. 伝送損失による波形歪みを補正する波形等化回路の波形等化量調整方法であって、
   受信データから再生されたクロックの第１のタイミングで第１のデータを取得するステップと、
   前記第１のタイミングと１個のデータシンボル長遅れた第２のタイミングで第２のデータを取得するステップと、
   前記第１のタイミングとＮ個のデータシンボル長早い第３のタイミングで第３のデータを取得するステップと、
   前記第１のタイミングと半データシンボルより短い位相分を遅延した第４のタイミングで第４のデータを取得するステップと、
   前記第１のタイミングと半データシンボルより長い位相分を遅延した第５のタイミングで第５のデータを取得するステップと、
   取得した前記第１のデータないし前記第５のデータのデータセットのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するステップと、
   前記Ｕｐ信号と前記Ｄｏｗｎ信号との数をカウントするステップと、
   前記データセットの数をカウントして所定のカウント数を満たしているかを評価するステップと、
   カウントしたＵｐ信号の数とＤｏｗｎ信号の数との差分と所定の差分しきい値とを比較して波形等化量調整信号を出力するステップと、
   を含み、
   前記Ｕｐ信号とＤｏｗｎ信号とを出力するステップにおいて、前記第４のデータと、前記第５のデータとの間で符号が反転した場合、Ｕｐ信号およびＤｏｗｎ信号を出力しないことを特徴とする波形等化量調整方法。
2. 受信データに係る波形等化量を調整するためのデータを取得するデータ取得部と、取得した前記データのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するデータパタン評価部と、前記Ｕｐ信号と前記Ｄｏｗｎ信号との数をカウントするＵｐ／Ｄｏｗｎ信号カウント部と、前記データ取得部で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する取得データ数判定部と、カウントしたＵｐ信号の数とＤｏｗｎ信号の数との差分と所定の差分しきい値とを比較して波形等化量調整信号を出力するＵｐ／Ｄｏｗｎ信号差分評価部と、を含んで構成され、
   前記データ取得部は、
   前記受信データから再生されたクロックの第１のタイミングで第１のデータを取得し、
   前記第１のタイミングと１個のデータシンボル長遅れた第２のタイミングで第２のデータを取得し、
   前記第１のタイミングとＮ個のデータシンボル長早い第３のタイミングで第３のデータを取得し、
   前記第１のタイミングと半データシンボルより短い位相分を遅延した第４のタイミングで第４のデータを取得し、
   前記第１のタイミングと半データシンボルより長い位相分を遅延した第５のタイミングで第５のデータを取得し、
   前記データパタン評価部は、前記第４のデータと前記第５のデータとの間で符号が反転した場合、Ｕｐ信号およびＤｏｗｎ信号を出力しないことを特徴とする波形等化量調整回路。
3. 通信用のインターフェースを備えた半導体装置において、
   受信データに係る波形等化量を調整するためのデータを取得するデータ取得部と、取得した前記データのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するデータパタン評価部と、前記Ｕｐ信号と前記Ｄｏｗｎ信号との数をカウントするＵｐ／Ｄｏｗｎ信号カウント部と、前記データ取得部で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する取得データ数判定部と、カウントしたＵｐ信号の数とＤｏｗｎ信号の数との差分と所定の差分しきい値とを比較して波形等化量調整信号を出力するＵｐ／Ｄｏｗｎ信号差分評価部と、を含んで構成され、
   前記データ取得部は、
   前記受信データから再生されたクロックの第１のタイミングで第１のデータを取得し、
   前記第１のタイミングと１個のデータシンボル長遅れた第２のタイミングで第２のデータを取得し、
   前記第１のタイミングとＮ個のデータシンボル長早い第３のタイミングで第３のデータを取得し、
   前記第１のタイミングと半データシンボルより短い位相分を遅延した第４のタイミングで第４のデータを取得し、
   前記第１のタイミングと半データシンボルより長い位相分を遅延した第５のタイミングで第５のデータを取得し、
   
   前記データパタン評価部は、前記第４のデータと前記第５のデータとの間で符号が反転した場合、Ｕｐ信号およびＤｏｗｎ信号を出力しない波形等化量調整回路を備えたことを特徴とする半導体装置。
4. 通信用のインターフェースを備えた半導体装置を実装する第１および第２の実装基板と、前記第１の実装基板と前記第２の実装基板とを接続されたバックプレーン基板を含む情報ネットワーク装置において、
   前記半導体装置は、受信データに係る波形等化量を調整するためのデータを取得するデータ取得部と、取得した前記データのデータパタンを評価してＵｐ信号とＤｏｗｎ信号とを出力するデータパタン評価部と、前記Ｕｐ信号と前記Ｄｏｗｎ信号との数をカウントするＵｐ／Ｄｏｗｎ信号カウント部と、前記データ取得部で取得したデータの数をカウントして所定のカウント数を満たしているかを評価する取得データ数判定部と、カウントしたＵｐ信号の数とＤｏｗｎ信号の数との差分と所定の差分しきい値とを比較して波形等化量調整信号を出力するＵｐ／Ｄｏｗｎ信号差分評価部と、を含んで構成され、
   前記データ取得部は、
   前記受信データから再生されたクロックの第１のタイミングで第１のデータを取得し、
   前記第１のタイミングと１個のデータシンボル長遅れた第２のタイミングで第２のデータを取得し、
   前記第１のタイミングとＮ個のデータシンボル長早い第３のタイミングで第３のデータを取得し、
   前記第１のタイミングと半データシンボルより短い位相分を遅延した第４のタイミングで第４のデータを取得し、
   前記第１のタイミングと半データシンボルより長い位相分を遅延した第５のタイミングで第５のデータを取得し、
   前記データパタン評価部は、前記第４のデータと前記第５のデータとの間で符号が反転した場合、Ｕｐ信号およびＤｏｗｎ信号を出力しない波形等化量調整回路を備えたことを特徴とする情報ネットワーク装置。

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