JP4331641B2

JP4331641B2 - 等化回路を有する受信回路

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Description

本発明は、符号間干渉をモニタしてそれを抑制するよう特性制御される等化回路を有する受信回路に関し、特に、データレートの高い受信波形を等化回路にて適切に等化することができるようにした受信回路に関する。

ＬＳＩチップ間の信号伝送、チップ内の素子間または回路ブロック間の信号伝送、回路ボード間の信号伝送などを高速に行う場合、伝送線路において符号間干渉（Inter Symbol Interference : ＩＳＩ）が発生し、受信波形に歪みが生じる。このＩＳＩは、伝送線路の帯域がデータレートに比較して十分に高くないとき、信号波形の高周波成分の損失により生じるものであり、受信波形のインパルス応答が裾をひくようになり、過去あるいは未来の時間における信号波形に影響を及ぼす。この影響がＩＳＩである。つまり、伝送線路を伝播してきたある時間の受信波形には、過去あるいは未来のパルス信号によるＩＳＩが現れることになる。このＩＳＩの発生により、送受信可能な伝送距離が短くなったり、送受信可能なデータレートが低くなったりし、したがって、高速信号伝送においてＩＳＩを補償することが必要である。

このように受信信号のＩＳＩを抑制することは、例えば、通信における受信再生回路においても一般に行われている。例えば、特許文献１に示される通りである。この先行技術には、ＩＳＩを抑制するためにルート・コサイン・ロール・オフ・フィルタが設けられている。

また、適応等化回路については、例えば、特許文献２、３に示されている。
特開平６−２０４９１１号公報（１９９４年７月２２日公開）特開２００３−０５９１８６号公報特開２００３−０４５１２１号公報

伝送線路によるＩＳＩを補償するために、伝送線路の送信側あるいは受信側、またはその両側に伝送線路の逆特性を与える等化回路（イコライザ）が配置される。送信側に等化回路を設けて、伝送されるパルス信号を波形整形（波形等化）し、受信側でＩＳＩによる波形歪みが発生しないようにすることにより、伝送線路によるＩＳＩをある程度抑制することができる。しかし、例えば伝送線路の特性が時間的に変化する場合には、送信側に固定的な特性を有する等化回路を設けるだけではＩＳＩ補償には不十分である。伝送線路特性が変動する場合は、受信側に等化回路を設け、その等化回路の出力をモニタして伝送線路の逆特性となるように等化回路の特性を微調整することが必要になる。これにより、伝送線路特性が変動してもそれに適応して受信側で最適に等化することが可能になる。

受信側に設けられる等化回路の特性を調整する方法として、等化回路の出力からＩＳＩの程度を示すＩＳＩ評価関数を生成し、それが最小値になるように等化回路の特性パラメータを制御することが考えられる。この方法では、ばらつきのある複数の受信信号波形からなるデータアイのほぼ中心にあるデータセンタタイミングで信号波形をサンプリングし、ＩＳＩ評価関数を生成する必要がある。データレートが低い場合は、データアイのセンタタイミングへのサンプリングタイミング調整は比較的容易に行うことができるが、データレートが高くなるにつれて信号波形の周期（ユニット・インターバル：ＵＩ）が短くなり、データアイのセンタタイミングへのサンプリングタイミング調整を高精度に調整することが困難になる。そのため、適切なサンプリングタイミングでのＩＳＩ評価関数を求めることが困難になり、上記の等化回路の特性調整方法では、適切にＩＳＩを補償することが困難になることが予想される。

そこで、高いデータレートのパルス受信信号を等化する等化回路の特性を適切に調整することができる受信回路を提供することを目的とする。

上記の目的を達成するために、本発明の第１の側面は、伝送媒体を伝播した受信信号を等化する等化回路と、等化回路のアナログ出力信号をデータサンプルタイミングで検出してデジタル信号を出力するデータ検出回路と、等化回路のデータサンプルタイミングでのアナログ出力信号とデータ検出回路のデジタル信号とから符号間干渉レベルを検出する符号間干渉検出回路と、符号間干渉検出回路が検出する符号間干渉レベルを最小にするように等化回路の特性を制御する等化特性制御ユニットとを有する受信回路である。そして、インパルスに対する等化回路のアナログ出力波形の振幅と理想インパルス応答波形の振幅との差が最小になるサンプルタイミングに前記データサンプルタイミングを制御するデータサンプルタイミング制御ユニットを設ける。データサンプルタイミング制御ユニットにより、適切なデータサンプルタイミングを検出することができるので、その検出したサンプルタイミングで符号間干渉レベルを検出し、等化回路の等化特性を最適に制御し、符号間干渉を補償することができる。

上記の目的を達成するために、本発明の第２の側面は、伝送媒体を伝播した受信信号を等化する等化回路と、等化回路のアナログ出力信号をデータサンプルタイミングで検出してデジタル信号を出力するデータ検出回路と、等化回路のアナログ出力信号のデータバウンダリの位相変動量を検出し、当該データバウンダリの位相変動量が小さくなるように等化回路の特性を制御する等化特性制御ユニットとを有する受信回路である。等化特性制御ユニットは、ＩＳＩの程度を等化回路のアナログ出力信号のデータバウンダリの位相変動量によって監視し、そのデータバウンダリの位相変動量が小さくなるように等化回路特性を調節する。従って、データレートの高い信号であってもデータアイのセンタタイミングを高精度に制御する必要がなく、簡単に等化回路の等化特性を最適化し、符号間干渉を補償することができる。

上記の目的を達成するために、本発明の第３の側面は、伝送媒体を伝播した受信信号を等化する等化回路と、等化回路のアナログ出力信号をデータサンプルタイミングで検出してデジタル信号を出力するデータ検出回路と、等化回路のアナログ出力信号のデータバウンダリでの振幅変動量を検出し、当該データバウンダリでの振幅変動量が小さくなるように等化回路の特性を制御する等化特性制御ユニットとを有する受信回路である。等化特性制御ユニットは、ＩＳＩの程度を等化回路のアナログ出力信号のデータバウンダリでのアナログ出力信号の振幅変動量によって監視し、その振幅変動量が小さくなるように等化回路特性を調節する。従って、データレートの高い信号であってもデータアイのセンタタイミングを高精度に制御する必要がなく、簡単に等化回路の特性を最適化し、符号間干渉を補償することができる。

本発明によれば、データレートの高いパルス受信信号であっても符号間干渉を適切に抑制する等化回路を有する受信回路を提供できる。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は、本実施の形態が適用される伝送線路と等化回路の配置例を示す図である。送信側１から送信されるパルス送信信号ｄｎは伝送媒体である伝送線路３Ａ〜３Ｃを伝播し、受信信号ｙｎとして受信側２で受信される。伝送線路の伝送特性により受信信号ｙｎは符号間干渉（ＩＳＩ）の影響を受けて波形が歪んでしまう。また、送信側１の送信回路１０〜１４が送信信号ｄｎに加えて同期クロックも送信する場合と、送信側が同期クロックを送信せずに受信側２で受信信号ｙｎから同期クロックを再生する場合とがある。

送信回路１０は、ＩＳＩの影響が受信信号ｙｎに含まれないようにあらかじめ送信側で送信信号ｄｎの波形を整形するために、等化回路を有する場合がある。この送信回路内の等化回路は、伝送線路３Ａの特性に応じた特性に設計されている。つまり、伝送線路の予想される特性に対応して、送信回路内の等化回路の等化特性があらかじめ設定される。しかし、実際の受信信号をモニタすることができないので、伝送線路の特性が予想特性と食い違うと、適切にＩＳＩを抑制することはできない。

一方、送信回路１２は等化回路を含まず、受信回路２０が等化回路を含み、受信回路２０にて受信信号ｙｎのＩＳＩの影響が除去される。更に、送信回路１４の例は、等化回路を含み、同時に、受信回路２４も等化回路を含む。このように、等化回路は送信側と受信側のいずれかにまたは両方に設けられるが、伝送線路が時間経過に応じてその特性が変化する場合は、受信側に等化回路を設けて、受信信号ｙｎに適応して波形の等化を行う必要がある。

図２は、等化回路を有する受信回路の一般的構成例を示す図である。受信信号ｙｎは等化回路（Equalizer）３０に入力され、等化特性パラメータEQPRで設定された等化特性に基づいてＩＳＩを抑制するように波形整形され、アナログ出力信号ａｎとして出力される。そして、データ判定回路３２にてデータアイのセンタタイミングでその信号レベルがラッチされ、デジタル信号ｄｎとして出力される。シリアルに生成されるデジタル信号ｄｎは、デマルチプレクサ３４にてシリアル・パラレル変換され、パラレルデジタル信号ｄｎ（Ｐ）として出力される。クロックリカバリユニットＣＲＵは、判定回路３２の出力であるデジタル信号ｄｎのデータ遷移（データ０から１、又はデータ１から０）のタイミングを検出し、送信側の同期クロックを再生する。この再生された同期クロックＣＬＫは、受信回路内の各回路やユニットに供給される。

図２の受信回路では、等化回路３０が適切にＩＳＩを抑制できるように、その等化パラメータEQPRが等化パラメータ制御ユニット３８により適宜制御される。等化パラメータ制御ユニット３８は、ＩＳＩ演算ユニット３６が生成するＩＳＩ情報を受信し、このＩＳＩ情報に基づいて等化パラメータＥＱＰＲを適切に制御する。ＩＳＩ演算ユニット３６は、等化回路３０のアナログ出力信号ａｎとデータ判定回路３２のデジタル出力信号ｄｎとから、所定のＩＳＩ評価関数を演算し、その演算結果をＩＳＩ情報として等化パラメータ制御回路３８に供給する。

図３は、等化回路のアナログ出力信号波形の一例を示す図である。図中には、複数のデータパターンに対応するアナログ出力信号が重ねて表示されている（アイパタン）。データが遷移する信号の場合は、データバウンダリでＨレベルからＬレベルへ、あるいはＬレベルからＨレベルへ遷移し、データバウンダリＤＢＴ間のデータセンタタイミングＤＣＴでそれぞれＬレベルまたはＨレベルになる。このようにデータセンタタイミングＤＣＴでＨレベルとＬレベルとが区別できるような信号波形はデータアイと呼ばれ、データアイのデータセンタタイミングＤＣＴでデータ判定されることで、正しいデジタル信号ｄｎを判定することができる。なお、データバウンダリＤＢＴでＨレベルまたはＬレベルの信号は、データがＨレベルのまま、またはＬレベルのまま遷移しないデータパターンの例である。

伝送線路内でＩＳＩが生成されることで、図３に示したように受信信号の波形が乱れ、データセンタタイミングで適切にデータ判定できなくなることがあり、それを回避するために、等化回路でＩＳＩを抑制するように波形整形が行われる。等化回路は、例えば、現在の信号振幅と、１〜数ビット前の信号振幅とを所定の等化パラメータで調整して合成することで、先行ビットの信号によるＩＳＩを除去するよう波形整形を行う。伝送線路の特性に応じてＩＳＩレベルが異なるので、等化パラメータを伝送線路特性に対応させて適切に調整することで、等化回路にてＩＳＩを適切に抑制することができる。

図４は、データ判定のタイミングについて説明する図である。図４（Ａ）はデータレートが低い場合の信号波形であり、１周期ＵＩが長いので、データバウンダリタイミングＤＢＴ間の任意のタイミングにデータセンタタイミングＤＣＴを設定するだけで、データ判定を十分に行うことができる。そういう意味で、データレートが低い場合は、クロックリカバリユニットにより生成される同期クロックまたは送信側から送信される同期クロックを利用して、適当なタイミングのデータセンタタイミングＤＣＴを設定すれば良いことになる。なお、クロックリカバリユニットは、例えば、データが遷移する前後のタイミングＴ１，Ｔ２に対して、その中間のタイミングＤＢＴでの判定回路のデジタル出力信号ｄｎのデータ値から、受信信号の位相を検出し、同期クロックを再生する。

一方、図４（Ｂ）はデータレートが高い場合の信号波形であり、１周期ＵＩが短いので、データセンタタイミングＤＣＴを高精度に設定しなければ、適切にデータ判定することができない。また、クロックリカバリユニットにより検出されるデータバウンダリタイミングＤＢＴを利用して、その中間のタイミングを利用することも考えられるが、必ずしも中間タイミングで受信信号のＨレベルとＬレベルが顕著にあらわれるわけではなく、アイパターンのデータセンタタイミングを高精度に設定することは困難である。更に、データセンタタイミングＤＣＴを高精度に設定できないと、データセンタタイミングＤＣＴでのＩＳＩ情報の取得も困難になり、適切な等化パラメータの設定が困難になる。

[第１の実施の形態]
図５は、第１の実施の形態における受信回路の構成図である。この受信回路は、等化回路３０と、判定回路３２と、デマルチプレクサ３４と、等化回路の等化特性パラメータＥＱＰＲを制御する等化パラメータ制御ユニット３８とを有する。また、判定回路３２のデータサンプリングタイミングクロックＳＴ１を生成するパルス発生回路４０が設けられ、パルス発生回路４０は、同期クロックＣＬＫに制御された位相遅延を与えることにより、アイパターンのデータセンタタイミングＤＣＴに制御されたデータサンプリングクロックＳＴ１を生成する。この位相遅延は、データサンプルタイミング制御ユニット４６により生成される遅延量制御コードＤＥＬＡＹにより設定される。

ＩＳＩ検出回路４２は、サンプルタイミングＳＴ２のタイミングでアナログ出力信号ａｎをデジタル信号に変換するアナログ・デジタル変換回路ＡＤＣと、そのデジタル信号ａｎ（ｄ）とデータ判定回路３２のデジタル信号ｄｎから振幅誤差であるエラーｅｎ＝（ｄｎ−ａｎ）を生成するエラー生成器４４とを有し、エラー生成器４４が、ＩＳＩ評価関数Ｊ＝Ｅ｛ｅｎ²｝を生成する。このＩＳＩ評価関数Ｊは、重み付け回路５２を介して等化パラメータ制御ユニット３８に供給される。

図６は、等化回路の一例を示す構成図である。図６の等化回路は、ゲート３０１，３０２，３０３からなる信号パスと、ゲート３０４，３０５，３０６からなる信号パスと、ゲート３０７，３０８，３０９からなる信号パスと、３つの信号パスの出力の合成を行うゲート３１０とを有する。ゲート３０１，３０２，３０５は信号を遅延することなくそのまま転送するゲートであり、ゲート３０４，３０７，３０８は信号を遅延してシフトするゲートであり、ゲート３０３，３０６，３０９は、それぞれ増幅率ａ，ｂ，ｃで振幅を調整する振幅調整回路である。したがって、ゲート３０３は、現在の信号振幅をａ倍に振幅調整し、ゲート３０６は一階微分された信号振幅をｂ倍に振幅調整し、ゲート３０９は二回微分された信号振幅をｃ倍に振幅調整する。その結果、等化パラメータａ，ｂ，ｃに応じて、受信信号ｙｎに含まれる先行ビットによるＩＳＩの影響が抑制された出力信号ａｎが生成される。このように、等化回路３０のアナログ出力信号ａｎは、受信信号ｙｎに等化回路の等化特性パラメータＥＱＰＲ、図６の例ではａ，ｂ，ｃ、を乗算して生成される。

図５の等化パラメータ制御ユニット３８は、評価関数Ｊを最小化する等化特性パラメータＥＱＰＲを所定の演算により求める。この等化特性パラメータＥＱＰＲを求める方法としては、離散時間系のWiener-Hopf方程式の近似解により求める方法、あるいは、離散時間系のWiener-Hopf方程式の近似解を簡素化したＬＭＳアルゴリズムにより求める方法などがある。

図５の受信回路では、データレートが高くなってもデータサンプルタイミングＳＴ１を高精度に検出するために、タイミング制御ユニット４６を有する。タイミング制御ユニット４６は、アナログ・デジタル変換器ＡＤＣの出力ａｎ（ｄ）とデータ判定回路３２の出力ｄｎとに基づいて、アイパターンのデータセンタタイミングに対応した最適のデータサンプルタイミングを検出するタイミング判定回路４８と、その検出したタイミングにするための遅延量制御コードＤＥＬＡＹを生成する遅延コード生成回路５０とを有する。この遅延量制御コードＤＥＬＡＹがパルス発生回路４０に要求され、パルス発生回路４は、遅延量制御コードに対応する遅延量を基準クロックＣＬＫに加えて、データサンプルクロックＳＴ１やアナログ・デジタル変換回路ＡＤＣのサンプルクロックＳＴ２を生成する。

図７は、本実施の形態におけるデータサンプルタイミング判定方法を説明する図である。データパターンが００００００１０のように、単一のパルスから構成される場合、その単一パルスが伝送線路伝播中で生成するＩＳＩにより受信信号ａｎには、図７（Ａ）に示されるように、波形歪みが生じる。つまり、ＩＳＩにより受信信号ａｎが裾をひき、理想的な受信パルスＩＲに比較すると、受信信号ａｎの波形に歪みが生じる。そこで、アナログ・デジタル変換器ＡＤＣのサンプルタイミングＳＴ２を走査し、各タイミングでＡＤ変換された振幅値ａｎ（ｄ）と理想パルスに対応するデジタル信号ｄｎとの差Ｅｒｒ＝ｄｎ−ａｎ（ｄ）をプロットすると、図７（Ｂ）に示される通りである。つまり、１周期１ＵＩ内において、差Ｅｒｒはあるタイミングで極小値をとる。そこで、この差Ｅｒｒが極小値となるタイミングをアイパターンのデータセンタタイミングＤＣＴとみなすことができる。

そこで、このデータセンタタイミングＤＣＴにデータサンプルタイミングＳＴ１、ＳＴ２を整合させて、そのサンプルタイミングＳＴ１，ＳＴ２で得られた出力信号ａｎ（ｄ），ｄｎからＩＳＩ評価関数Ｊを求め、そのＩＳＩ評価関数Ｊを最小にする等化パラメータＥＱＰＲを求め、その等化パラメータによって等化回路の特性を制御する。その結果、等化回路の出力信号ａｎの波形は、図７（Ｃ）の実線ａｎ２に示すように、等化パラメータを制御する前の出力信号波形ａｎ１よりも理想波形に近づく。つまり、等化パラメータＥＱＰＲがより最適化され、ＩＳＩレベルが適切に抑制されることになる。破線の信号波形ａｎ１は、図７（Ａ）の信号波形ａｎに対応する。

図８は、本実施の形態における等化パラメータを最適化する工程のフローチャート図である。上記で説明したように、サンプルタイミングＳＴ２を走査して差Ｅｒｒ（ｔ）を検出し（Ｓ１０）、検出した差Ｅｒｒ（ｔ）が最小値になるサンプルタイミングＳＴ２を、アイパターンのデータセンタタイミングとし（Ｓ１２）、そのタイミングＤＣＴで取得したＩＳＩ評価関数Ｊを最小にする等化パラメータを求める（Ｓ１４）。そして、その等化パラメータで取得されるＩＳＩ評価関数Ｊが所望の閾値Ｖｔｈより小さくなるまで（Ｓ１６）、上記の工程Ｓ１０〜Ｓ１４を繰り返す。このように工程Ｓ１０〜Ｓ１４により等化回路の等化パラメータの変更制御を繰り返すことにより、ＩＳＩ評価関数が収束し、等化回路の特性をＩＳＩがより抑制されるように最適化することができる。

図５に戻り、タイミング制御ユニット４６において、タイミング判定回路４８は、遅延コード生成回路５０により遅延コードＤＥＬＡＹを変更させてサンプルタイミングＳＴ２を走査させ、図７（Ｂ）の差Ｅｒｒ（ｔ）を検出し、その差Ｅｒｒ（ｔ）が最小値になったサンプルタイミングＳＴ２に対応する遅延量制御コードＤＥＬＡＹを遅延コード生成回路５０に出力させる。これにより、遅延量制御コードＤＥＬＡＹに対応するタイミングのサンプルクロックＳＴ１，ＳＴ２がパルス発生回路４０により生成される。そして、そのサンプルタイミングでＩＳＩ検出回路４２がＩＳＩ評価関数Ｊを生成し、そのＩＳＩ評価関数Ｊを、重み付け回路５２を介して、等化パラメータ制御ユニット３８に供給する。等化パラメータ制御ユニット３８は、前述した方法によりＩＳＩ評価関数Ｊを最小にする等化パラメータＥＱＰＲを求め、等化回路３０に供給する。そして、この等化パラメータで特性が調整された等化回路３０により波形整形され、その波形整形された出力信号ａｎに対するＩＳＩ評価関数Ｊが閾値Ｖｔｈより小さくなったか否かが、等化パラメータ制御ユニット３８により判定される。

図９は、ＩＳＩ評価関数Ｊに対する重み付け回路の動作原理を説明する図である。タイミング制御ユニット４６により検出されるデータサンプルタイミングによってサンプリングされる信号ａｎ，ｄｎからＩＳＩ評価関数Ｊを求め、このＩＳＩ評価関数Ｊを演算して等化パラメータＥＱＰＲを求めて、等化回路の特性を調整すると、図９（Ａ）に示される信号ａｎのように、データサンプルタイミングＳＴ１，ＳＴ２での波形のみが整形され、それ以外の波形は歪んだままになる場合がある。

そこで、第１の実施の形態では、重み付け回路５２を設け、図９（Ｂ）に示されるように、タイミング制御ユニット４６が検出したデータサンプルタイミングＤＣＴより位相が先行する第２のデータサンプルタイミング（ＤＣＴ−ｄｔ）や、位相が遅延する第２のデータサンプルタイミング（ＤＣＴ＋ｄｔ）により信号ａｎ，ｄｎをサンプリングし、そのサンプリングされた信号ａｎ，ｄｎによるＩＳＩ評価関数Ｊを所定の重み付けによって加算する。この重み付け回路５２が、例えば３つのサンプルタイミングＤＣＴ、ＤＣＴ−ｄｔ、ＤＣＴ＋ｄｔでの評価関数Ｊを所定の重み付け係数で重み付け加算して、それを評価関数として等化パラメータ制御ユニット３８に与える。この重み付けされた評価関数に基づいて等化パラメータを求めることで、その等化パラメータにより特性調整された等化回路の出力ａｎは、図９（Ｂ）に示されるように理想的なアイパターンに波形整形される。

図１０は、パルス発生回路４０の一例を示す構成図である。パルス発生回路４０は、基準クロックＣＬＫに遅延量制御コードＤＥＬＡＹに対応する遅延量を加えて、遅延量制御コードに対応するタイミングのサンプリングクロックなどを生成する。図１０に示されたパルス発生回路４０は、基準電流Ｉｒｅｆを生成する基準電流発生回路４０６と、基準電流Ｉｒｅｆを１：２：４：８．．．のようにバイナリー倍した電流を、遅延量制御コードＤＥＬＡＹに応じて加算した電流Idとして生成するデジタルアナログ変換回路ＤＡＣとを有する。このデジタルアナログ変換回路ＤＡＣは、遅延量制御コードＤＥＬＡＹをアナログ電流Ｉｄに変換する回路である。そして、大きさの異なる電流Ｉｄがミキサー４０１内に設けられた遅延ゲート４０２、４０３、４０４、４０５に基準電流として与えられ、入力クロックＡ，ＡＸ、Ｂ，ＢＸの位相を適当に重み付けてミキサすることにより、バッファ４０７によりタイミング制御クロックＣ，ＣＸを出力する。つまり、遅延量制御コードＤＥＬＡＹに対応する遅延量が基準クロックに加えられてタイミング制御または位相制御されたクロックが出力される。このタイミング制御クロックが、図５におけるサンプルタイミングクロックＳＴ１，ＳＴ２である。

以上のように、第１の実施の形態では、等化回路のアナログ出力信号ａｎのエラー値Ｅｒｒに基づいてデータセンタタイミングを仮に検出し、そのデータセンタタイミングでのＩＳＩ情報を最小化するように等化パラメータを最適化する。そして、このプロセスを繰り返すことで、適切にＩＳＩを抑制することができる。したがって、データレートが高くなっても、適切にＩＳＩを抑制する受信回路を提供することができる。

［第２の実施の形態］
図１１は、第２の実施の形態における受信回路の構成図である。この受信回路では、データセンタタイミングＤＣＴで等化回路３０のアナログ出力信号ａｎを判定する判定回路３２に加えて、データバウンダリタイミングＤＢＴでアナログ出力信号ａｎを判定する判定回路３３を設けている。そして、等化回路３０のアナログ出力信号ａｎのデータバウンダリの位相変動量をＩＳＩ情報として検出するＩＳＩモニタユニット５２を設け、等化パラメータ制御ユニット３８は、その位相変動量が小さくなるようにする等化パラメータを決定する。また、パルス発生回路４０は、クロックリカバリユニットＣＲＵが生成する同期クロックＣＬＫをもとに、データバウンダリタイミングクロックＤＢＴを生成し、判定回路３３にサンプルクロックとして供給する。また、パルス発生回路４０は、同期クロックＣＬＫをもとに、データセンタタイミングクロックＤＣＴを生成する。

図１２は、第２の実施の形態における原理図である。図１２（Ａ）は、データアイに対応する信号ａｎを重ねて表示したアイパターンである。Ｌ，Ｈ，Ｌと変化及びＨ，Ｌ，Ｈと変化するデータアイの位相変動量ｄＰは、ＩＳＩ情報に対応する。つまり、ＩＳＩが抑制されていないと、データアイの位相変動量ｄＰは大きくなり、一方、ＩＳＩが適切に抑制されるとデータアイの位相変動量ｄＰも小さくなる。そこで、第２の実施の形態では、この位相変動量ｄＰを何らかの方法で取得するＩＳＩモニタユニット５２を設け、その位相変動量ｄＰをＩＳＩ情報として等化パラメータ制御ユニット３８に供給する。

図１２（Ｂ）は、３つのデータパターンに対応するデータアイのバウンダリ（立ち上がりエッジ）での波形を示す。これに示されるように、データアイのデータバウンダリの位相変動量は、先行するデータパターンに依存して異なる。図１２（Ｂ）の例では、３種類のデータパターンに対応してエッジの位相がそれぞれ異なっている。例えば、データパターンＡは「１１０１」、データパターンＢは「１００１」、データパターンＣは「０１０１」とすると、先行するデータパターン「１１」「１０」「０１」に対応して、データ０から１へのエッジの位相が異なる。

図１３は、第２の実施の形態における原理図である。図１３（Ａ）は、アイパターンのバウンダリタイミングでの詳細波形図である。前述のとおり、先行するデータパターンに対応してデータアイのエッジ（クロスポイントＣＰ）の位相が異なる。そして、受信回路内に設けられたクロックリカバリユニットＣＲＵにより生成されるバウンダリサンプルタイミングＤＢＴは、これらクロスポイントＣＰの時間方向の平均位置に制御される。そこで、図１３（Ｂ）に示されるように、バウンダリ判定回路３３により、あるデータパターンの時のアナログ出力信号ａｎをバウンダリタイミングＤＢＴでラッチして検出し、その検出データdn(b)の積分値ＩＤをＩＳＩモニタユニット５２が検出する。つまり、データバウンダリでの判定回路３３の検出出力dn(b)がＨレベルのときは判定値＋１、Ｌレベルのときは判定値−１とし、複数の検出出力dn(b)の判定値を積分した積分値ＩＤに応じて、そのデータパターンのデータバウンダリでの位相変動量ｄＰを決定する。図１３（Ｂ）の右側のグラフに示されるように、サンプルタイミングＤＢＴに応じて、判定値の積分値ＩＤが比例的に変化するので、積分値ＩＤがサンプルタイミングＤＢＴとエッジの中心（ｔ＝０）との位相差、位相変動量ｄＰに対応することを利用しているのである。

図１１に戻り、ＩＳＩモニタユニット５２は、データセンタタイミングＤＣＴで判定する判定回路３２のデータｄｎを入力し、先行するデータパターンを検出して、着目しているデータパターンと一致する時にトリガ信号ＴＧを生成するトリガ信号発生器５４と、そのトリガ信号ＴＧが与えられた時の、バウンダリタイミングＤＢＴで判定されたデータdn(b)の「＋１」または「−１」を、一定時間、積分する積分器５６とを有する。そして、複数のデータパターン別に積分器５６により積分された値ＩＤが、ＩＳＩ情報として等化パラメータ制御ユニット３８に供給される。この積分値ＩＤは、前述のとおり、等化回路３０の出力信号ａｎのバウンダリの位相変動量ｄＰに対応する。

等化パラメータ制御ユニット３８は、複数のデータパターンに対応する積分値ＩＤの絶対値が全て小さくなるように、等化パラメータＥＱＰＲの最適値を求め、その等化パラメータにより等化回路３０の特性を制御する。あるいは、複数のデータパターンに対応する積分値ＩＤの最大値が小さくなるように、等化パラメータＥＱＰＲを制御し、最大値に対する等化パラメータの最適化プロセスを繰り返して行う。このように、データパターン別に位相変動量を求めて、それぞれの位相変動量を所定の最小値にする方法は、信号ａｎに含まれる複数の周波数における特性（位相）を求めて、その特性（位相）をある最小値にする方法と同等である。

図１４は、第２の実施の形態における受信回路の変形例を示す図である。この変形例では、図１１の受信回路のクロックリカバリユニットＣＲＵが設けられていない。図１１のクロックリカバリユニットＣＲＵでは、位相検出器ＰＤが、受信信号に対してデータセンタタイミングＤＣＴで検出したデータｄｎと、データバウンダリタイミングＤＢＴで検出したデータｄｎ（ｂ）とによって、受信信号の位相を検出し、送受信器間の周波数偏差を検出可能となるようにカットオフ周波数が設定されたローパスフィルタＬＰＦにより低周波数成分の位相を抽出して、同期クロックＣＬＫを生成している。それに対して、図１４の例では、同期クロックＣＬＫが送信側からデータと共に送信され、受信した同期クロックＣＬＫがパルス発生回路４０に供給されている。パルス発生回路４０は、図１０に示したように、遅延制御コードＤＥＬＡＹに応じて、基準クロックＣＬＫに制御された遅延を加えて、バウンダリサンプルクロックＤＢＴやデータセンタサンプルクロックＤＣＴを生成する。

図１５は、第２の実施の形態における別の受信回路を示す図である。図１１、図１４の受信回路は、等化回路のアナログ出力信号ａｎのデータバウンダリの位相変動量ｄＰを、バウンダリタイミングＤＢＴで検出されるデータdn(b)の積分値により検出した。しかし、このデータdn(b)は、位相変動量ｄＰの大小関係を示す指標にすぎず、位相変動量の大きさを示すものではない。また、等化の程度が不十分の場合では、クロックリカバリユニットにより求められるバウンダリタイミングＤＢＴで検出される検出データdn(b)は、「＋１」または「−１」であり、異なるデータパターン間で積分値が同じになり、大小関係を明確に区別することができない。それに対して、図１５の受信回路では、パルス発生回路４０への遅延量制御コードDELAYを利用して、判定回路３３のバウンダリタイミングＤＢＴを変動させ、積分値IDに基づいて位相変化量ｄＰの大きさを検出する。

図１６は、図１５の受信回路の原理図である。図１６には、データアイのエッジ部分が示される。図１６（Ａ）に示されているように、データアイには複数のデータパターンに対するエッジ波形が含まれるが、クロックリカバリユニットＣＲＵなどにより得られるバウンダリタイミングＤＢＴ１では、データパターンＭとＮの判定データdn(b)は共にLレベルであるので、両者を区別することは困難である。特に、前述したように、等化の程度が不十分の場合は、バウンダリでの位相変動量が大きく、バウンダリタイミングＤＢＴ１では、判定データdn(b)が同じであり、区別が困難である。一方、図１６（Ｂ）に示されるように、バウンダリデータの判定回路３３のサンプルタイミングの位相を、バウンダリタイミングＤＢＴ１から変化させたタイミングＤＢＴ２では、データパターンＭとＮに対する判定データdn(b)は区別可能である。

そこで、図１５の等化パラメータ制御ユニット３８が、遅延量制御コードDELAYを変化させてバウンダリデータの判定回路３３におけるサンプルクロックＤＢＴの位相を走査させ、それぞれのサンプルクロックで得られる積分値ＩＤが区別可能か否かを判定する。そして、等化パラメータ制御ユニット３８は、ＩＳＩモニタユニット５２が生成する積分値ＩＤが、区別可能になる時に制御されたサンプルクロックＤＢＴ２の遅延量ｄＰをデータパターンＭの位相変動量ｄＰとして検出する。そして、この位相変動量ｄＰが所定閾値より小さくなるように、等化パラメータＥＱＰＲが調整される。データアイのバウンダリの位相変動量ｄＰが小さくなるように等化回路３０の特性が調整されると、位相変動量ｄＰとＩＳＩとの関係から、ＩＳＩが適切に抑制されたアナログ出力信号ａｎが生成されることになる。

図１５の受信回路では、ＩＳＩモニタユニット５２が所定のデータパターンに対するサンプルタイミングＤＢＴでの判定データdn(b)の積分値ＩＤを生成し、等化パラメータ制御ユニット３８が、サンプルタイミングＤＢＴを変動させて、異なるデータパターン間でその積分値ＩＤが区別可能になる遅延量を位相変動量ｄＰとして求めている。従って、位相変動量ｄＰの大きさを検出しているので、等化パラメータの最適化プロセスを位相変動量ｄＰが所定の閾値になれば終了することができる。これに対して、図１１、図１４の受信回路では、位相変動量の大小を示す積分値ＩＤに基づいて等化パラメータを最適化しているので、等化パラメータの最適化プロセスの終了時を適切に検出することができず、そのプロセスを常時繰り返す必要がある。

図１５の受信回路では、クロックリカバリユニットＣＲＵを設けているが、送信側が同期クロックを送信する場合は、図１４に示したようにクロックリカバリユニットＣＲＵは必要ない。

以上のように、第２の実施の形態では、データレートが高くなっても、データアイのデータバウンダリでの位相変動量ｄＰを検出することができ、その位相変動量ｄＰをＩＳＩ情報として利用することで、位相変動量ｄＰを小さくするように等化パラメータを最適化することができる。

［第３の実施の形態］
図１７は、第３の実施の形態における受信回路を示す図である。第３の実施の形態では、ＩＳＩモニタユニット５２が、等化回路３０のアナログ出力信号ａｎのデータバウンダリタイミングＤＢＴでの振幅変動量ｄＡＭを検出し、等化パラメータ制御ユニット３８が、その振幅変動量ｄＡＭが小さくなるように等化回路３０の特性パラメータＥＱＰＲを制御する。

図１８は、第３の実施の形態の原理図である。図１８（Ａ）は、受信信号ｙｎが等化される前のバウンダリＤＢＴ付近のアイパターンであり、図１８（Ｂ）は、等化された後のバウンダリ付近のアイパターンである。等化される前のアイパターンは、ＩＳＩが除去または抑制されていないので、バウンダリ付近のアイパターンは、時間方向において位相変動があり、また、振幅方向において振幅変動ｄＡＭがある。そして、等化されることでＩＳＩが抑制されると、その位相変動量と振幅変動量とが、図１８（Ｂ）のように小さくなる。第２の実施の形態では、この位相変動量をモニタし、これをＩＳＩ情報として等化パラメータの最適化を行った。これに対して、第３の実施の形態では、振幅変動量をモニタし、これをＩＳＩ情報として等化パラメータの最適化を行う。つまり、振幅変動量ｄＡＭが小さくなるように、または所定の閾値より小さくなるように等化パラメータの最適化を行う。

したがって、図１７に示した受信回路のＩＳＩモニタユニット５２は、バウンダリサンプルタイミングＤＢＴで等化回路３０のアナログ出力信号ａｎをアナログ・デジタル変換する変換器ＡＤＣと、その出力ａｎ（ｄ）に基づいて振幅変動量ｄＡＭを検出する振幅変動量検出器７４とを有する。そして、その検出された振幅変動量ｄＡＭが小さくなるように、または所定の閾値より小さくなるように、等化パラメータ３８が等化回路の特性パラメータＥＱＰＲを調整する。

図１８の受信回路は、信号ａｎのバウンダリタイミングを高精度に検出するバウンダリタイミング検出ユニット６０を有する。このバウンダリタイミング検出ユニット６０は、データ判定回路３２による判定データｄｎを監視して、判定データｄｎが遷移するタイミングを検出するデータ遷移検出器６４と、ＡＤＣが検出した振幅値an(d)に判定データ「＋１」「−１」を乗算して振幅値an(d)の平均値ＡＶＥを生成する演算器６２と、データ遷移の時における振幅値an(d)の平均値ＡＶＥを選択するセレクタ６６と、セレクタにより選択された平均値ＡＶＥを積分する積分器６８と、その積分器６８の積分値が最小になるときを判定する判定機７０と、パルス発生回路４０の遅延制御コードを生成する遅延制御コード生成器７２とを有する。このバウンダリタイミング検出ユニット６０の動作について以下にて説明する。

図１９、図２０は、バウンダリタイミング検出の原理図である。図１９には、データアイに対して、データセンタタイミングＤＣＴでサンプリングされるＡＤＣ出力の振幅値an(d)の頻度、データバウンダリタイミングＤＢＴでサンプリングされる変換器ＡＤＣ出力の振幅値an(d)の頻度とが示されている。データセンタタイミングＤＣＴでは、ＨレベルとＬレベルの２種類の振幅値８６，８８がＡＤ変換器ＡＤＣにて検出される。一方、データバウンダリタイミングＤＢＴでは、ＨレベルとＬレベルの振幅値８０、８４に加えて、振幅値ゼロの振幅値８２が検出される。そこで、まず、データ遷移するデータアイを抽出し、そのデータアイに対するＡＤ変換器ＡＤＣの出力an(d)に対して、データ判定回路３２の出力データの極性「＋１」「−１」を乗算して加算することにより、出力an(d)の絶対値の平均値を求めることができる。この平均値演算により、データセンタタイミングＤＣＴでのＡＤ変換では、平均値が振幅値８０と８４とにより大きくなり、一方、データバウンダリタイミングＤＢＴでのＡＤ変換では、平均値が振幅値８２により小さくなる。なお、振幅８０、８４は、セレクタ６６によりデータ遷移するデータアイを抽出することにより、積分器６８の積分対象から除外される。

図２０は、ＡＤ変換器ＡＤＣのサンプルタイミングをバウンダリＤＢＴ、センタＤＣＴ、バウンダリＤＢＴと変化させた時の平均値（または平均値の積分値）を示す。前述のとおり、センタタイミングＤＣＴでは平均値は大きくなり、バウンダリタイミングＤＢＴでは小さくなる。そこで、図１７のバウンダリタイミング検出ユニット６０では、図２０に示される積分器６８の出力が最小になる時を判定器７０が判定する。

図１７に戻ると、バウンダリタイミング検出ユニット６０は、遅延量制御コード生成器７２により遅延量制御コードＤＥＬＡＹを変化させて、ＡＤ変換器のサンプリングタイミングを走査する。そして、各サンプリングタイミングにおいて、ＡＤ変換器ＡＤＣの出力an(d)の平均値ＡＶＥのうち、セレクタ６６によりデータ遷移するデータアイについての平均値を抽出し、積分器６８にてそれを積分する。そして、判定器７０が複数のサンプリングタイミングでの積分値を比較し、最小になるサンプリングタイミングを検出する。これにより、データバウンダリタイミングが高精度に検出される。

そこで、遅延量制御コードＤＥＬＡＹを検出したデータバウンダリタイミングＤＢＴに制御して、パルス発生回路４０によりデータバウンダリタイミングに一致したサンプルクロックＤＢＴをＡＤ変換器ＡＤＣに供給する。そして、高精度に制御されたバウンダリタイミングＤＢＴでの振幅値an(d)から、振幅変動量検出器７４が振幅変動量ｄＡＭを検出する。等化パラメータ３８は、この振幅変動量ｄＡＭを小さくするように等化パラメータＥＱＰＲを調整する。

このように、第３の実施の形態では、データセンタタイミングでのＩＳＩ情報を検出することなく、ＩＳＩ情報を取得する。そのＩＳＩ情報であるデータアイのバウンダリでの振幅変動量ｄＡＭを検出するために、データバウンダリタイミングを高精度に検出する必要がある。しかし、このデータバウンダリタイミングは、受信されるデータアイのＡＤ変換値an(d)と、データ判定値ｄｎとから前述したように高精度に検出することができる。したがって、データレートが高くなっても、第３の実施の形態によれば、ＩＳＩ情報を適切に検出して、ＩＳＩを最適に抑制できる等化パラメータを検出することができる。

以上の実施の形態をまとめると、以下の付記のとおりである。

（付記１）伝送媒体を伝播した受信信号を受信する受信回路において、
前記受信信号を等化する等化回路と、
前記等化回路のアナログ出力信号をデータサンプルタイミングで検出してデジタル信号を出力するデータ検出回路と、
前記等化回路の前記データサンプルタイミングでのアナログ出力信号とデジタル信号とから符号間干渉レベルを検出する符号間干渉検出回路と、
前記符号間干渉検出回路が検出する符号間干渉レベルを最小にするように前記等化回路の特性を制御する等化回路特性制御ユニットと、
インパルスに対する等化回路のアナログ出力波形の振幅と理想インパルス応答波形の振幅との差が最小になる最小サンプルタイミングに前記データサンプルタイミングを制御するデータサンプルタイミング制御ユニットとを有することを特徴とする受信回路。

（付記２）付記１において、
前記データサンプルタイミング制御ユニットが、前記差が最小になるサンプルタイミングを検出し、当該検出したサンプルタイミングに制御されたデータサンプルタイミングに基づいて、前記符号間干渉検出回路が前記符号間干渉レベルを検出し、当該検出した符号間干渉レベルに基づいて前記等化特性制御ユニットが等化回路の特性を調整する特性調整処理が繰り返されることを特徴とする受信回路。

（付記３）付記１において、
前記符号間干渉検出回路は、更に、前記最小サンプルタイミングに対応する前記データサンプルタイミングより位相が遅延又は進んだ第２のデータサンプルタイミングでの第２の符号間干渉レベルを検出し、
前記等化特性制御ユニットは、当該第２の符号間干渉レベルを小さくするように前記等化回路の特性を制御することを特徴とする受信回路。

（付記４）付記３において、
前記等化特性制御ユニットは、前記最小サンプルタイミングでの符号間干渉レベルと、前記第２の符号間干渉レベルとを所定の重み付けに基づいて加算した加算符号間干渉レベルを小さくするように、前記等化回路の特性を制御することを特徴とする受信回路。

（付記５）伝送媒体を伝播した受信信号を受信する受信回路において、
前記受信信号を等化する等化回路と、
前記等化回路のアナログ出力信号をデータサンプルタイミングで検出してデジタル信号を出力するデータ検出回路と、
前記等化回路のアナログ出力信号のデータバウンダリの位相変動量を検出し、当該データバウンダリの位相変動量が小さくなるように前記等化回路の特性を制御する等化特性制御ユニットとを有することを特徴とする受信回路。

（付記６）付記５において、
前記等化特性制御ユニットは、前記データ検出回路のデジタル信号の組み合わせデータ毎に、バウンダリタイミングでの前記アナログ出力信号の振幅を検出し、当該検出した振幅に応じて前記データバウンダリの位相変動量を検出することを特徴とする受信回路。

（付記７）付記６において、
前記等化特性制御ユニットは、前記組み合わせデータ毎に検出した振幅を複数回分だけ積分し、当該積分した振幅の最大値に応じて前記データバウンダリの位相変動量を検出することを特徴とする受信回路。

（付記８）付記６において、
前記等化特性制御ユニットは、前記組み合わせデータ毎に検出した振幅に応じて求められる全ての組み合わせデータに対応する前記データバウンダリの位相変動量が、所定の閾値未満になるように、前記等化回路の特性を制御することを特徴とする受信回路。

（付記９）付記５において、
前記等化特性制御ユニットは、前記データ検出回路のデジタル信号の組み合わせデータに対応してサンプリングされる前記アナログ出力信号の振幅であって、第１及び第２の組み合わせデータに対応する第１及び第２振幅が、区別可能なサンプリングタイミングを検出し、バウンダリタイミングと前記検出したサンプリングタイミングとの差に応じて、前記データバウンダリの位相変動量を検出することを特徴とする受信回路。

（付記１０）付記９において、
前記等化特性制御ユニットは、前記バウンダリタイミングを起点にして前記サンプリングタイミングを走査して、前記第１及び第２の振幅が区別可能なサンプリングタイミングを検出することを特徴とする受信回路。

（付記１１）伝送媒体を伝播した受信信号を受信する受信回路において、
前記受信信号を等化する等化回路と、
前記等化回路のアナログ出力信号をデータサンプルタイミングで検出してデジタル信号を出力するデータ検出回路と、
前記等化回路のアナログ出力信号のデータバウンダリでの振幅変動量を検出し、当該データバウンダリでの振幅変動量が小さくなるように前記等化回路の特性を制御する等化特性制御ユニットとを有することを特徴とする受信回路。

（付記１２）付記１１において、
更に、前記データ検出回路のデジタル信号がデータ遷移する時のサンプルタイミングでの前記アナログ出力信号の振幅を検出し、当該検出された振幅が最小になる前記サンプルタイミングを検出するバウンダリタイミング検出ユニットを有し、
前記等化特性制御ユニットは、前記バウンダリタイミング検出ユニットが検出するサンプルタイミングでの前記アナログ出力信号の振幅に応じて、前記データバウンダリでの振幅変動量を検出することを特徴とする受信回路。

（付記１３）付記１２において、
前記バウンダリタイミング検出ユニットは、前記アナログ出力信号の振幅の絶対値を積分し、当該積分値が最小になる前記サンプルタイミングを検出することを特徴とする受信回路。

本実施の形態が適用される伝送線路と等化回路の配置例を示す図である。等化回路を有する受信回路の一般的構成例を示す図である。等化回路のアナログ出力信号波形の一例を示す図である。データ判定のタイミングについて説明する図である。第１の実施の形態における受信回路の構成図である。等化回路の一例を示す構成図である。本実施の形態におけるデータサンプルタイミング判定方法を説明する図である。本実施の形態における等化パラメータを最適化する工程のフローチャート図である。ＩＳＩ評価関数Ｊに対する重み付け回路の動作原理を説明する図である。パルス発生回路４０の一例を示す構成図である。第２の実施の形態における受信回路の構成図である。第２の実施の形態における原理図である。第２の実施の形態における原理図である。第２の実施の形態における受信回路の変形例を示す図である。第２の実施の形態における別の受信回路を示す図である。図１５の受信回路の原理図である。第３の実施の形態における受信回路を示す図である。第３の実施の形態における原理図である。バウンダリタイミング検出の原理図である。バウンダリタイミング検出の原理図である。

符号の説明

３０：等化回路、３２：データ判定回路、３３：バウンダリ判定回路
３８：等化特性制御ユニット（等化パラメータ制御ユニット）
５２：ＩＳＩモニタユニット

Claims

伝送媒体を伝播した受信信号を受信する受信回路において、
前記受信信号を等化する等化回路と、
前記等化回路の出力信号をデータサンプルタイミングで検出して２値の検出信号を出力するデータ検出回路と、
前記データサンプルタイミングにおける前記等化回路の出力信号と前記検出信号との振幅誤差に基づいて符号間干渉レベルを検出する符号間干渉検出回路と、
前記符号間干渉検出回路が検出する符号間干渉レベルを小さくするように前記等化回路の特性を制御する等化回路特性制御ユニットと、
同期クロックのタイミングに基づいて複数のタイミングの制御クロックを生成するパルス発生回路と、
前記複数の制御クロックにおける前記等化回路の出力信号の振幅と前記検出信号の振幅との差が最小になる前記制御クロックのタイミングに前記データサンプルタイミングを制御するデータサンプルタイミング制御ユニットとを有することを特徴とする受信回路。
請求項１において、
前記データサンプルタイミング制御ユニットが、前記差が最小になるサンプルタイミングを検出し、当該検出したサンプルタイミングに制御されたデータサンプルタイミングに基づいて、前記符号間干渉検出回路が前記符号間干渉レベルを検出し、当該検出した符号間干渉レベルに基づいて前記等化特性制御ユニットが等化回路の特性を調整する特性調整処理が繰り返されることを特徴とする受信回路。
伝送媒体を伝播した受信信号を受信する受信回路において、
前記受信信号を等化する等化回路と、
前記等化回路の出力信号をデータサンプルタイミングで検出して２値の検出信号を出力するデータ検出回路と、
前記データサンプルタイミングにおける前記等化回路の出力信号と前記検出信号との振幅誤差に基づいて符号間干渉レベルを検出する符号間干渉検出回路と、
前記符号間干渉検出回路が検出する符号間干渉レベルを小さくにするように前記等化回路の特性を制御する等化回路特性制御ユニットと、
同期クロックのタイミングに基づいて複数のタイミングの制御クロックを生成するパルス発生回路と、
前記複数の制御クロックにおける前記等化回路の出力波形の振幅と前記検出信号の振幅との差が最小になる前記制御クロックのタイミングに前記データサンプルタイミングを制御するデータサンプルタイミング制御ユニットとを有し、
前記符号間干渉検出回路は、更に、前記差が最小になる制御クロックのタイミングに対応する前記データサンプルタイミングより位相が遅延又は進んだ第２のデータサンプルタイミングにおける前記等化回路の出力信号と前記検出信号との振幅誤差に基づいて第２の符号間干渉レベルを検出し、
前記等化特性制御ユニットは、当該第２の符号間干渉レベルも小さくするように前記等化回路の特性を制御することを特徴とする受信回路。