JP4859977B2 - 適応等化回路 - Google Patents

Description

本発明は、一般にデータ受信回路で用いる等化回路に関し、詳しくは伝送線路特性の変化に応じて適応的に動作する適応等化回路に関するものである。

ＬＳＩ間のデータ送受信や、チップ内の複数の素子間或いは回路ブロック間のデータ送受信、ボード間或いは筐体間のデータ送受信等を、損失の大きい伝送線路やケーブルを介して行う場合、その損出を補うべく等化回路を用いる。図１は、従来の等化回路の構成の一例を示す図である。図１の等化回路１２は、伝送線路１０からのデータ波形を受信して、補正後のデータ波形をデータ判定回路１１に供給する。等化回路１２はAnalog Derivative Equalizerであり、受信信号をそのまま出力する要素１３、１回微分要素１４、２回微分要素１５、ゲインＡ０のアンプ１６、ゲインＡ１のアンプ１７、ゲインＡ２アンプ１８、加算器１９を含む。等化回路１２は、要素１３乃至１５の出力をそれぞれのゲインで増幅し加算することで、入力信号の変化を強調して補正するように構成される。

図２は、等化回路１２のユニットパルス応答を示した図である。横軸は時間、縦軸は信号振幅を示す。１ユニット長の時間幅で振幅が１のパルスを伝送線路１０に入力した場合の伝送線路出力及び等化回路１２の出力を示してある。伝送線路出力の波形の立ち上がりはなだらかであり、また１ユニットを超える長さを有するために符合間干渉成分も大きい。それに対して等化回路出力は、信号の変化が強調され、立ち上がりが急峻となるとともに符合間干渉成分も小さくなる。

図１の構成において、伝送線路１０の特性に応じて等化回路１２を構成する各等化係数Ａ０、Ａ１、Ａ２を調整すれば、伝送線路１０の特性が変化しても十分受信可能なデータ振幅を確保することができる。適応等化は、伝送線路１０の特性変化に応じて等化係数を変化させる技術である。

図３は、従来の等化回路の構成の別の一例を示す図である。図３の等化回路は、トランジスタ２１乃至２８、可変抵抗素子２９、抵抗素子３０乃至３２、及び容量素子３３を含む。等化係数ＥＱの設定に応じて可変抵抗素子２９の抵抗値を調整することにより、トランジスタ２１及び２２、可変抵抗素子２９、容量素子３３、及び抵抗素子３１及び３２からなる差動増幅器の直流成分の利得を制御する。高周波成分の特性については容量素子３３の容量結合により維持しながら、可変抵抗素子２９の抵抗値を上げることにより直流成分の利得を下げることができる。

図４は、図３の等化回路の周波数特性の一例を示す図である。横軸は信号周波数、縦軸は等化回路の利得を示す。等化係数ＥＱを０（１６進表示で０ｘ０）から７（１６進表示で０ｘ７）に８段階で変化させると、高周波成分の利得を保持しながら直流成分を含む低周波成分の利得を低下させることができる。即ち、図３の等化回路は相対的に高周波数成分を増幅する機能を有する。伝送線路等を介したデータは高周波数成分が弱められるので、図４のような周波数特性を有する等化回路により、伝送線路による損失（高周波成分の減衰）を補償して受信波形を補正する。

図３の構成において、伝送線路の特性に応じて等化回路に入力する等化係数ＥＱを調整すれば、伝送線路の特性が変化しても十分受信可能なデータ振幅を確保することができる。適応等化は、伝送線路の特性変化に応じて等化係数ＥＱを変化させる技術である。

図５は、適応等化の概念について説明するための図である。図５に示すように、送信回路２０から送信され伝送線路１０を伝搬したデータ波形は、アイパターン４０Ａに示すような波形となる。アイパターンとは、ランダムに０と１とが現れる１つのデータ信号を所定の複数周期毎に重ね合わせて示したものである。データ信号は伝送線路伝搬等の影響によるジッタを含み、０／１の信号レベルの変化タイミングが所定のタイミング（クロック信号に同期したタイミング）に合致していない。そのために、データ信号を所定の複数周期毎に重ね合わせると、タイミングにばらつきのある信号変化波形が重なることにより、アイパターン４０Ａに示すように信号レベル変化部分が多重の線となって現れる。

アイパターン４０Ａは例えば伝送線路１０の温度が−２０℃の場合のデータ信号波形であり、伝送線路１０の温度が例えば８５℃に上昇すると、伝送線路特性の変化によりデータ信号波形がアイパターン４０Ｂのように変化する。このように伝送線路１０の温度が変化し伝送線路特性が変化しても、適応等化技術を用いれば、等化回路１２（或いは図３の等化回路）の等化係数を変化させることにより適切な等化回路１２の出力を得ることができる。即ち、等化回路１２の入力側でのデータ信号波形がアイパターン４０Ａからアイパターン４０Ｂのように大きく変化しても、自動的な適応制御を実行すれば、等化回路１２の出力側でのデータ信号波形については、アイパターン４１Ａからアイパターン４１Ｂのように殆ど変化を無くすことができる。これにより等化回路１２に対して、十分受信可能なデータ振幅を自動的に確保することができる。

図６は、図１の等化回路１２を用いた適応等化回路の構成の一例を示す図である。図６において、図１と同一の構成要素は同一の符号で参照する。

図６の適応等化回路は、受信回路５０、適応等化ロジック５１、及びマトリクス５２を含む。送信回路２０から送信され伝送線路１０を伝搬したデータ波形を受信回路５０が受信する。適応等化ロジック５１は、最小２乗法を利用したアルゴリズムにより等化係数を導出する。

受信回路５０は、等化回路１２、アナログ・デジタル変換器（ＡＤＣ）６１、データ判定回路６２、デマルチプレクサ６３を含む。適応等化ロジック５１は、コンボリューション演算回路６４、相関及び誤差計算回路６５、掛け算器６６、バッファ６７、積分器６８を含む。

最小２乗法によれば、受信回路５０の出力振幅ｙと期待振幅ｄの差分を相関及び誤差計算回路６５により求め誤差振幅ｅとし、この誤差ｅの２乗平均値が小さくなるようにフィードバック制御を行えばよい。誤差振幅ｅの２乗平均値をゼロに近づけるには、調整対象となる各等化係数に対する入力振幅Ｆ０，Ｆ１，Ｆ２と誤差振幅ｅとを無相関の関係にする必要がある。このように、適応等化の原理は明確である。一方、これをＬＳＩ化する際には、ＬＳＩとの親和性が高いデジタル領域にて実現することが一般的である。

図６に示す構成では、デジタル領域にて適応等化処理を実現するために、等化回路１２の出力振幅をアナログ・デジタル変換器（ＡＤＣ）６１にてデジタル・コードに変換している。このＡＤＣ出力のデジタル・コードに対する誤差振幅ｅを求めるためには、データ判定回路６２の出力論理（＋１／−１）に期待振幅ｄを掛けて、その結果とデジタル・コードとの差を求めればよい。この際、アナログ・デジタル変換器６１の入出力レイテンシを考慮して、デマルチプレクサデータ（デマルチプレクサ６３の出力）に含まれる複数のビットのうちで、上記ＡＤＣ出力デジタル・コードに対応するビットを特定する必要がある。相関及び誤差計算回路６５は、相関演算により、ＮビットのデマルチプレクサデータからＡＤＣ出力デジタル・コードに対応する１ビットデータを選択する。即ち、デマルチプレクサデータの各ビットとＡＤＣ出力デジタル・コードとの相関を取り、最も相関のある１ビットデータを選択する。

適応等化回路をＬＳＩ化するにあたっては、上記のようなタイミング合わせは回路規模の増大及び消費電力の増大をもたらす。例えば、タイミング合わせを行う相関及び誤差計算回路６５は、図６に示す適応等化ロジック５１全体の約半分の面積を占める程のサイズになってしまう。このように図６に示すような適応等化回路では、回路規模及び消費電力が大きいという問題がある。

また図６の適応等化回路では、コンボリューション演算回路６４の演算により入力振幅Ｆ０，Ｆ１，Ｆ２を導出している。マトリクス５２は対象とする伝送線路特性を反映した行列であり、マトリクス５２とデマルチプレクサデータとの畳み込み演算を実行することにより、入力振幅Ｆ０，Ｆ１，Ｆ２を予測している。マトリクス５２は、対象とする伝送線路１０と等化回路１２の各要素１３乃至１５のそれぞれに対するユニットパルス応答波形を取得し、それを量子化することにより得ることができる。マトリクス５２の大きさは、対象とする伝送線路１０の符合間干渉成分の長さによって決まる。

このように図６に示すような適応等化回路では、対象となる伝送線路の特性に応じたマトリクス５２を予め用意しておく必要がある。従って、等化回路を使用する対象となる各伝送線路毎に異なるマトリクス５２を用意することになり、多大な時間と手間がかかるという問題がある。

図７は、図２の等化回路を用いた適応等化回路の構成の一例を示す図である。図７に示す回路は、特許文献１に開示されたものである。

図７の適応等化回路１００は、等化回路７０、データ判定回路７１、バウンダリ判定回路７２、デマルチプレクサ７３、クロックリカバリユニット（ＣＲＵ）７４、位相内挿回路（ＰＩ）７５、モニタユニット７６、及び制御ユニット７７を含む。等化回路７０は図３に示す構成を有する。位相内挿回路７５は、所定の参照クロック信号に基づいて、互いに位相が所定量（例えば９０度）ずれた２つのクロック信号を生成する。一方のクロック信号はデータ判定回路７１に供給され、他方のクロック信号はバウンダリ判定回路７２に供給される。

データ判定回路７１及びバウンダリ判定回路７２は、供給されたクロック信号のエッジのタイミングで等化回路７０の出力信号のＨＩＧＨ／ＬＯＷを判定する。ＨＩＧＨ判定なら例えば＋１を出力し、ＬＯＷ判定なら例えば−１を出力する。データ判定回路７１がデータの中心で信号判定し、且つバウンダリ判定回路７２がデータとデータとの境界で信号判定するように、位相内挿回路７５が供給するクロック信号の位相が制御される。

クロックリカバリユニット７４は、データ判定回路７１の出力とバウンダリ判定回路７２の出力との位相を検出する位相検出器ＰＤと、位相検出器ＰＤの位相検出結果を時間的に積分するローパスフィルタＬＰＦを含む。ローパスフィルタＬＰＦの出力は、位相内挿回路７５が出力するクロック信号を制御する信号として位相内挿回路７５に供給される。

正しいタイミングでデータ判定／バウンダリ判定している場合、データが０と１との間で変化する点においては、その直前の判定回路７１のデータ判定値に関わらずに、バウンダリ判定回路７２の出力は同確率で＋１又は−１になる筈である。正しいタイミングでデータ判定／バウンダリ判定している場合、バウンダリ判定回路７２の出力の積分値は略一定になる。

正しいタイミングでデータ判定／バウンダリ判定していない場合には、データが０と１との間で変化する点におけるバウンダリ判定回路７２の出力は、その直前のデータ判定回路７１の出力と相関を有する。例えば、クロック信号のタイミングが早すぎる場合、データが０と１との間で変化する点におけるバウンダリ判定回路７２の出力は、その直前のデータ判定回路７１によるデータ判定出力が＋１（又は−１）となるときに常に同位相の＋１（又は−１）となる。またクロック信号のタイミングが遅すぎる場合、データが０と１との間で変化する点におけるバウンダリ判定回路７２の出力は、その直前のデータ判定回路７１によるデータ判定出力が＋１（又は−１）となるときには、常に逆位相の−１（又は＋１）となる。従って、位相検出器ＰＤが検出するデータ判定回路７１の出力とバウンダリ判定回路７２の出力との位相に応じて、クロック信号のタイミングが早すぎるか遅すぎるかを判定し、判定結果に応じてクロック信号の位相や周波数を調整すれば、受信信号に同期した適正なクロック信号を生成することが可能になる。

図７の適応等化回路１００では、モニタユニット７６と制御ユニット７７とが適応等化の中心的な機能を果たしている。等化回路７０に供給する等化係数を導出するために、バウンダリ判定回路７２の出力論理の分布を解析する。データ判定回路７１の出力が１１０１，１００１，０１０１等の特定パターンのとき、モニタユニット７６のトリガ信号発生器８１がトリガ信号を生成する。このトリガ信号に応答して、上記の複数のパターン別に積分器８２がバウンダリ判定回路７２の出力論理を積分する。

データ判定回路７１への入力データの位相変動量は、過去データに応じて変化する。即ち、先の１１０１，１００１，０１０１といったパターンの場合、過去データである前半分の１１，１０，０１に応じて、後半分のデータ０１の位相変動量が変化する。位相変動量のヒストグラムが正規分布にて表現できる場合、積分器８２の積分結果において、データ判定のためのサンプルタイミングと出力値との関係は直線関係として表される。この関係に基づいて、制御ユニット７７が位相変動量を予測し、予測された位相変動量が最小となるように等化回路７０の等化係数を調整する。

図７に示す構成では、既存のデータ受信回路の主機能の一つであるクロック・データ・リカバリ（ＣＤＲ）を実現するために必要であるバウンダリ情報の分布を解析することにより、等化係数が最適となるように調整している。ＣＤＲ用の既存の回路を流用できるというメリットがあるが、モニタユニット７６と制御ユニット７７における処理が複雑であり、複雑な回路が必要になる。また位相変動量は必ずしも正規分布にて表されるものではないので、伝送線路特性によっては最適な等化係数を導出できない可能性がある。
特開２００５−３０３６０７号公報

以上を鑑みて、本発明は、回路規模及び消費電力が比較的小さく且つ比較的単純な回路構成により等化係数を調整できる適応等化回路を提供することを目的とする。

適応等化回路は、各ユニット時間毎に入力データ信号波形を等化係数に応じて補正して出力データ信号を生成する等化回路と、該出力データ信号に同期したクロック信号が示す該ユニット時間の所定のタイミングで該出力データ信号の信号レベルを判定して第１の判定結果を出力するデータ判定回路と、該クロック信号が示す該所定のタイミングから該ユニット時間の１／２ずれたタイミングで該出力データ信号の信号レベルを判定するバウンダリ判定回路と、第１の論理値の複数の連続したデータに続いて第２の論理値のデータが現れ、該第２の論理値のデータの後に再び第１の論理値が現れる所定のデータパターンを連続して複数回検出し、該第２の論理値のデータに対応する該データ判定回路の判定結果と該バウンダリ判定回路の判定結果とが、互いに同一値になる割合と互いに異なる値になる割合とが略等しくなるように該等化係数を調整する制御回路を含み、該バウンダリ判定回路は、該クロック信号が示す該所定のタイミングから該ユニット時間の＋１／２ずれたタイミングで該出力データ信号の信号レベルを判定して第２の判定結果を生成するとともに、該クロック信号が示す該所定のタイミングから該ユニット時間の−１／２ずれたタイミングで該出力データ信号の信号レベルを判定して第３の判定結果を生成し、該第２の判定結果と該第３の判定結果とを該制御回路に判定結果として供給し、前記制御回路は該第１の判定結果と該第２の判定結果とを比較した比較結果と該第１の判定結果と該第３の判定結果とを比較した比較結果に基づいて該等化係数を調整することを特徴とする。

本発明の少なくとも一つの実施例によれば、０又は１の何れか一方の一つのデータ値が十分に長い間連続した後に反転データ値が現れるデータパターンが出力データ信号波形の時間軸におけるデータ幅及びデータ振幅を決めることに着目し、第１の論理値の複数の連続したデータに続いて第２の論理値のデータが現れる所定のデータパターンを複数回検出し、データ判定結果とバウンダリ判定結果とが互いに同一値になる割合と互いに異なる値になる割合とが略等しくなるように等化係数を調整する。従って、相関及び誤差計算回路を用いる構成と比較して回路規模及び消費電力が比較的小さく、また比較器及びカウンタ等から構成される比較的単純な回路構成により、等化係数を調整する適応等化回路を提供することができる。

従来の等化回路の構成の一例を示す図である。 等化回路のユニットパルス応答を示した図である。 従来の等化回路の構成の別の一例を示す図である。 図３の等化回路の周波数特性の一例を示す図である。 適応等化の概念について説明するための図である。 図１の等化回路を用いた適応等化回路の構成の一例を示す図である。 図２の等化回路を用いた適応等化回路の構成の一例を示す図である。 本発明による適応等化回路の構成の一例を示す図である。 伝送線路モデルと図３に示す等化回路モデルとを縦続接続した系における出力アイパターンのシミュレーション結果を示す図である。 伝送線路モデルと図３に示す等化回路モデルとを縦続接続した系における出力アイパターンのシミュレーション結果を示す図である。 伝送線路モデルと図３に示す等化回路モデルとを縦続接続した系における出力アイパターンのシミュレーション結果を示す図である。 データ幅の評価方法について説明する図である。 等化係数を変化させた場合の累積加算結果の絶対値の変化を示す図である。 等化係数を変化させた場合の出力データ信号のデータ幅の変化を示す図である。 制御ユニットの構成の一例を示す図である。 図１３に示す制御ユニットの動作の一例を示す図である。 図１３の制御ユニットを用いた適応等化のシミュレーション結果を示す図である。 図１３の制御ユニットを用いた適応等化のシミュレーション結果を示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。 各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。

符号の説明

１１０ 等化回路
１１１ データ判定回路
１１２ バウンダリ判定回路
１１３ デマルチプレクサ
１１４ クロックリカバリ回路
１１５ 制御ユニット
２００ 適応等化回路

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図８は、本発明による適応等化回路の構成の一例を示す図である。図８の適応等化回路２００は、等化回路１１０、データ判定回路１１１、バウンダリ判定回路１１２、デマルチプレクサ１１３、クロックリカバリ回路１１４、及び制御ユニット１１５を含む。等化回路１１０は例えば図３に示す構成を有する。

等化回路１１０は、各ユニット時間毎に一つのデータ値を有する入力データ信号波形を受信し、等化係数に応じて入力データ信号を補正することにより出力データ信号を生成する。クロックリカバリ回路１１４は、等化回路１１０が出力する出力データ信号に同期する互いに位相が所定量（例えば９０度）ずれた２つのクロック信号を生成する。一方のクロック信号はデータ判定回路１１１に供給され、他方のクロック信号はバウンダリ判定回路１１２に供給される。

データ判定回路１１１及びバウンダリ判定回路１１２は、供給されたクロック信号のエッジのタイミングで等化回路１１０の出力データ信号のＨＩＧＨ／ＬＯＷを判定する。ＨＩＧＨ判定なら例えば＋１を出力し、ＬＯＷ判定なら例えば−１を出力する。データ判定回路１１１が各ユニット時間の中心タイミングで信号判定し、且つバウンダリ判定回路７２が各ユニット時間の中心タイミングから１／２ユニット時間ずれたタイミング、即ちユニット時間とユニット時間との境界（データとデータとの境界）で信号判定するように、クロックリカバリ回路１１４が供給するクロック信号の位相が制御される。

クロックリカバリ回路１１４は、データ判定回路１１１の出力とバウンダリ判定回路１１２の出力との位相を検出することにより、等化回路１１０の出力データ信号に同期するクロック信号を生成する。クロックリカバリ回路１１４は、図７のクロックリカバリユニット７４及び位相内挿回路７５等に相当し、データ判定回路７１の出力とバウンダリ判定回路７２の出力とに応じて、生成するクロック信号の位相及び周波数を適宜調整する。

データ判定回路１１１の判定結果データは、デマルチプレクサ１１３によりデマルチプレクスされ、低周波数で多ビットの信号として次段に供給される。制御ユニット１１５は、データ判定回路１１１の判定結果ＲＤＴにおいて第１の論理値の複数の連続したデータに続いて第２の論理値のデータが現れる所定のデータパターンを複数回検出し、第２の論理値のデータに対応するデータ判定回路１１１の判定結果ＲＤＴとバウンダリ判定回路１１２の判定結果ＢＤＴとが、互いに同一値になる割合と互いに異なる値になる割合とが略等しくなるように等化回路１１０の等化係数を調整する。この制御ユニット１１５の動作について、以下に詳細に説明する。

図９Ａ乃至９Ｃは、伝送線路モデルと図３に示す等化回路モデルとを縦続接続した系における出力アイパターンのシミュレーション結果を示す図である。ここでは、生成多項式X２３＋Ｘ１８＋１にて表されるＰＲＢＳ２３パターンと様々な０／１ランレングスのパターンを入力として用いている。横軸は時間であり、縦軸は振幅である。

図９Ａにおいて、黒線で示すアイパターンはランレングス２（"００１００１・・・"及び"１１０１１０・・・"）が入力の場合のアイパターンであり、その他はＰＲＢＳ２３パターン入力に対するアイパターンである。また図９Ｂにおいて、黒線で示すアイパターンはランレングス４（"００００１００００１・・・"及び"１１１１０１１１１０・・・"）が入力の場合のアイパターンであり、その他はＰＲＢＳ２３パターン入力に対するアイパターンである。また図９Ｃにおいて、黒線で示すアイパターンはランレングス８（"００００００００１００００００００１・・・"及び"１１１１１１１１０１１１１１１１１０・・・"）が入力の場合のアイパターンであり、その他はＰＲＢＳ２３パターン入力に対するアイパターンである。

図９Ａ乃至９Ｃから分かるように、ランレングスが長くなるほど、そのアイパターン（黒線で示すアイパターン）は、ＰＲＢＳ２３パターン入力に対するアイパターンの分布の端の位置に近くなる。即ち、ランレングスが十分に長い入力パターンに対する出力波形が、全ての出力波形のデータ幅の分布のうちで、最もずれが大きな出力波形となる。言葉を換えて言えば、０又は１の何れか一方の一つのデータ値が十分に長い間連続した後に反転データ値が現れる入力パターンが、出力波形の時間軸におけるデータ幅を決めることになる。データ振幅についても同様であり、０又は１の何れか一方の一つのデータ値が十分に長い間連続した後に反転データ値が現れる入力パターンが、出力波形のデータ振幅を決めることになる。

本発明では、上記の特徴を利用して、ランレングスが十分に長いパターンを検出して、そのパターンにおけるデータ幅が所望のデータ幅となるように等化係数を調整する。即ち、０又は１の何れか一方の一つのデータ値が十分に長い間連続した後に反転データ値が現れるパターンを検出して、そのパターンにおけるデータ幅がユニット時間となるように等化係数を調整する。

図１０は、データ幅の評価方法について説明する図である。図１０の横軸は時間であり、縦軸は信号振幅を示す。図１０に示す波形は、データ値"０"が連続した後に反転データ値"１"が現れるパターンに対する等化回路１１０の出力データ信号である。

データ判定回路１１１（図８参照）は、ユニット時間（１［ＵＩ］）の中心タイミングにおいて出力データ信号をサンプリングし、その信号レベルを判定することにより判定結果ＲＤＴ［ｉ］を得る。バウンダリ判定回路１１２（図８参照）は、中心タイミングから＋１／２ユニット時間ずれた位置及び／又は−１／２ユニット時間ずれた位置において出力データ信号をサンプリングし、その信号レベルを判定することにより判定結果ＢＤＴ［ｉ］及び／又はＢＤＴ［ｉ−１］を得る。判定結果ＲＤＴ［ｉ］、ＢＤＴ［ｉ］、及びＢＤＴ［ｉ−１］は、出力データ信号の第１の論理（例えばＨＩＧＨ論理）に対して＋１であり、第２の論理（例えばＬＯＷ論理）に対して−１となる。

制御ユニット１１５（図８参照）は、判定結果ＲＤＴ［ｉ］と判定結果ＢＤＴ［ｉ］とを比較して、互いに同一値であれば例えば＋１の値、互いに異なる値であれば−１の値（＋１と相殺するような値）を比較結果として求める。制御ユニット１１５は、０又は１の何れか一方の一つのデータ値が連続した後に反転データ値となる所定のパターンが現れるたびに、この比較結果を累積加算していく。出力データ信号のデータ幅が１ユニット時間に近ければ、＋１の比較結果と−１の比較結果とは略同一確率にて存在するはずである。即ち、データ幅が１ユニット時間に近い程、累積加算結果の絶対値は小さな値を取る。同様のことが、判定結果ＲＤＴ［ｉ］と判定結果ＢＤＴ［ｉ−１］との比較結果に対しても言える。

図１１は、等化係数を変化させた場合の累積加算結果の絶対値の変化を示す図である。横軸は等化係数値であり、縦軸は累積加算値の絶対値である。

図１１に示すように、等化係数値とともに累積加算結果の絶対値が変化し、ある等化係数値において累積加算値の絶対値が最小となる。この等化係数値に等化回路１１０の等化係数を設定することにより、等化回路１１０の出力データ信号のデータ幅が１ユニット時間に近い状態を実現することができる。

図１２は、等化係数を変化させた場合の出力データ信号のデータ幅の変化を示す図である。横軸が時間であり、縦軸が振幅である。図１２では、３．２［Ｇｂ／ｓ］の００１０繰り返しパターンに対するデータ受信を想定している。ナイキスト周波数(＝１．６［ＧＨｚ］)における伝送線路のロスは約２１［ｄＢ］である。等化係数値を大きくするほど、矢印で示すように出力データ信号の波形が上方に移動していく。

図１２から分かるように、等化係数値とともにデータ幅が変化し、ある等化係数値においてデータ幅が１ユニット時間（１［ＵＩ］）に最も近くなる。この等化係数値に等化回路１１０の等化係数を設定することにより、等化回路１１０の出力データ信号のデータ幅が１ユニット時間に近い状態を実現することができる。

図１３は、制御ユニット１１５の構成の一例を示す図である。図１３に示す制御ユニット１１５は、コンパレータ（ＣＭＰ）１２１乃至１２５、カウンタ（ＣＮＴＲ）１２６乃至１２８、レジスタ１２９及び１３０、掛け算器１３１、及びセレクタ（ＳＥＬ）１３２を含む。図１３の制御ユニット１１５は、データ判定回路１１１の判定結果ＲＤＴとバウンダリ判定回路１１２の判定結果ＢＤＴとが、それぞれ３２ビットのパラレルデータＲＤＴ［３１：０］及びＢＤＴ［３１：０］である場合のものである。

制御ユニット１１５が検出する検出対象のデータパターンを、検出データパターンＤＥＴ＿ＰＴＮ［７：０］により定義する。また、この検出データパターン中の何ビットを実際の検出対象のデータパターンとするかを、有効パターン長ＰＴＮ＿ＬＥＮＧ［３：０］により定義する。更に、検出回数最大値ＭＡＸ＿ＤＥＴ＿ＮＵＭ［１５：０］及び等化係数の初期変位符号ＩＮＩＴ＿ＥＱ＿ＳＩＧＮ［１：０］をそれぞれ設定する。

図１４は、図１３に示す制御ユニット１１５の動作の一例を示す図である。図１４の動作例においては、検出データパターンＤＥＴ＿ＰＴＮ［７：０］が"００００００１０"、有効パターン長ＰＴＮ＿ＬＥＮＧ［３：０］が"１１０"、ＭＡＸ＿ＤＥＴ＿ＮＵＭ［１５：０］が十進数で６５５３５である。この場合、有効パターン長ＰＴＮ＿ＬＥＮＧ［３：０］が十進数で６であるので、検出データパターンＤＥＴ＿ＰＴＮ［７：０］の下位６ビット"００００１０"が検出対象のデータパターンとなる。また更にその反転データ"１１１１０１"も検出対象のデータパターンとなる。

以下に、図１３及び図１４を参照して、制御ユニット１１５の動作について説明する。

コンパレータ１２１は、ＤＥＴ＿ＰＴＮ［７：０］のうちの有効パターン長ＰＴＮ＿ＬＥＮＧ［３：０］により示されるビット数の部分ビットパターンに一致するデータパターンが、３２ビットパラレル受信データＲＤＴ［３１：０］の中に検出された場合、検出信号ＨＩＴをＨＩＧＨ（"１"）にする。コンパレータ１２１は、同時に、検出された場所を示す信号ＰＯＳ［３１：０］を生成する。図１４の例では、ＲＤＴ［３１：０］中に"００００１０"又は"１１１１０１"が検出され、信号ＨＩＴがＨＩＧＨになる。またそのときに、ＰＯＳ［３１：０］は、ＲＤＴ［３１：０］中で検出された"００００１０"の"１"のビット位置に対応するビット位置及びＲＤＴ［３１：０］中で検出された"１１１１０１"の"０"のビット位置に対応するビット位置において"１"となり、それ以外のビット位置で"０"となる。

コンパレータ１２２は、ＰＯＳ［３１：０］の"１"に対応する位置のＲＤＴ［３１：０］の値と、その前後のタイミング（±０．５ユニット時間のタイミング）に対応する位置のＢＤＴ［３１：０］の値とを比較する。コンパレータ１２２は２個のコンパレータを備えており、第１のコンパレータでＲＤＴの値と−０．５ユニット時間ずれたタイミングでのＢＤＴの値とを比較し、第２のコンパレータでＲＤＴの値と＋０．５ユニット時間ずれたタイミングでのＢＤＴの値とを比較する。第１のコンパレータの比較結果ＣＭＰ＿Ｂ＿Ｘ［１：０］（Ｘ＝０−３１）は、例えば一致の場合＋１であり不一致の場合−１である。第２のコンパレータの比較結果ＣＭＰ＿Ａ＿Ｘ［１：０］（Ｘ＝０−３１）は、例えば一致の場合＋１であり不一致の場合−１である。なおＰＯＳ［３１：０］が全て"０"の場合、比較結果は全てゼロである。

コンパレータ１２２に供給されるＣＡＬ＿ＰＴＮ［１：０］は、第１のコンパレータと第２のコンパレータとの何れを有効にし、何れを無効にするかを制御する信号である。ＣＡＬ＿ＰＴＮ［１：０］が例えば"００"の場合、両方のコンパレータが有効となり、両方の比較動作を実行する。ＣＡＬ＿ＰＴＮ［１：０］が例えば"０１"の場合、第１のコンパレータのみが有効となり、対応する一方の比較動作のみを実行する。またＣＡＬ＿ＰＴＮ［１：０］が例えば"１０"の場合、第２のコンパレータのみが有効となり、対応する一方の比較動作のみを実行する。無効な方のコンパレータの出力は常時ゼロとなる。

ＨＩＴがＨＩＧＨになりその後ＬＯＷに戻ると、その立ち下りエッジに応答してカウンタ１２６が一ずつカウントアップする。コンパレータ１２３は、カウンタ１２６のカウント値ＤＥＴ＿ＮＵＭ［１５：０］と検出回数最大値ＭＡＸ＿ＤＥＴ＿ＮＵＭ［１５：０］とを比較して、両者が一致すると信号ＤＥＴを"１"にする。図１４の例では、カウント値ＤＥＴ＿ＮＵＭ［１５：０］が６５５３５になりＭＡＸ＿ＤＥＴ＿ＮＵＭ［１５：０］と等しくなると、ＤＥＴが"１"になっている。

カウンタ１２６のカウントアップ動作と並行して、カウンタ１２７は、ＣＭＰ＿Ｂ＿ＸとＣＭＰ＿Ａ＿Ｘとをそれぞれ別々に累積加算していく。カウンタ１２７の出力ＣＵＲＴ＿ＮＵＭ［１５：０］は、ＣＭＰ＿Ｂ＿Ｘの累積加算値の絶対値とＣＭＰ＿Ａ＿Ｘの累積加算値の絶対値との和である。

ＤＥＴが"１"になると、そのときにカウンタ１２７から出力されているＣＵＲＴ＿ＮＵＭ［１５：０］とレジスタ１２９に格納されているＰＡＳＴ＿ＮＵＭ［１５：０］とを、コンパレータ１２４により比較する。ここでＰＡＳＴ＿ＮＵＭ［１５：０］は、前回ＤＥＴが"１"になったときのＣＵＲＴ＿ＮＵＭ［１５：０］である。

コンパレータ１２４は、比較の結果ＣＵＲＴ＿ＮＵＭ［１５：０］がＰＡＳＴ＿ＮＵＭ［１５：０］より大きい場合、出力ＵＰ＿ＤＮ［１：０］として−１を出力する。ＣＵＲＴ＿ＮＵＭ［１５：０］がＰＡＳＴ＿ＮＵＭ［１５：０］より大きいということは、前回よりもデータ幅とユニット時間との差が大きくなったということであり、前回等化係数を変化させた方向が誤りであったことを意味する。従って、コンパレータ１２４の出力"−１"により、等化係数の変化方向を前回の方向から反転させる。

コンパレータ１２４は、比較の結果ＣＵＲＴ＿ＮＵＭ［１５：０］がＰＡＳＴ＿ＮＵＭ［１５：０］より小さい場合、出力ＵＰ＿ＤＮ［１：０］として＋１を出力する。ＣＵＲＴ＿ＮＵＭ［１５：０］がＰＡＳＴ＿ＮＵＭ［１５：０］より小さいということは、前回よりもデータ幅とユニット時間との差が小さくなったということであり、前回等化係数を変化させた方向が正しかったことを意味する。従って、コンパレータ１２４の出力"＋１"により、等化係数の変化方向を前回の方向と同一に保つ。

掛け算器１３１は、コンパレータ１２４の出力ＵＰ＿ＤＮ［１：０］と、レジスタ１３０に格納されているＰＡＳＴ＿ＳＩＧＮ［１：０］と、ＤＥＴとを掛け算することにより、今回の変化方向を求める。ここでＰＡＳＴ＿ＳＩＧＮ［１：０］は前回の変化方向を−１／＋１の符号により示すデータであり、コンパレータ１２４の出力ＵＰ＿ＤＮ［１：０］が−１の場合には、このＰＡＳＴ＿ＳＩＧＮ［１：０］の示す変化方向を示す符号を反転させる。コンパレータ１２４の出力ＵＰ＿ＤＮ［１：０］が＋１の場合には、このＰＡＳＴ＿ＳＩＧＮ［１：０］の示す変化方向を示す符号をそのまま維持する。

なおＣＵＲＴ＿ＮＵＭ［１５：０］がＰＡＳＴ＿ＮＵＭ［１５：０］と等しくなる場合があり、この場合には変化方向の判断ができないことになる。従って、コンパレータ１２５がＣＵＲＴ＿ＮＵＭ［１５：０］＝ＰＡＳＴ＿ＮＵＭ［１５：０］の状態を検出した場合には、セレクタ１３２が、変化方向を示すデータとしてＩＮＩＴ＿ＥＱ＿ＳＩＧＮ［１：０］を選択する。それ以外の場合には、セレクタ１３２は掛け算器１３１の演算結果を選択する。セレクタ１３２の選択結果が、今回の変化方向を示す最終的なデータＣＵＲＴ＿ＳＩＧＮ［１：０］となる。

基本的に、等化係数の初期値をその最大値に設定した場合にはＩＮＩＴ＿ＥＱ＿ＳＩＧＮ［１：０］＝"１１"（＝−１）とし、逆に最小値に設定した場合にはＩＧＮ［１：０］＝"０１"（＝＋１）としておく。なおＣＵＲＴ＿ＮＵＭ＝ＰＡＳＴ＿ＮＵＭとなる状態は、等化係数が妥当な値から大きく外れた状態にて起こる可能性が高い。

ＤＥＴが"１"になると、カウンタ１２６及び１２７がリセットされＤＥＴ＿ＮＵＭ［１５：０］及びＣＵＲＴ＿ＮＵＭ［１５：０］がゼロに初期化される。またセレクタ１３２から出力される今回の変化方向を示すデータＣＵＲＴ＿ＳＩＧＮ［１：０］に応じて、カウンタ１２８のカウント値が１だけ増減される。このカウンタ１２８の出力が等化係数として等化回路１１０に供給される。

図１５Ａ及び１５Ｂは、図１３の制御ユニット１１５を用いた適応等化のシミュレーション結果を示す図である。図１６Ａ乃至１６Ｈは、各等化係数値におけるシミュレーション結果であるアイパターンを示す図である。

ここでは３．２［Ｇｂ／ｓ］のデータ受信を想定している。ナイキスト周波数（＝１．６［ＧＨｚ］）における伝送線路モデルのロスは約２１［ｄＢ］である。入力データパターンはＰＲＢＳ２３に８Ｂ１０Ｂコーディングを掛けたものであり、入力データパターンに含まれる最大０／１ランレングスは５である。但し、ランレングスが５であるパターンの頻度は極めて低いので、シミュレーションでは、ＤＥＴ＿ＰＴＮ［７：０］＝"００００００１０"且つＰＴＮ＿ＬＥＮＧ［３：０］＝"０１１０"として、０／１ランレングスが４のパターンを検出対象としている。

図１５Ａ及び１５Ｂに示されるように、０或いは７の初期値から開始し、等化係数が時間の経過とともに変化していく。十分な時間がたつと、等化係数の初期値に無関係に、等化係数が３に収束している。

図１６Ａ乃至１６Ｈのアイパターンはそれぞれ等化係数が０乃至７に対応している。図１６Ａ乃至１６Ｈから分かるように、等化係数が３のときに、データ幅が最もユニット時間の幅に近くなり、波形のジッタが小さくなっている。このように、等化回路１１０の出力データ信号の位相変動幅を最小にするような等化係数の調整が可能となる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims (9)

1. 各ユニット時間毎に入力データ信号波形を等化係数に応じて補正して出力データ信号を生成する等化回路と、
   該出力データ信号に同期したクロック信号が示す該ユニット時間の所定のタイミングで該出力データ信号の信号レベルを判定して第１の判定結果を出力するデータ判定回路と、
   該クロック信号が示す該所定のタイミングから該ユニット時間の１／２ずれたタイミングで該出力データ信号の信号レベルを判定するバウンダリ判定回路と、
   第１の論理値の複数の連続したデータに続いて第２の論理値のデータが現れ、該第２の論理値のデータの後に再び第１の論理値が現れる所定のデータパターンを連続して複数回検出し、該第２の論理値のデータに対応する該データ判定回路の判定結果と該バウンダリ判定回路の判定結果とが、互いに同一値になる割合と互いに異なる値になる割合とが略等しくなるように該等化係数を調整する制御回路
   を含み、
   該バウンダリ判定回路は、該クロック信号が示す該所定のタイミングから該ユニット時間の＋１／２ずれたタイミングで該出力データ信号の信号レベルを判定して第２の判定結果を生成するとともに、該クロック信号が示す該所定のタイミングから該ユニット時間の−１／２ずれたタイミングで該出力データ信号の信号レベルを判定して第３の判定結果を生成し、該第２の判定結果と該第３の判定結果とを該制御回路に判定結果として供給し、
   前記制御回路は該第１の判定結果と該第２の判定結果とを比較した比較結果と該第１の判定結果と該第３の判定結果とを比較した比較結果に基づいて該等化係数を調整すること
   を特徴とする適応等化回路。
2. 該制御回路は、検出対象を規定するパターンとの一致を検出することにより該所定のデータパターンを検出する検出回路を含み、該検出対象を規定するパターンにおける第１の論理値の複数の連続したデータの数が可変であることを特徴とする請求項１記載の適応等化回路。
3. 該制御回路は、該同一値となる場合に対して第１の値を割り当てるとともに、該異なる値となる場合に対して該第１の値に応じて第２の値を割り当て、該第１の値と該第２の値とを該複数回の検出に関して累積加算し、該累積加算の値に応じて該等化係数を調整するよう構成されることを特徴とする請求項１記載の適応等化回路。
4. 該制御回路は、該累積加算の値を繰り返し求め該累積加算の値の絶対値に応じて該等化係数を繰り返し調整するように構成され、該絶対値が続けて同一の値となる場合に該等化係数を変化させる方向が設定可能に構成されることを特徴とする請求項３記載の適応等化回路。
5. 該制御回路は、該所定のデータパターンを所定の回数検出する毎に該等化係数を調整し、該所定の回数は可変に設定可能であるよう構成されることを特徴とする請求項１記載の適応等化回路。
6. 該データ判定回路の判定結果と該バウンダリ判定回路の判定結果とに応じて該クロック信号を生成するクロックリカバリ回路を更に含むことを特徴とする請求項１記載の適応等化回路。
7. 該制御回路は、該第２の論理値のデータに対応する該データ判定回路の第１の判定結果と該バウンダリ判定回路の第２の判定結果とが、互いに同一値になる割合と互いに異なる値になる割合とが略等しくなるとともに、該第２の論理値のデータに対応する該データ判定回路の第１の判定結果と該バウンダリ判定回路の第３の判定結果とが、互いに同一値になる割合と互いに異なる値になる割合とが略等しくなるように該等化係数を調整するよう構成されることを特徴とする請求項１記載の適応等化回路。
8. 該制御回路は、該第２の判定結果及び該第３の判定結果の何れを該等化係数の調整に使用するかを選択可能なように構成されることを特徴とする請求項１記載の適応等化回路。
9. 該等化係数は該等化回路の利得を制御する係数であることを特徴とする請求項１記載の適応等化回路。

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