JP4673426B2 - 受信回路 - Google Patents

Description

本発明は、ＬＳＩ内部における素子間や回路ブロック間のデータ送受信、ＬＳＩ間のデータ送受信あるいはボード間や筐体間のデータ送受信などに用いられる受信回路の適応等化方式に関する。

一般に、伝送損失が大きい伝送線路などを介してデータ送受信を実施する場合、その伝送損失を補うために受信側で等化回路が用いられる。図１１は、等化回路の一例を示している。図１１（ａ）に示す等化回路ＥＱは、トランジスタＴ１〜Ｔ８、抵抗素子Ｒ１〜Ｒ４および容量素子Ｃ１を備えて構成されている。トランジスタＴ１、Ｔ２（Ｔ３、Ｔ４）は、出力端子ＯＵＴ（ＯＵＴＸ）と接地線との間に直列接続されている。トランジスタＴ１（Ｔ３）の制御端子は、入力端子ＩＮＸ（ＩＮ）に接続されている。トランジスタＴ２、Ｔ４の制御端子は、バイアス端子ＢＩＡＳに接続されている。抵抗素子Ｒ１および容量素子Ｃ１は、トランジスタＴ１、Ｔ２の接続ノードとトランジスタＴ３、Ｔ４の接続ノードとの間に並列接続されている。抵抗素子Ｒ１は、等化回路ＥＱの等化係数値に対応して抵抗値が変化する可変抵抗素子である。

トランジスタＴ５、Ｔ６（Ｔ７、Ｔ８）は、トランジスタＴ１（Ｔ３）および出力端子ＯＵＴ（ＯＵＴＸ）の接続ノードと接地線との間に直列接続されている。トランジスタＴ５（Ｔ７）の制御端子は、トランジスタＴ１（Ｔ３）および出力端子ＯＵＴ（ＯＵＴＸ）の接続ノードに接続されている。トランジスタＴ６、Ｔ８の制御端子は、バイアス端子ＢＩＡＳに接続されている。抵抗Ｒ２は、トランジスタＴ５、Ｔ６の接続ノードとトランジスタＴ７、Ｔ８の接続ノードとの間に接続されている。抵抗Ｒ３（Ｒ４）は、トランジスタＴ１（Ｔ３）および出力端子ＯＵＴ（ＯＵＴＸ）の接続ノードと電源線との間に接続されている。

このような構成の等化回路ＥＱでは、等化係数値を介して抵抗素子Ｒ１の抵抗値を調整することにより、利得−周波数特性を変化させることができる。例えば、等化回路ＥＱの等化係数値を８段階（ｃ０＝０ｘ０、ｃ１＝０ｘ１、・・・、ｃ７＝０ｘ７）にて変化させた場合、等化回路ＥＱの利得−周波数特性は、図１１（ｂ）に示すように変化する。図１１（ｂ）からも分かるように、等化回路は、入力信号の高周波数成分を増幅させる機能を有している。伝送線路を介して送信回路の出力信号を受信する受信回路において、受信回路の入力信号は高周波数成分が減衰しているため、この高周波数成分の減衰を補うために等化回路が用いられる。受信回路の入力信号の波形（アイパターン）は伝送線路の温度変化や経時変化に起因して変化するため、伝送線路の特性に合わせて等化回路の等化係数値を調整し、等化回路の後段に設けられるデータ判定回路の入力信号について十分に判定可能な振幅を確保する必要があり、これを実現する技術が適応等化である。

図１２は、適応等化の概念を示している。送信回路５１０と受信回路５２０との間に設けられた伝送線路５００の温度変化に伴って受信回路５２０の入力信号の波形が変化した場合、例えば、伝送線路５００の損失が大きくなり、受信回路５２０の入力信号の振幅が小さくなった場合、データ判定回路５２２の入力信号について十分に判定可能な振幅を確保するために、適応等化により等化回路５２１の等化係数値が調整される。このように、適応等化は、伝送線路などの温度変化や経時変化が受信回路の入力信号に及ぼす影響を検出し、その影響の度合いに応じて等化回路の等化係数値を調整する技術である。伝送損失が大きい伝送線路などを介してデータ送受信を実施する場合、例えば、より安価な伝送線路を介してデータ送受信を実施する場合、適応等化は必須の技術である。

図１３は、受信回路の従来例を示している。伝送線路１０を介して送信回路１１の出力信号を受信する受信回路１２は、等化回路１３、データ判定回路１４、デマルチプレクサ（ＤＥＭＵＸ）１５、Ａ／Ｄ変換器（ＡＤＣ）１６および適応等化制御回路１７を備えて構成されている。適応等化制御回路１７は、セレクタ（ＳＥＬ）１８、増幅器（ＡＭＰ）１９、減算器２０、ステップサイズパラメータ回路（ＳＳＰ）２１および積分器２２を備えて構成されている。なお、図１３に示す受信回路は非特許文献１に開示されたものに相当するため、各回路の詳細については説明を省略する。

この種の受信回路では、適応等化制御回路は、最小二乗法を利用したアルゴリズムに基づいて等化回路の等化係数値を調整する方式を採用している。この方式では、等化回路の出力振幅ｙと期待振幅ｄとの差分が振幅誤差ｅとして求められ、振幅誤差ｅの二乗平均値が小さくなるように等化回路に対するフィードバック制御が実施される。また、適応等化制御回路のＬＳＩ化にあたって、ＬＳＩとの親和性が高いディジタル領域にて適応等化制御回路を実現するのが一般的である。従って、受信回路１２では、等化回路１３の出力振幅をディジタル値に変換するＡ／Ｄ変換器１６が設けられている。また、Ａ／Ｄ変換器１６の出力値に対する期待値を求めるには、データ判定回路１４の出力論理値（“＋１”または“−１”）に期待振幅を掛ければよい。しかしながら、Ａ／Ｄ変換器１６には入出力レイテンシが存在するため、デマルチプレクサ１５の出力データからＡ／Ｄ変換器１６の出力データに対応する論理値を求める必要がある。このため、適応等化制御回路１７では、セレクタ１８により、デマルチプレクサ１５から出力される複数ビットデータの中からＡ／Ｄ変換器１６の出力データに対応する１ビットデータが選択される。但し、適応等化制御回路のＬＳＩ化にあたって、このようなタイミングの合わせ込みは、回路規模や消費電力の増大を招く。

図１４は、受信回路の別の従来例を示している。図１４に示す受信回路は、等化回路（ＥＱ）３０、データ判定回路３２、バウンダリ判定回路３３、デマルチプレクサ３４、クロックリカバリユニット（ＣＲＵ）３６、等化パラメータ制御ユニット（ＥＱパラメータ制御ユニット）３８、クロック発生回路（ＰＩ）４０、符号間干渉モニタユニット（ＩＳＩモニタユニット）５２を備えて構成されている。なお、図１４に示す受信回路は特許文献１に開示されたものに相当するため、各回路の詳細については説明を省略する。

図１４に示す受信回路では、符号間干渉モニタユニット５２および等化パラメータ制御ユニット３８が適応等化機能の中心的な役割を担っている。等化回路３０の等化パラメータＥＱＰＲの最適値を導出するにあたって、データ判定回路３２の出力信号Ｄｎおよびバウンダリ判定回路３３の出力信号Ｄｎ（ｂ）が使用されている。クロック発生回路４０では、等化パラメータ制御ユニット３８から供給される遅延量制御コードＤＥＬＡＹに応じて、バウンダリ判定回路３３の判定タイミングを規定するクロック信号ＤＢＴの位相が動的に変化する。符号間干渉モニタユニット５２では、データ判定回路３２の出力信号Ｄｎおよびバウンダリ判定回路３３の出力信号Ｄｎ（ｂ）の論理比較結果に基づいて等化回路３０の出力信号Ａｎの位相変動量が検出される。等化パラメータ制御ユニット３８では、符号間干渉モニタユニット５２により検出される位相変動量が小さくなるように、等化パラメータＥＱＰＲの値が調整される。図１４に示す受信回路では、このような一連の動作により、適応等化機能が実現されている。

但し、ここで注意しなければならないのは、データ判定回路３２の出力信号Ｄｎおよびバウンダリ判定回路３３の出力信号Ｄｎ（ｂ）が適応等化機能だけでなくＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）機能にも使用されている点である。バウンダリ判定回路３３に対するクロック信号ＤＢＴの位相を動的に変化させることは、内部的にノイズを発生させることに他ならないが、クロック信号ＤＢＴの位相をＣＤＲ機能の帯域以上に高速に変化させれば、このノイズはＣＤＲ機能により除去される。しかしながら、適応等化機能による等化パラメータＥＱＰＲの最適値への収束時間は十分に長くてもよく、そのような場合、クロック信号ＤＢＴの位相を高速に変化させることは受信回路の消費電力の増大に繋がる。このため、図１４に示す受信回路は、実現性が高い構成であるとは言い難い。
特開２００５−３０３６０７号公報 Ｊａｎ Ｗ．Ｍ．Ｂｅｒｇｍａｎｓ：Ｄｉｇｉｔａｌ Ｂａｓｅｂａｎｄ Ｔｒａｎｓｍｉｓｓｉｏｎ ａｎｄ Ｒｅｃｏｒｄｉｎｇ，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，ｐｐ．３７３−４５０，１９９６．

適応等化の実現手段としては、図１３に示した受信回路のように、等化回路の出力信号の振幅に関する情報に基づいて等化回路に対するフードバック制御を実施するものが一般的であるが、適応等化制御回路のＬＳＩ化にあたって回路規模や消費電力の増大などの問題が生じるため、より一層簡単な実現手段が求められている。この要求に応える実現手段としては、図１４に示した受信回路のように、等化回路の出力信号の位相に関する情報に基づいて等化回路に対するフィードバック制御を実施するものが有効であるが、適応等化機能を実現するための回路構成がＣＤＲ機能を低下させるように作用するため、ＣＤＲ機能と適応等化機能との両立が困難である。

本発明の目的は、受信回路においてＣＤＲ機能に影響を及ぼすことなく適応等化機能を実現することにある。

本発明の第１形態では、受信回路は、等化回路、データ判定回路、第１バウンダリ判定回路、第１位相調整回路、第２バウンダリ判定回路、第２位相調整回路および適応等化制御回路を備えて構成される。等化回路は、入力信号を等化する。データ判定回路は、等化回路の出力信号をデータ判定用クロック信号に同期して判定する。第１バウンダリ判定回路は、等化回路の出力信号を第１バウンダリ判定用クロック信号に同期して判定する。第１位相調整回路は、データ判定回路および第１バウンダリ判定回路の出力信号に基づく位相調整量に応じてデータ判定用クロック信号と第１バウンダリ判定用クロック信号との位相を調整する。第２バウンダリ判定回路は、等化回路の出力信号を第２バウンダリ判定用クロック信号に同期して判定する。第２位相調整回路は、位相調整量と位相調整量オフセットとの加算結果に応じて第２バウンダリ判定用クロック信号の位相を調整する。適応等化制御回路は、位相調整量オフセットを変化させた際のデータ判定回路および第２バウンダリ判定回路の出力信号の論理比較結果に基づく等化回路の出力信号のデータ幅に応じて等化回路の等化係数を調整する。

このような第１形態では、ＣＤＲ機能に利用される第１バウンダリ判定回路および第１位相調整回路と適応等化機能に利用される第２バウンダリ判定回路および第２位相調整回路とが別々に設けられている。このため、適応等化機能を実現するための回路構成がＣＤＲ機能に影響を及ぼすことはない。従って、ＣＤＲ機能と適応等化機能とを両立させることができ、より実現性の高い受信回路を提供することができる。

本発明の第２形態では、受信回路は、等化回路、第１データ判定回路、第２データ判定回路、第１バウンダリ判定回路、第２バウンダリ判定回路、選択回路、位相調整回路および適応等化制御回路を備えて構成される。等化回路は、入力信号を等化する。第１および第２データ判定回路は、等化回路の出力信号を第１および第２データ判定用クロック信号に同期して判定する。第１および第２バウンダリ判定回路は、等化回路の出力信号を第１および第２バウンダリ判定用クロック信号に同期して判定する。選択回路は、第１および第２バウンダリ判定回路に関して選択側と非選択側とを動的に切り替える。位相調整回路は、第１および第２データ判定回路の出力信号と第１および第２バウンダリ判定回路の出力信号の選択側とに基づく位相調整量に応じて第１および第２データ判定用クロック信号と第１および第２バウンダリ判定用クロック信号の選択側との位相を調整するとともに、位相調整量と位相調整量オフセットとの加算結果に応じて第１および第２バウンダリ判定用クロック信号の非選択側の位相を調整する。適応等化制御回路は、位相調整量オフセットを変化させた際の第１および第２データ判定回路の出力信号と第１および第２バウンダリ判定回路の出力信号の非選択側との論理比較結果に基づく等化回路の出力信号のデータ幅に応じて等化回路の等化係数を調整する。

このような第２形態では、ハーフレート構成の受信回路を想定しており、第１および第２バウンダリ判定回路と位相調整回路とがＣＤＲ機能と適応等化機能との間で共有されるため、回路規模を増大させることなく、第１形態と同様の効果を得ることができる。

本発明によれば、受信回路においてＣＤＲ機能に影響を及ぼすことなく適応等化機能を実現することができ、より実現性の高い受信回路を提供することができる。

本発明の第１実施形態を示す説明図である。 等化回路の出力アイパターンと等化係数値との関係を示す説明図である。 適応等化制御回路の第１等化係数導出方法の概要を示す説明図である。 適応等化制御回路の第２等化係数導出方法の概要を示す説明図である。 適応等化制御回路の構成を示す説明図である。 第２モード専用回路の構成を示す説明図である。 適応等化制御回路の動作例（第１モード）を示す説明図である。 適応等化制御回路の動作例（第２モード）を示す説明図である。 適応等化制御回路の等化係数導出方法のシミュレーション結果を示す説明図である。 本発明の第２実施形態を示す説明図である。 等化回路の一例を示す説明図である。 適応等化の概念を示す説明図である。 受信回路の従来例を示す説明図である。 受信回路の別の従来例を示す説明図である。

以下、本発明の実施形態について図面を用いて説明する。図１は、本発明の第１実施形態を示している。第１実施形態の受信回路１００は、等化回路（ＥＱ）１０１、データ判定回路１０２、バウンダリ判定回路１０３、１０４、デマルチプレクサ（ＤＥＭＵＸ）１０５、クロックリカバリユニット（ＣＲＵ）１０６、クロック発生回路（ＰＩ）１０７、１１０、適応等化制御回路１０８および加算器１０９を備えて構成されている。

等化回路１０１は、等化係数信号ＥＱ＿ＣＯＥＦＦの値に対応した等化特性で入力データ信号ＩＮを等化して出力信号ＩＮＤＴを生成する。データ判定回路１０２は、クロック信号ＤＣＫに同期して等化回路１０１の出力信号ＩＮＤＴを判定して受信データ信号ＲＤＴを生成する。バウンダリ判定回路１０３は、クロック信号ＢＣＫ＿ＣＲＵに同期して等化回路１０１の出力信号ＩＮＤＴを判定してバウンダリデータ信号ＢＤＴ＿ＣＲＵを生成する。バウンダリ判定回路１０４は、クロック信号ＢＣＫ＿ＡＥＱに同期して等化回路１０１の出力信号ＩＮＤＴを判定してバウンダリデータ信号ＢＤＴ＿ＡＥＱを生成する。

デマルチプレクサ１０５は、受信データ信号ＲＤＴをシリアル／パラレル変換して出力データ信号ＯＵＴを生成する。クロックリカバリユニット１０６は、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴ＿ＣＲＵに基づいて等化回路１０１の出力信号ＩＮＤＴの位相を検出し、その検出結果に応じて位相調整量信号ＰＩ＿ＣＯＤＥを生成する。クロック発生回路１０７は、位相調整量信号ＰＩ＿ＣＯＤＥの値に基づいて、データ判定回路１０２の判定タイミングを規定するクロック信号ＤＣＫの位相とバウンダリ判定回路１０３の判定タイミングを規定するクロック信号ＢＣＫ＿ＣＲＵの位相とを調整する。

適応等化制御回路１０８は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を変化させた際の受信データ信号ＲＤＴとバウンダリデータ信号ＢＤＴ＿ＡＥＱとの論理比較結果に基づいて等化回路１０１の出力信号ＩＮＤＴのデータ幅を予測し、等化回路１０１の出力信号ＩＮＤＴのデータ幅が１ビット幅に近くなるように等化係数信号ＥＱ＿ＣＯＥＦＦの値を調整する。加算器１０９は、位相調整量信号ＰＩ＿ＣＯＤＥの値に位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を加算し、その加算結果を示す出力信号を生成する。クロック発生回路１１０は、加算器１０９の出力信号の値に基づいて、バウンダリ判定回路１０４の判定タイミングを規定するクロック信号ＢＣＫ＿ＡＥＱの位相を調整する。

図２は、等化回路１０１における出力信号ＩＮＤＴのアイパターンと等化係数信号ＥＱ＿ＣＯＥＦＦの値との関係を示している。図２に示すように、等化回路１０１においては、等化係数信号ＥＱ＿ＣＯＥＦＦの値に応じて、出力信号ＩＮＤＴのゼロクロスジッタ幅が小さくなるとともに、出力信号ＩＮＤＴの振幅が大きくなる。適応等化制御回路１０８では、このような等化回路１０１の特徴を利用して、等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタ幅が最小になる等化係数信号ＥＱ＿ＣＯＥＦＦの値、即ち、等化回路１０１の出力信号ＩＮＤＴのデータ幅が１ビット幅に最も近くなる等化係数信号ＥＱ＿ＣＯＥＦＦの値が最適値として導出される。なお、図２において、等化係数信号ＥＱ＿ＣＯＥＦＦの値が“０ｘ３”である場合（図２（ｄ））、等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタ幅が最小になる。従って、等化係数信号ＥＱ＿ＣＯＥＦＦの最適値は“０ｘ３”である。

適応等化制御回路１０８には、第１等化係数導出方法に基づいて等化係数信号ＥＱ＿ＣＯＥＦＦの最適値を導出する第１モードと第２等化係数導出方法に基づいて等化係数信号ＥＱ＿ＣＯＥＦＦの最適値を導出する第２モードとが設けられている。以下、適応等化制御回路１０８の第１および第２等化係数導出方法について説明する。
図３は、適応等化制御回路１０８の第１等化係数導出方法の概要を示している。等化回路１０１の出力信号ＩＮＤＴについては、等化係数信号ＥＱ＿ＣＯＥＦＦの値に応じてゼロクロスジッタ幅および振幅が変化する（図３（ａ））。第１等化係数導出方法では、等化係数信号ＥＱ＿ＣＯＥＦＦの設定値毎に、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの設定値の各々について、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理比較処理（双方の論理値が一致する場合に論理比較結果を“＋１”とし、双方の論理値が一致しない場合に論理比較結果を“−１”とする処理）を所定回数だけ実施して論理比較結果を累積加算し、その累積加算結果の絶対値を取得する。バウンダリデータ信号ＢＤＴ＿ＡＥＱが時間的に隣接する受信データ信号ＲＤＴの中間に位置する場合の位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を“Ｍ”とすると、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“Ｍ”に近い程、受信データ信号ＲＤＴの論理値とバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理値との比較結果の累積加算結果の絶対値は小さくなる（図３（ｂ））。これは、双方の論理値が一致しない場合が多くなるためである。更に、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“Ｍ”に近い場合には、等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタ幅が小さい程、受信データ信号ＲＤＴの論理値とバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理値との比較結果の累積加算結果の絶対値がその最大値に比べて小さくなる範囲は狭くなる（図３（ｂ））。ここでの最大値とは、論理比較処理の実施回数（所定回数）に等しい値である。なお、図３（ａ）および図３（ｂ）において、線種の相違は等化係数信号ＥＱ＿ＣＯＥＦＦの値の相違を意味している。

そして、第１等化係数導出方法では、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの設定範囲に関して累積加算結果の絶対値を積分して得られる積分値が最大になる等化係数信号ＥＱ＿ＣＯＥＦＦの値（“Ｎ”）を最適値として決定する（図３（ｃ））。これにより、等化回路１０１の出力信号ＩＮＤＴについて、ゼロクロスジッタ幅が最小であり、データ幅が１ビット幅に最も近い状態が得られる。

図４は、適応等化制御回路１０８の第２等化係数導出方法の概要を示している。第２等化係数導出方法では、等化係数信号ＥＱ＿ＣＯＥＦＦの設定値毎に、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの設定値の各々について、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理比較処理を所定回数だけ実施して論理比較結果を累積加算し、その累積加算結果の絶対値を取得する。第１等化係数導出方法の説明でも述べたように、等化回路１０１の出力信号ＩＮＤＴについては、等化係数信号ＥＱ＿ＣＯＥＦＦの値に応じてゼロクロスジッタ幅および振幅が変化する（図４（ａ））。また、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“Ｍ”に近い程、受信データ信号ＲＤＴの論理値とバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理値との比較結果の累積加算結果の絶対値は小さくなる（図４（ｂ））。更に、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“Ｍ”に近い場合には、等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタ幅が小さい程、受信データ信号ＲＤＴの論理値とバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理値との比較結果の累積加算結果の絶対値がその最大値に比べて小さくなる範囲は狭くなる（図４（ｂ））。

そして、第２等化係数導出方法では、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴ＿ＡＥＱの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さくなる位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの範囲（より具体的には、累積加算結果の絶対値と論理比較処理の実施回数とが一致しない位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの範囲）が最小になる等化係数信号ＥＱ＿ＣＯＥＦＦの値を最適値として決定する（図４（ｃ））。これにより、等化回路１０１の出力信号ＩＮＤＴについて、ゼロクロスジッタ幅が最小であり、データ幅が１ビット幅に最も近い状態が得られる。

図５は、適応等化制御回路１０８の構成を示している。適応等化制御回路１０８は、フリップフロップ（ＦＦ）１５１、１５４、１５６、１５９、１６２、１６３、１６５、１７３、ゲート回路１５２、１６７、比較器（ＣＭＰ）１５５、１５７、１６６、１７１、加算器１５３、１５８、１６１、１６４、１７２、絶対値回路（ＡＢＳ）１６０、第２モード専用回路１６８およびセレクタ１６９、１７０を備えて構成されている。

フリップフロップ１５１およびゲート回路１５２は、受信データ信号ＲＤＴの遷移を検出するための回路である。フリップフロップ１５１は、クロック信号ＣＬＫ（図示せず）の立ち上がり遷移に同期して受信データ信号ＲＤＴを取り込んで受信データ信号ＲＤＴ＿ＤＬＹとして出力する。ゲート回路１５２は、受信データ信号ＲＤＴの値と受信データ信号ＲＤＴ＿ＤＬＹの値とが一致しない場合に遷移検出信号ＴＲＡＮ＿ＤＥＴの値を“１”に設定し、受信データ信号ＲＤＴの値と受信データ信号ＲＤＴ＿ＤＬＹの値とが一致する場合に遷移検出信号ＴＲＡＮ＿ＤＥＴの値を“０”に設定する。

加算器１５３およびフリップフロップ１５４は、受信データ信号ＲＤＴの遷移の検出回数をカウントするための回路である。加算器１５３は、遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値に遷移検出信号ＴＲＡＮ＿ＤＥＴの値を加算し、その加算結果を示す出力信号を生成する。フリップフロップ１５４は、クロック信号ＣＬＫの立ち上がり遷移に同期して加算器１５３の出力信号を取り込んで遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲとして出力する。また、フリップフロップ１５４は、クロック信号ＣＬＫの立ち上がり遷移に同期して、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴを取り込み、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”である場合に遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値を“０”に初期化する。

比較器１５５は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値をインクリメントさせるタイミングを生成するための回路である。比較器１５５は、遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値とが一致する場合に遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値を“１”に設定し、遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値とが一致しない場合に遷移検出リセット信号ＴＲＡＮ＿ＲＳＴを“０”に設定する。なお、論理比較回数信号ＣＯＭＰ＿ＮＵＭは、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較の実施回数を指定するための外部設定信号である。等化係数信号ＥＱ＿ＣＯＥＦＦの最適値への収束時間は受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較の実施回数に依存する。従って、論理比較回数信号ＣＯＭＰ＿ＮＵＭを介して等化係数信号ＥＱ＿ＣＯＥＦＦの最適値への収束時間を調整することができる。

フリップフロップ１５６は、クロック信号ＣＬＫの立ち上がり遷移に同期してバウンダリデータ信号ＢＤＴ＿ＡＥＱを取り込んでバウンダリデータ信号ＢＤＴとして出力する。バウンダリデータ信号ＢＤＴ＿ＡＥＱの位相は受信データ信号ＲＤＴの位相に対して０．５ＵＩ（ＵＩ：ＵｎｉｔＩｎｔｅｒｖａｌ）だけずれているため、フリップフロップ１５６により、受信データ信号ＲＤＴの論理比較対象として、受信データ信号ＲＤＴと同一位相のバウンダリデータ信号ＢＤＴが生成される。

比較器１５７は、遷移検出信号ＴＲＡＮ＿ＤＥＴの立ち上がり遷移（受信データ信号ＲＤＴの遷移）に伴って受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較を実施するための回路である。比較器１５７は、遷移検出信号ＴＲＡＮ＿ＤＥＴの値が“１”である場合（受信データ信号ＲＤＴの遷移が検出された場合）、受信データ信号ＲＤＴの値とバウンダリデータ信号ＢＤＴの値とが一致すれば論理比較結果信号ＣＯＭＰ＿ＳＩＧＮの値を“＋１”に設定し、受信データ信号ＲＤＴの値とバウンダリデータ信号ＢＤＴの値とが一致しなければ論理比較結果信号ＣＯＭＰ＿ＳＩＧＮの値を“−１”に設定する。また、比較器１５７は、遷移検出信号ＴＲＡＮ＿ＤＥＴの値が“０”である場合（受信データ信号ＲＤＴの遷移が検出されなかった場合）、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴに拘わらず論理比較結果信号ＣＯＭＰ＿ＳＩＧＮの値を“０”に設定する。

加算器１５８およびフリップフロップ１５９は、論理比較結果信号ＣＯＭＰ＿ＳＩＮＧの値を累積加算するための回路である。加算器１５８は、フリップフロップ１５９の出力信号の値に論理比較結果信号ＣＯＭＰ＿ＳＩＧＮの値を加算し、その加算結果を示す出力信号を生成する。フリップフロップ１５９は、クロック信号ＣＬＫの立ち上がり遷移に同期して加算器１５８の出力信号を取り込んで出力する。また、フリップフロップ１５９は、クロック信号ＣＬＫの立ち上がり遷移に同期して、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴを取り込み、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”である場合に出力信号の値を“０”に初期化する。絶対値回路１６０は、フリップフロップ１５９の出力信号の値について絶対値を取得し、その絶対値を示す加算結果信号ＨＩＳＴ＿ＣＮＴＲを生成する。

加算器１６１およびフリップフロップ１６２は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を変化させた場合における加算結果信号ＨＩＳＴ＿ＣＮＴＲの値の積分値を導出するための回路である。加算器１６１は、積分結果信号ＣＵＲＴ＿ＣＮＴＲの値に加算結果信号ＨＩＳＴ＿ＣＮＴＲの値を加算し、その加算結果を示す出力信号を生成する。フリップフロップ１６２は、クロック信号ＣＬＫの立ち上がり遷移に同期して、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴを取り込み、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”である場合に加算器１６１の出力信号を取り込んで積分結果信号ＣＵＲＴ＿ＣＮＴＲとして出力する。また、フリップフロップ１６２は、クロック信号ＣＬＫの立ち上がり遷移に同期して、位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合に積分結果信号ＣＵＲＴ＿ＣＮＴＲの値を“０”に初期化する。フリップフロップ１６３は、積分結果信号ＣＵＲＴ＿ＣＮＴＲの値を記憶するための回路である。フリップフロップ１６３は、クロック信号ＣＬＫの立ち上がり遷移に同期して、位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合に積分結果信号ＣＵＲＴ＿ＣＮＴＲを取り込んで積分結果信号ＰＡＳＴ＿ＣＮＴＲとして出力する。

加算器１６４およびフリップフリップ１６５は、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの立ち上がり遷移（遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値との一致）に伴って位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値をインクリメントするための回路である。加算器１６４は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値に遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値を加算し、その加算結果を示す出力信号を生成する。フリップフロップ１６５は、クロック信号ＣＬＫの立ち上がり遷移に同期して加算器１６４の出力信号を取り込んで位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥとして出力する。また、フリップフロップ１６５は、クロック信号ＣＬＫの立ち上がり遷移に同期して、位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合に位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を“０”に初期化する。

比較器１６６およびゲート回路１６７は、等化係数信号ＥＱ＿ＣＯＥＦＦの値をインクリメント／デクリメントさせるタイミングを生成するための回路である。比較器１６６は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値と所定値（位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの上限値）とが一致する場合に出力信号の値を“１”に設定し、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値と所定値とが一致しない場合に出力信号の値を“０”に設定する。なお、比較器１６６における所定値はレジスタなどを介して変更可能である。即ち、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの設定範囲は調整可能である。ゲート回路１６７は、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値と比較器１６６の出力信号の値との双方が“１”である場合に位相調整リセット信号ＰＩ＿ＲＳＴの値を“１”に設定し、それ以外の場合に位相調整リセット信号ＰＩ＿ＲＳＴの値を“０”に設定する。

第２モード専用回路１６８は、論理比較回数信号ＣＯＭＰ＿ＮＵＭ、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴ、加算結果信号ＨＩＳＴ＿ＣＮＴＲ、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥおよび位相調整リセット信号ＰＩ＿ＲＳＴに基づいて、ジッタ幅信号ＣＵＲＴ＿Ｗ、ＰＡＳＴ＿Ｗを生成する。ここでは、モードセレクト信号ＣＯＭＰ＿ＳＥＬの値とは無関係に第２モード専用回路１６８を常に動作させるものとするが、消費電力の削減などを目的として、モードセレクト信号ＣＯＭＰ＿ＳＥＬの値が“１”である場合にのみ第２モード専用回路１６８を動作させるようにしてもよい。なお、第２モード専用回路１６８の詳細については、図６を用いて後述する。

セレクタ１６９は、モードセレクト信号ＣＯＭＰ＿ＳＥＬの値が“０”である場合に積分結果信号ＣＵＲＴ＿ＣＮＴＲを選択して出力し、モードセレクト信号ＣＯＭＰ＿ＳＥＬの値が“１”である場合にジッタ幅信号ＰＡＳＴ＿Ｗを選択して出力する。セレクタ１７０は、モードセレクト信号ＣＯＭＰ＿ＳＥＬの値が“０”である場合に積分結果信号ＰＡＳＴ＿ＣＮＴＲを選択して出力し、モードセレクト信号ＣＯＭＰ＿ＳＥＬの値が“１”である場合にジッタ幅信号ＣＵＲＴ＿Ｗを選択して出力する。なお、モードセレクト信号ＣＯＭＰ＿ＳＥＬは、適応等化制御回路１０８の動作モードを指定するための外部設定信号である。モードセレクト信号ＣＯＭＰ＿ＳＥＬの値は、適応等化制御回路１０８の第１モードを指定する場合に“０”に設定され、適応等化制御回路１０８の第２モードを指定する場合に“１”に設定される。

比較器１７１、加算器１７２およびフリップフロップ１７３は、位相調整リセット信号ＰＩ＿ＲＳＴの立ち上がり遷移（位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値と所定値との一致が検出された状態での遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値との一致）に伴って等化係数信号ＥＱ＿ＣＯＥＦＦの値をインクリメント／デクリメントするための回路である。比較器１７１は、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合、セレクタ１６９の出力信号の値がセレクタ１７０の出力信号の値以上であれば係数制御信号ＥＱ＿ＵＰの値を“＋１”に設定し、セレクタ１６９の出力信号の値がセレクタ１７０の出力信号の値未満であれば係数制御信号ＥＱ＿ＵＰの値を“−１”に設定する。また、比較器１７１は、位相調整リセット信号ＰＩ＿ＲＳＴの値が“０”である場合、セレクタ１６９、１７０の出力信号に拘わらず係数制御信号ＥＱ＿ＵＰの値を“０”に設定する。加算器１７２は、等化係数信号ＥＱ＿ＣＯＥＦＦの値に係数制御信号ＥＱ＿ＵＰの値を加算し、その加算結果を示す出力信号を生成する。フリップフロップ１７３は、クロック信号ＣＬＫの立ち上がり遷移に同期して加算器１７２の出力信号を取り込んで等化係数信号ＥＱ＿ＣＯＥＦＦとして出力する。

図６は、第２モード専用回路１６８の構成を示している。第２モード専用回路１６８は、比較器（ＣＭＰ）１８１、１８７、フリップフロップ（ＦＦ）１８２、１８４、１８８、１９０、１９２、減算器１８５、ゲート回路１８３、１８６、１８９およびセレクタ１９１を備えて構成されている。比較器１８１は、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さいことを検出するための回路である。比較器１８１は、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”である場合、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値とが一致しなければ出力信号ＺＣＪ＿ＥＮ＿Ａの値を“１”に設定し、加算値結果信号ＨＩＳＴ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値とが一致すれば出力信号ＺＣＪ＿ＥＮ＿Ａの値を“０”に設定する。また、比較器１８１は、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“０”である場合、加算結果信号ＨＩＳＴ＿ＣＮＴＲおよび論理比較回数信号ＣＯＭＰ＿ＮＵＭに拘わらず出力信号ＺＣＪ＿ＥＮ＿Ａを“０”に設定する。

フリップフロップ１８２は、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さいことが検出されたか否かを記憶するための回路である。フリップフロップ１８２は、クロック信号ＣＬＫの立ち上がり遷移に同期して、比較器１８１の出力信号ＺＣＪ＿ＥＮ＿Ａおよび位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、比較器１８１の出力信号ＺＣＪ＿ＥＮ＿Ａの値が“１”である場合に出力信号ＺＣＪ＿ＥＮ＿Ｂの値を“１”に設定し、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合に出力信号ＺＣＪ＿ＥＮ＿Ｂの値を“０”に初期化する。

ゲート回路１８３およびフリップフロップ１８４は、フリップフロップ１８２の出力信号ＺＣＪ＿ＥＮ＿Ｂの値が“０”である状態で受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さいことが検出された際の位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を記憶するための回路である。ゲート回路１８３は、比較器１８１の出力信号ＺＣＪ＿ＥＮ＿Ａの値が“１”であり、且つフリップフロップ１８２の出力信号ＺＣＪ＿ＥＮ＿Ｂの値が“０”である場合に出力信号ＺＣＪ＿ＳＴＡＲＴの値を“１”に設定し、それ以外の場合に出力信号ＺＣＪ＿ＳＴＡＲＴの値を“０”に設定する。フリップフロップ１８４は、クロック信号ＣＬＫの立ち上がり遷移に同期して、ゲート回路１８３の出力信号ＺＣＪ＿ＳＴＡＲＴを取り込み、ゲート回路１８３の出力信号ＺＣＪ＿ＳＴＡＲＴの値が“１”である場合に位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥを取り込んで出力信号ＰＩ＿ＳＴＡＲＴを生成する。また、フリップフロップ１８４は、クロック信号ＣＬＫの立ち上がり遷移に同期して、位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合に出力信号ＰＩ＿ＳＴＡＲＴの値を“０”に初期化する。減算器１８５は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値からフリップフロップ１８４の出力信号ＰＩ＿ＳＴＡＲＴの値を減算し、その減算結果を示す出力信号を生成する。

ゲート回路１８６および比較器１８７は、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さいことが検出された後に位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値の変更に伴って受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値になったことを検出するための回路である。ゲート回路１８６は、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値とフリップフロップ１８２の出力信号ＺＣＪ＿ＥＮ＿Ｂの値との双方が“１”である場合に出力信号の値を“１”に設定し、それ以外の場合に出力信号の値を“０”に設定する。比較器１８７は、ゲート回路１８６の出力信号の値が“１”である場合、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値とが一致すれば出力信号ＺＣＪ＿ＥＮ＿Ｃを“１”に設定し、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値とが一致しなければ出力信号ＺＣＪ＿ＥＮ＿Ｃを“０”に設定する。また、比較器１８７は、ゲート回路１８６の出力信号の値が“０”である場合、加算結果信号ＨＩＳＴ＿ＣＮＴＲおよび論理比較回数信号ＣＯＭＰ＿ＮＵＭに拘わらず出力信号ＺＣＪ＿ＥＮ＿Ｃの値を“０”に設定する。

フリップフロップ１８８およびゲート回路１８９は、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さいことが検出された後に位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が上限値まで到達しても受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値にならない場合に対処するための回路である。フリップフロップ１８８は、クロック信号ＣＬＫの立ち上がり遷移に同期して、比較器１８７の出力信号ＺＣＪ＿ＥＮ＿Ｃおよび位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、比較器１８７の出力信号ＺＣＪ＿ＥＮ＿Ｃの値が“１”である場合に出力信号ＺＣＪ＿ＥＮ＿Ｄの値を“１”に設定し、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合に出力信号ＺＣＪ＿ＥＮ＿Ｄの値を“０”に初期化する。ゲート回路１８９は、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”であり、且つフリップフロップ１８８の出力信号ＺＣＪ＿ＥＮ＿Ｄの値が“０”である場合に出力信号ＺＣＪ＿ＥＮＤの値を“１”に設定し、それ以外の場合に出力信号ＺＣＪ＿ＥＮＤの値を“０”に設定する。

フリップフロップ１９０は、受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値がその最大値に比べて小さくなる位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの範囲（等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタ幅に相当）を記憶するための回路である。フリップフロップ１９０は、クロック信号ＣＬＫの立ち上がり遷移に同期して、比較器１８７の出力信号ＺＣＪ＿ＥＮ＿Ｃを取り込み、比較器１８７の出力信号ＺＣＪ＿ＥＮ＿Ｃの値が“１”である場合に減算器１８５の出力信号を取り込んで出力する。

セレクタ１９１は、ジッタ幅信号ＣＵＲＴ＿Ｗの値を選択的に設定するための回路である。セレクタ１９１は、ゲート回路１８９の出力信号ＺＣＪ＿ＥＮＤの値が“０”である場合にフリップフロップ１９０の出力信号を選択してジッタ幅信号ＣＵＲＴ＿Ｗとして出力し、ゲート回路１８９の出力信号ＺＣＪ＿ＥＮＤの値が“１”である場合に減算器１８５の出力信号を選択してジッタ幅信号ＣＵＲＴ＿Ｗとして出力する。

フリップフロップ１９２は、ジッタ幅信号ＣＵＲＴ＿Ｗの値を記憶するための回路である。フリップフロップ１９２は、クロック信号ＣＬＫの立ち上がり遷移に同期して、位相調整リセット信号ＰＩ＿ＲＳＴを取り込み、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”である場合にジッタ幅信号ＣＵＲＴ＿Ｗを取り込んでジッタ幅信号ＰＡＳＴ＿Ｗとして出力する。

以上のような第２モード専用回路１６８では、比較器１８７の出力信号ＺＣＪ＿ＥＮ＿Ｃの値が“１”に設定される度に、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値とフリップフロップ１８４の出力信号ＰＩ＿ＳＴＡＲＴの値（ゲート回路１８３の出力信号ＺＣＪ＿ＳＴＡＲＴの値が“１”に設定された際の位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値）との差分がフリップフリップ１９０により記憶される。従って、等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタにスリットが存在する場合でも、ゼロクロスジッタ幅に相当する位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの範囲が確実に導出される。

また、ゲート回路１８３の出力信号ＺＣＪ＿ＳＴＡＲＴの値が“１”に設定された後に位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が上限値まで到達しても加算結果信号ＨＩＳＴ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値との一致が検出されない場合には、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”に設定されるのに伴ってゲート回路１８９の出力信号ＺＣＪ＿ＥＮＤの値が“１”に設定される。従って、そのような場合には、ジッタ幅信号ＣＵＲＴ＿Ｗの値が位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの上限値とフリップフロップ１８４の出力信号ＰＩ＿ＳＴＡＲＴの値との差分に設定される。

図７は、適応等化制御回路１０８の動作例（第１モード）を示している。図７に示す適応等化制御回路１０８の動作例では、モードセレクト信号ＣＯＮＰ＿ＳＥＬの値は“０”に設定されているものとする。また、論理比較回数信号ＣＯＭＰ＿ＮＵＭの値は“１０２４”に設定されているものとする。更に、クロック発生回路１１０はクロック信号ＢＣＫ＿ＡＥＱの位相に関して０．０３１２５ＵＩの分解能を有しているものとする。即ち、クロック発生回路１１０はバウンダリ判定回路１０４における等化回路１０１の出力信号ＩＮＤＴの判定タイミングを１／３２ＵＩ単位で調整可能であるものとする。従って、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの上限値（比較器１６６における所定値）は“３１”に設定されているものとする。

論理比較回数信号ＣＯＭＰ＿ＮＵＭの値が“１０２４”に設定されているため、遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値が“１０２４”に到達すると（図７（Ａ））、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”に設定される（図７（Ｂ））。これにより、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値（“１０００”）が積分結果信号ＣＵＲＴ＿ＣＮＴＲの値（“０”）に加算され、積分結果信号ＣＵＲＴ＿ＣＮＴＲの値が“０”から“１０００”に更新される（図７（Ｃ））。また、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値（“１”）が位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値（“０”）に加算され、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“０”から“１”に更新される（図７（Ｄ））。これらと同時に、遷移検出回数信号ＴＲＡＮ＿ＣＮＴＲの値が“０”に初期化されるとともに（図７（Ｅ））、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値が“０”に初期化される（図７（Ｆ））。

また、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの上限値が“３１”に設定されているため、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“３１”に到達した状態で遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”に設定されると（図７（Ｇ））、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”に設定される（図７（Ｈ））。このとき、積分結果信号ＣＵＲＴ＿ＣＮＴＲの値（“３２０００”）が積分結果信号ＰＡＳＴ＿ＣＮＴＲの値（“０”）以上であるため、係数制御信号ＥＱ＿ＵＰの値が“＋１”に設定される（図７（Ｉ））。これにより、係数制御信号ＥＱ＿ＵＰの値（“＋１”）が等化係数信号ＥＱ＿ＣＯＥＦＦの値（“０”）に加算され、等化係数信号ＥＱ＿ＣＯＥＦＦの値が“０”から“１”に更新される（図７（Ｊ））。また、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”に設定されると、積分結果信号ＰＡＳＴ＿ＣＮＴＲの値が“０”から積分結果信号ＣＵＲＴ＿ＣＮＴＲの値（“３２０００”）に更新される（図７（Ｋ））。そして、積分結果信号ＣＵＲＴ＿ＣＮＴＲの値が“０”に初期化されるとともに（図７（Ｌ））、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“０”に初期化される（図７（Ｍ））。

図８は、適応等化制御回路１０８の動作例（第２モード）を示している。図８に示す適応等化制御回路１０８の動作例では、モードセレクト信号ＣＯＮＰ＿ＳＥＬの値は“１”に設定されているものとする。また、図７に示した適応等化制御回路１０８の動作例と同様に、論理比較回数信号ＣＯＭＰ＿ＮＵＭの値は“１０２４”に設定されているものとする。更に、クロック発生回路１１０はクロック信号ＢＣＫ＿ＡＥＱの位相に関して０．０３１２５ＵＩの分解能を有しているものとする。従って、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの上限値は“３１”に設定されているものとする。なお、図８に示す適応等化制御回路１０８の動作例を説明するにあたり、図７に示した適応等化制御回路１０８の動作例で説明した動作と同様の動作については説明を省略する。

等化係数信号ＥＱ＿ＣＯＥＦＦの値が“４”であり、且つ位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“１５”である状態で遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”に設定されると（図８（Ａ））、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値（“１０００”）と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値（“１０２４”）とが一致しないため、比較器１８１の出力信号ＺＣＪ＿ＥＮ＿Ａの値が“１”に設定される（図８（Ｂ））。このとき、フリップフロップ１８２の出力信号ＺＣＪ＿ＥＮ＿Ｂの値が“０”であるため、ゲート回路１８３の出力信号ＺＣＪ＿ＳＴＡＲＴの値が“１”に設定され（図８（Ｃ））、フリップフロップ１８４の出力信号ＰＩ＿ＳＴＡＲＴの値が“０”から位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値（“１５”）に更新される（図８（Ｄ））。また、遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”に設定されると、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“１５”から“１６”に更新される（図８（Ｅ））。これらと同時に、フリップフロップ１８２の出力信号ＺＣＪ＿ＥＮ＿Ｂの値が“１”に設定される（図８（Ｆ））。

位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥが“３１”に到達した状態で遷移検出リセット信号ＴＲＡＮ＿ＲＳＴの値が“１”に設定されると、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”に設定される（図８（Ｇ））。このとき、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値（“１００”）と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値（“１０２４”）とが一致しないため、ゲート回路１８９の出力信号ＺＣＪ＿ＥＮＤの値が“１”に設定され（図８（Ｈ））、その結果、ジッタ幅信号ＣＵＲＴ＿Ｗの値が減算器１８５の出力信号の値（“１６”）に設定される（図８（１））。この場合、ジッタ幅信号ＰＡＳＴ＿Ｗの値（“９”）がジッタ幅信号ＣＵＲＴ＿Ｗの値（“１６”）未満であるため、係数制御信号ＥＱ＿ＵＰの値が“−１”に設定される（図８（Ｊ））。これにより、係数制御信号ＥＱ＿ＵＰの値（“−１”）が等化係数信号ＥＱ＿ＣＯＥＦＦの値（“４”）に加算され、等化係数信号ＥＱ＿ＣＯＥＦＦの値が“４”から“３”に更新される（図８（Ｋ））。また、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”に設定されると、ジッタ幅信号ＰＡＳＴ＿Ｗの値が“９”からジッタ幅信号ＣＵＲＴ＿Ｗの値（“１６”）に更新される（図８（Ｌ））。そして、フリップフロップ１８４の出力信号ＰＩ＿ＳＴＡＲＴの値が“０”に初期化されるとともに（図８（Ｍ））、フリップフロップ１８２の出力信号ＺＣＪ＿ＥＮ＿Ｂの値が“０”に初期化される（図８（Ｎ））。

このように、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が“１５”である状態でゲート回路１８３の出力信号ＺＣＪ＿ＳＴＡＲＴの値が“１”に設定された後に、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値が上限値（“３１”）まで到達しても加算結果信号ＨＩＳＴ＿ＣＮＴＲの値と論理比較回数信号ＣＯＭＰ＿ＮＵＭの値との一致が検出されない場合には、位相調整リセット信号ＰＩ＿ＲＳＴの値が“１”に設定されるのに伴ってゲート回路１８９の出力信号ＺＣＪ＿ＥＮＤの値が“１”に設定される。その結果、ジッタ幅信号ＣＵＲＴ＿Ｗの値が位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの上限値（“３１”）とフリップフロップ１８４の出力信号ＰＩ＿ＳＴＡＲＴの値（“１５”）との差分（“１６”）に設定される。

図９は、適応等化制御回路１０８の等化係数導出方法のシミュレーション結果を示している。図９（ａ）、（ｂ）、（ｃ）、（ｄ）は、等化係数信号ＥＱ＿ＣＯＥＦＦの値が“０ｘ２”、“０ｘ３”、“０ｘ４”、“０ｘ７”である場合の受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値（加算結果信号ＨＩＳＴ＿ＣＮＴＲの値に相当）と位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値との関係（Ｍ１：第１等化係数導出方法のシミュレーション結果、Ｍ２：第２等化係数導出方法のシミュレーション結果）を示している。なお、図９において、第２等化係数導出方法のシミュレーション結果Ｍ２は、加算結果信号ＨＩＳＴ＿ＣＮＴＲの値および論理比較回数信号ＣＯＭＰ＿ＮＵＭの値の不一致が検出された際の受信データ信号ＲＤＴおよびバウンダリデータ信号ＢＤＴの論理比較結果の累積加算結果の絶対値は最小であるものとして表現されている。図９に示す適応等化制御回路１０８の等化係数導出方法のシミュレーション結果から、等化係数信号ＥＱ＿ＣＯＥＦＦの最適値として“０ｘ３”が導出されることが分かり、本発明の有効性を確認することができる。

なお、適応等化制御回路１０８の第１等化係数導出方法は、等化回路１０１の出力信号ＩＮＤＴについてゼロクロスジッタのヒストグラムが正規分布で表現される場合に有効である。しかしながら、適応等化制御回路１０８の第１等化係数導出方法では、等化回路１０１の出力信号ＩＮＤＴのゼロクロスジッタにスリットが存在する場合、即ち、等化回路１０１の出力信号ＩＮＤＴについてゼロクロスジッタのヒストグラムが正規分布で表現されない場合、等化係数信号ＥＱ＿ＣＯＥＦＦの値が最適値に収束しない可能性がある。これに対して、適応等化制御回路１０８の第２等化係数導出方法では、等化回路１０１の出力信号ＩＮＤＴについてゼロクロスジッタのヒストグラムが正規分布で表現されない場合でも、等化係数信号ＥＱ＿ＣＯＥＦＦの値が最適値に確実に収束する。

以上のような第１実施形態では、ＣＤＲ機能に利用されるバウンダリ回路１０３およびクロック発生回路１０７と適応等化機能に利用されるバウンダリ判定回路１０４およびクロック発生回路１１０とが別々に設けられている。このため、適応等化機能を実現するための回路構成がＣＤＲ機能に影響を及ぼすことはない。従って、ＣＤＲ機能と適応等化機能とを両立させることができ、より実現性の高い受信回路を提供することができる。

図１０は、本発明の第２実施形態を示している。第２実施形態の受信回路２００は、等化回路（ＥＱ）２０１、データ判定回路２０２、２０４、バウンダリ判定回路２０３、２０５、デマルチプレクサ（ＤＥＭＵＸ）２０６、セレクタ２０７、２０９、クロックリカバリユニット（ＣＲＵ）２０８、適応等化制御回路２１０およびクロック発生回路（ＰＩ）２１１を備えて構成されている。

等化回路２０１は、等化係数信号ＥＱ＿ＣＯＥＦＦの値に対応した等化特性で入力データ信号ＩＮを等化して出力信号ＩＮＤＴを生成する。データ判定回路２０２は、クロック信号ＤＣＫ０に同期して等化回路２０１の出力信号ＩＮＤＴを判定して受信データ信号ＲＤＴ０を生成する。バウンダリ判定回路２０３は、クロック信号ＢＣＫ０に同期して等化回路２０１の出力信号ＩＮＤＴを判定してバウンダリデータ信号ＢＤＴ０を生成する。データ判定回路２０４は、クロック信号ＤＣＫ１に同期して等化回路２０１の出力信号ＩＮＤＴを判定して受信データ信号ＲＤＴ１を生成する。バウンダリ判定回路２０５は、クロック信号ＢＣＫ１に同期して等化回路２０１の出力信号ＩＮＤＴを判定してバウンダリデータ信号ＢＤＴ１を生成する。デマルチプレクサ２０６は、受信データ信号ＲＤＴ０、ＲＤＴ１をシリアル／パラレル変換して出力データ信号ＯＵＴを生成する。

セレクタ２０７は、データセレクト信号ＤＴＳの値が“０”である場合にバウンダリデータ信号ＢＤＴ０を選択して出力し、データセレクト信号ＤＴＳの値が“１”である場合にバウンダリデータ信号ＢＤＴ１を選択して出力する。クロックリカバリユニット２０８は、受信データ信号ＲＤＴ０、ＲＤＴ１とセレクタ２０７の出力信号（バウンダリデータ信号ＢＤＴ０、ＢＤＴ１のセレクタ２０７により選択されている方）とに基づいて等化回路２０１の出力信号ＩＮＤＴの位相を検出し、その検出結果に応じて位相調整量信号ＰＩ＿ＣＯＤＥを生成する。

セレクタ２０９は、データセレクト信号ＤＴＳの値が“０”である場合にバウンダリデータ信号ＢＤＴ１を選択して出力し、データセレクト信号ＤＴＳの値が“１”である場合にバウンダリデータ信号ＢＤＴ０を選択して出力する。適応等化制御回路２１０は、位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値を変化させた際の受信データ信号ＲＤＴ０、ＲＤＴ１とセレクタ２０９の出力信号（バウンバウンダリデータ信号ＢＤＴ０、ＢＤＴ１のセレクタ２０９により選択されている方）との論理比較結果に基づいて等化回路２０１の出力信号ＩＮＤＴのデータ幅を予測し、等化回路２０１の出力信号ＩＮＤＴのデータ幅が１ビット幅に近くなるように等化係数信号ＥＱ＿ＣＯＥＦＦの値を調整する。なお、適応等化制御回路２１０の等化係数導出方法（回路構成）は、第１実施形態における適応等化制御回路１０８の等化係数導出方法（回路構成）と同様である。また、適応等化制御回路２１０は、データセレクト信号ＤＴＳの値を動的に変化させる。適応等化制御回路２１０におけるデータセレクト信号ＤＴＳの遷移タイミングは調整可能である。即ち、セレクタ２０７、２０９における選択側と非選択側との切り替えタイミングは調整可能である。

クロック発生回路２１１は、データセレクト信号ＤＴＳの値が“０”である場合、位相調整量信号ＰＩ＿ＣＯＤＥの値に基づいてクロック信号ＤＣＫ０、ＤＣＫ１、ＢＣＫ０の位相を調整するとともに、位相調整量信号ＰＩ＿ＣＯＤＥの値と位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値との加算結果に基づいてクロック信号ＢＣＫ１の位相を調整する。また、クロック発生回路２１１は、データセレクト信号ＤＴＳの値が“１”である場合、位相調整量信号ＰＩ＿ＣＯＤＥの値に基づいてクロック信号ＤＣＫ０、ＤＣＫ１、ＢＣＫ１の位相を調整するとともに、位相調整量信号ＰＩ＿ＣＯＤＥの値と位相調整量オフセット信号ＰＩ＿ＯＦＦＳＥＴ＿ＣＯＤＥの値との加算結果に基づいてクロック信号ＢＣＫ０の位相を調整する。

以上のような第２実施形態では、ハーフレート構成の受信回路を想定しており、バウンダリ回路２０３、２０５およびクロック発生回路２１１がＣＤＲ機能と適応等化機能との間で共有されるため、回路規模を増大させることなく（適応等化機能専用のバウンダリ回路およびクロック発生回路を設けることなく）、第１実施形態と同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、ＬＳＩ内部における素子間や回路ブロック間のデータ送受信、ＬＳＩ間のデータ送受信あるいはボード間や筐体間のデータ送受信などに用いられる受信回路に適用して有用なものである。

Claims (9)

1. 入力信号を等化する等化回路と、
   前記等化回路の出力信号をデータ判定用クロック信号に同期して判定するデータ判定回路と、
   前記等化回路の出力信号を第１バウンダリ判定用クロック信号に同期して判定する第１バウンダリ判定回路と、
   前記データ判定回路および前記第１バウンダリ判定回路の出力信号に基づく位相調整量に応じて前記データ判定用クロック信号と前記第１バウンダリ判定用クロック信号との位相を調整する第１位相調整回路と、
   前記等化回路の出力信号を第２バウンダリ判定用クロック信号に同期して判定する第２バウンダリ判定回路と、
   前記位相調整量と位相調整量オフセットとの加算結果に応じて前記第２バウンダリ判定用クロック信号の位相を調整する第２位相調整回路と、
   前記位相調整量オフセットを変化させた際の前記データ判定回路および前記第２バウンダリ判定回路の出力信号の論理比較結果に基づく前記等化回路の出力信号のデータ幅に応じて前記等化回路の等化係数を調整する適応等化制御回路とを備えることを特徴とする受信回路。
2. 請求項１に記載の受信回路において、
   前記適応等化制御回路は、
   前記等化係数の設定値毎に、前記位相調整量オフセットの設定値の各々について、前記データ判定回路および前記第２バウンダリ判定回路の出力信号の論理比較を所定回数実行して論理比較結果の累積加算値の絶対値を取得し、
   前記位相調整量オフセットの設定範囲に関して前記累積加算値の絶対値を積分して得られる積分値が最大になる前記等化係数の設定値を最適値として決定することを特徴とする受信回路。
3. 請求項１に記載の受信回路において、
   前記適応等化制御回路は、
   前記等化係数の設定値毎に、前記位相調整量オフセットの設定値の各々について、前記データ判定回路および前記第２バウンダリ判定回路の出力信号の論理比較を所定回数実行して論理比較結果の累積加算値の絶対値を取得し、
   前記累積加算値の絶対値と前記所定回数とが一致しない前記位相調整量オフセットの範囲が最小になる前記等化係数の設定値を最適値として決定することを特徴とする受信回路。
4. 入力信号を等化する等化回路と、
   前記等化回路の出力信号を第１および第２データ判定用クロック信号に同期して判定する第１および第２データ判定回路と、
   前記等化回路の出力信号を第１および第２バウンダリ判定用クロック信号に同期して判定する第１および第２バウンダリ判定回路と、
   前記第１および第２バウンダリ判定回路に関して選択側と非選択側とを動的に切り替える選択回路と、
   前記第１および第２データ判定回路の出力信号と前記第１および第２バウンダリ判定回路の出力信号の選択側とに基づく位相調整量に応じて前記第１および第２データ判定用クロック信号と前記第１および第２バウンダリ判定用クロック信号の選択側との位相を調整するとともに、前記位相調整量と位相調整量オフセットとの加算結果に応じて前記第１および第２バウンダリ判定用クロック信号の非選択側の位相を調整する位相調整回路と、
   前記位相調整量オフセットを変化させた際の前記第１および第２データ判定回路の出力信号と前記第１および第２バウンダリ判定回路の出力信号の非選択側との論理比較結果に基づく前記等化回路の出力信号のデータ幅に応じて前記等化回路の等化係数を調整する適応等化制御回路とを備えることを特徴とする受信回路。
5. 請求項４に記載の受信回路において、
   前記選択回路における選択側と非選択側との切り替えタイミングは調整可能であることを特徴とする受信回路。
6. 請求項４に記載の受信回路において、
   前記適応等化制御回路は、
   前記等化係数の設定値毎に、前記位相調整量オフセットの設定値の各々について、前記第１および第２データ判定回路の出力信号と前記第１および第２バウンダリ判定回路の出力信号の非選択側との論理比較を所定回数実行して論理比較結果の累積加算値の絶対値を取得し、
   前記位相調整量オフセットの設定範囲に関して前記累積加算値の絶対値を積分して得られる積分値が最大になる前記等化係数の設定値を最適値として決定することを特徴とする受信回路。
7. 請求項４に記載の受信回路において、
   前記適応等化制御回路は、
   前記等化係数の設定値毎に、前記位相調整量オフセットの設定値の各々について、前記第１および第２データ判定回路の出力信号と前記第１および第２バウンダリ判定回路の出力信号の非選択側との論理比較を所定回数実行して論理比較結果の累積加算値の絶対値を取得し、
   前記累積加算値の絶対値と前記所定回数とが一致しない前記位相調整量オフセットの範囲が最小になる前記等化係数の設定値を最適値として決定することを特徴とする受信回路。
8. 請求項２、請求項３、請求項６または請求項７のいずれかに記載の受信回路において、
   前記位相調整量オフセットの設定範囲は調整可能であることを特徴とする受信回路。
9. 請求項２、請求項３、請求項６または請求項７のいずれかに記載の受信回路において、
   前記所定回数は調整可能であることを特徴とする受信回路。