JP4837781B2 - 受信回路、受信方法、信号伝送システム - Google Patents

Description

本発明は、チップ内の複数の回路ブロック間での信号伝送、あるいはＬＳＩチップ間の信号伝送、ボード間や筐体間の信号伝送を行う高速な送受信システムおよび送受信方法、このシステムを構成する受信回路、および受信方法に関する。

図１は、高速な信号伝送システムの概略構成を示す図である。図１に示すように、信号伝送システムは、送信回路１と、伝送線路２と、受信回路３と、を有する。送信回路１では、低速のパラレルデータをマルチプレクサ（ＭＵＸ）１１にてシリアルデータに変換し、伝送線路２の特性インピーダンスと同じ出力インピーダンスを有するドライバ（Ｄｒｉｖｅｒ）１２により、シリアルデータを伝送線路２に出力する。シリアルデータは、伝送線路２を介して受信回路３に入力される。受信回路３で受信される入力受信波形は、伝送線路２の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。

送信されるデータは、”０”と”１”の２値データであり、伝送線路２での劣化が小さい場合には、下側に”０”と”１”の列で示すシリアルデータに対する入力受信波形は、図２の（Ａ）に示すような信号波形となる。この受信信号波形であれば、破線で示したレベルに閾値レベルを設定してコンパレータで判定することにより、受信したデータを正しく再生することができる。

しかし、伝送線路２が長い場合や送信データの周波数が非常に高くなった場合には、伝送線路２での劣化が大きくなり、下側に”０”と”１”の列で示すシリアルデータに対する入力受信波形は、図２の（Ｂ）に示すような受信信号波形となる。このような受信信号波形の場合、１個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、図２の（Ｂ）のように、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。

そのため、図１に示すように、受信回路３は、入力部分に配置したアナログ・デジタル変換器（ＡＤＣ）３１により、受信信号（アナログ波形）をサンプリングし、デジタル化を行う。等化回路（ＥＱ）３２は、ＡＤＣ３１の出力を、伝送線路による波形劣化を補償するように波形整形（等化処理）を行う。整形された受信データは０／１判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)（Ｄ／Ｌ ＤＭＵＸ）３３により、シリアルデータからパラレルデータに変換される。ＡＤＣ３１でのサンプリングおよび等化回路３２での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路（ＣＲＵ）３４は、等化回路３２の出力する受信データからデータクロックを再生する。なお、以下に説明する回路でも、ＣＲＵ３４が設けられているが、簡略化のために説明および図示は省略する。

図３は、ＤＦＥ(Decision Feedback Equalizer)と呼ばれる等化回路３２の一形態の構成を示す図であり、（Ａ）が概念図を、（Ｂ）が具体的な回路構成を示す。伝送線路２の伝達関数Ｈ（ｚ）とすると、ＤＦＥ３７の伝達関数を１−Ｈ（ｚ）となるように調整を行う。１サンプル受信信号はＨ（ｚ）であり、加算器３５で受信信号Ｈ（ｚ）にＤＦＥ３７の出力１−Ｈ（ｚ）を加えると、劣化の無い信号が出力されることになり、それをコンパレータ３６で判定する。これにより、送信データｄ_nを正しく受信できる。具体的には、前のサンプルデータによる影響を順次補正するために、１つ前のサンプルデータは１サンプリング周期だけ遅延させ、２つ前のサンプルデータは２サンプリング周期だけ遅延させ、以下同様に所定数前までのサンプルデータについて順次遅延させ、遅延させたデータに影響度に応じた係数を乗じて、入力データに加算する。

図３の（Ｂ）に示すように、等化回路３２は、複数の乗算器ｃ_n0からｃ_nmを有するＤＦＥ３７と、複数の加算器３５と、コンパレータ３６と、等化処理されたデータをフィードバックするかトレーニングデータをフィードバックするかを切り換えるスイッチ３８と、フィードバックするデータを２値化するコンパレータ３９と、２値化したフィードバックデータを遅延させてｃ_n1からｃ_nmに印加するデータを生成する複数の遅延器４０と、等化処理されたデータと２値化したフィードバックデータとの差を算出してエラー量ｅ_nを発生する減算器４１と、エラー量ｅ_nに基づいて乗算器ｃ_n0からｃ_nmの係数をエラー量が小さくなるように更新する係数更新部（ＬＭＳ(Least-mean-square)）４２と、を有する。乗算器ｃ_n0はＡＤＣ３１の出力するデータに所定係数を乗じて出力し、乗算器ｃ_n1からｃ_nmは、遅延させた前のサンプルデータに所定係数を乗じて出力し、加算器３５でそれらを加算する。

Ｈ（ｚ）は、ｚ関数であり、ハードウエアの制限から、通常有限の項までで打ち切られる。乗算器ｃ_n0からｃ_nmの係数は、ここではＬＭＳアルゴリズムを適用して求めた値を設定しているが、あらかじめ固定値が設定される場合もある。この乗算器の係数は、伝送線路の周波数特性を表す。係数更新部４２への入力であるエラー量は、この係数を用いて波形整形しても残る、波形の理想波形からの誤差である。この誤差の大きさは、整形された波形の品質を示す。

等化回路については、特許文献１などに記載されているので、これ以上の説明は省略する。

図１に戻って、等化回路３２で等化処理が正しく行えるためには、ＡＤＣ３１が適切な入力信号の範囲（入力量子化範囲）と精度（分解能）とを有している必要がある。

図４は、高速な信号伝送システムにおいて、ＡＤＣの入力量子化範囲を適切に制御するための従来例の構成を示す。この構成は、例えば特許文献２に記載されている。図４の構成では、受信回路３で受信した信号波形（アナログ信号）の電圧の最大値（ピーク値）と最小値（ボトム値）を検出するピーク・ボトム検出回路４５を設け、ＡＤＣ３１の基準電圧を調整することにより、入力信号の電圧範囲をすべて量子化可能にしている。

図５は、図４の構成で使用するＡＤＣ３１の構成を示す図である。ＡＤＣにはさまざまなタイプがあるが、一般にギガビット／秒の高速信号伝送で使用できるＡＤＣは、現時点においてはフラッシュ型にほぼ限定される。フラッシュ型ＡＤＣは、図５に示すように、ＶｒｅｆＨ発生回路４６の発生する高側の基準電位ＶｒｅｆＨとＶｒｅｆＬ発生回路４７の発生する低側の基準電位ＶｒｅｆＬの間に抵抗列（ラダー抵抗）４８を設けて、抵抗の接続ノードに、基準電位を分割した分割電位を発生する。複数のコンパレータ４９は、それぞれ入力信号の電圧（入力電圧）Ｖｉと分割電位を比較する。Ｖｉがある分割電位より小さければ、その分割電位と比較するコンパレータ４９より上位側のコンパレータの出力は”０”になり、そのコンパレータ４９を含む下位側のコンパレータの出力は”１”になる、所謂温度計(thermometer)形式であり、複数のコンパレータ４９の出力をエンコーダ５０でコード化するとＶｉのレベルに応じたバイナリィ形式のデジタル出力が得られる。ＮビットのＡＤＣの場合、２^N−１個のコンパレータが必要である。なお、図示していないが、コンパレータ４９にはアンプが含まれる。ここでは、ＶｒｅｆＨ発生回路４６とＶｒｅｆＬ発生回路４７とラダー抵抗４８で構成される部分をリファレンス発生回路と称し、アンプとコンパレータで構成される部分をＡＤＣコアと称する。

図５のＡＤＣは、図４の構成で使用するために、高側の基準電位ＶｒｅｆＨを発生するＶｒｅｆＨ発生回路４６と、低側の基準電位ＶｒｅｆＬを発生するＶｒｅｆＬ発生回路４７と、を有し、ピーク・ボトム検出回路４５によりＶｒｅｆＨおよびＶｒｅｆＬを調整するように構成されている。なお、図５の構成では、ＶｒｅｆＨおよびＶｒｅｆＬの両方が調整可能であるが、ＶｒｅｆＬが固定電位（例えばグランド）で、ＶｒｅｆＨのみが調整可能の場合もある。また、入力量子化範囲を調整しない場合には、ＶｒｅｆＨおよびＶｒｅｆＬは固定である。

図５のようなＡＤＣを使用し、ピーク・ボトム検出回路４５を設け、ＡＤＣの基準電圧を調整することにより、入力信号の電圧範囲をすべて、ＡＤＣのビット数で量子化できる。

図６は、高速な信号伝送システムにおいて、ＡＤＣの入力量子化範囲を適切に制御するための別の従来例の構成を示す。図６に示した構成では、受信回路３の入力部に振幅調整 （ＡＧＣ(Automatic gain control)）回路５１を設け、ＡＤＣ３１への入力信号の入力電圧範囲をほぼ一定とする。この構成では、ＡＤＣ３１の入力量子化範囲を調整する必要はなく、図５のＡＤＣでＶｒｅｆＨ発生回路４６とＶｒｅｆＬ発生回路４７を設けず、ＶｒｅｆＨおよびＶｒｅｆＬが固定であるＡＤＣを使用できる。ＡＧＣ回路５１の内部では、ピーク・ボトム検出回路を設けて増幅後の信号振幅がある値となるようにフィードバックを行うのが一般的である。ＡＧＣ回路は広く知られた回路である。

ＡＤＣの精度（分解能）、言い換えればＡＤＣのビット数は、送信回路の信号波形、伝送線路の周波数特性（インパルスレスポンス特性）、ＡＤＣの感度、等化回路の損失補償性能（達成ＳＮＲ）などを考慮して、シミュレーションにより求めるのが一般的であり、シミュレーション結果に基づいて適切な精度のＡＤＣを選定している。

特開２０００−２２４０８０号公報 特開平７−２２６６８３号公報 特開昭５３−４８４５２号公報 Syed Masood Ali, Rabin Raut, Mohamad Sawan "Digital Encoders for Gigh Speed Falsh-ADCs: Modeling and Coparison" 1-4244-0417-7/06 IEEE

上記のように、高速信号伝送システムにはフラッシュ型ＡＤＣが使用される。フラッシュ型ＡＤＣは、同じビット数の他のタイプのＡＤＣに比べてアンプやコンパレータの個数が多く、例えば、ｎビットとすると、約２ⁿ−１個のアンプおよびコンパレータが必要である。ただし、データ補間方式やｋ−ｗａｙのｔｉｍｅ ｉｎｔｅｒｌｅａｖｉｎｇ方式を適用すると、ある程度個数を削減することが可能であるが、基本的には多数のアンプおよびコンパレータが必要であり、回路規模が大きくなるだけでなく、消費電力も大きくなる。このため、受信回路の消費電力の多くの部分、例えば約６０％から８０％という部分をＡＤＣの消費電力が占めるという問題が生じており、ＡＤＣの消費電力を抑制することが求められている。

ビット数をｎとすると、ＡＤＣの回路規模は２ⁿに比例するため、消費電力もビット数の増加に伴って急激に増加する。ＡＤＣのビット数は、伝送線路の損失が小さい時と大きい時のそれぞれについて、受信信号を正しく０／１判定するのに必要な閾値の個数を表している。伝送線路の損失が大きい時には閾値の数を多くする必要があり、伝送線路の損失が小さい時にはｎ＝０、すなわち通常のコンパレータでも受信信号を正しく０／１判定することが可能である。

上記のように、ＡＤＣのビット数（分解能）は、信号伝送システムの各種の要因を考慮して決定される。しかし、伝送線路の損失の経時変化、異なるアプリケーションで受信回路を共通に使用する場合の設計マージンのとりすぎなど、損失が当初の見積より小さい場合には、必要以上の精度を有するＡＤＣが常時動作することになり、無駄な電力が消費される。これは、必要な精度を得るのに不必要な回路、例えば、アンプ、コンパレータ、エンコーダの一部回路が動作するためであり、不必要な回路が動作するためにノイズが発生して悪影響を及ぼすという問題もある。

また、ＡＤＣのビット数（分解能）は、信号伝送システムの各種の要因を考慮して決定されるが、アプリケーションに応じて異なるＡＤＣを製作したのでは、コスト増になるだけでなく、リードタイムが長くなるという問題がある。そこで、あるビット数の汎用のＡＤＣを用意しておき、それよりビット数の小さなＡＤＣで十分なアプリケーションにおいては、汎用のＡＤＣを使用して、リードタイムを短縮することが考えられる。汎用のＡＤＣは大量生産されるため、多くの場合、たとえビット数は大きくても汎用のＡＤＣの方が低価格である。しかし、汎用のＡＤＣを使用すると不必要な分解能であるために、無駄な電力を消費するという問題がある。

本発明は、このような問題を解決するために、ＡＤＣを有する受信回路およびそのような受信回路を含む信号伝送システムにおいて、実際の信号伝送状態に応じてＡＤＣを最適な条件で動作させ、無駄な電力消費を低減することを目的とする。

図７は、本発明の信号伝送システムの基本構成図である。本発明の信号伝送システムは、図１に示すように、ドライバ１２を有する送信回路１と、ドライバ１２の出力する信号を伝送する伝送線路２と、伝送線路２からの信号を受けてデータを再生する受信回路３と、を有する。受信回路３は、ＡＤＣ３１と、等化回路３２に加えて、等化回路３２の出力する演算結果パラメータを用いてＡＤＣ３１の入力量子化範囲および精度（分解能）の少なく共一方を調整する調整回路５５を備える。

上記のように、図７の信号伝送システムで使用されるＡＤＣは、等化回路３２で受信信号を正しく０／１判定できればよい。そこで、本発明では、受信する信号の状態に応じて、ＡＤＣ３１の入力量子化範囲および精度（分解能）の少なく共一方を調整するが、この調整を等化回路３２内で発生される情報を利用して行う。これにより、受信する信号の状態を検出するための回路を別に設ける必要がないので、簡単な構成で調整が可能になる。そして、調整により、ＡＤＣの無駄な消費電力を低減でき、それに起因するノイズの発生も低減できる。

また、本発明により、入力量子化範囲が不必要に広い場合には適切な範囲に調整でき、精度（分解能）が不必要に大きい場合には適切な精度に調整できるので、入力量子化範囲およびビット数に余裕がある汎用のＡＤＣを使用しても、無駄な消費電力を生じることがなく、このような汎用のＡＤＣを受信信号の状態に合わせて適切に使用可能になる。

前述のように、等化回路でのエラー量は、波形の理想波形からの誤差であり、整形された波形の品質を示す。言い換えれば、エラー量が小さければ整形された波形は理想波形に近い形で再生できるので、ＡＤＣの入力量子化範囲およびビット数を小さくしても十分な品質で波形を再生できると考えられる。

また、等化回路の乗算器の係数は、伝送線路の伝送特性に対応している。あらかじめシミュレーションにより伝送線路の伝送特性を想定しておき、それに応じた等化回路の係数を記憶しておく。入力信号に応じて等化回路を最適化する処理を行った時の等化回路の実際の係数が、記憶してある係数と異なる場合、それは伝送線路の実際の伝送特性が想定した伝送特性と異なった場合か、ＡＤＣの誤差に起因すると考えられる。そこで、実際の係数が記憶したある係数より良くなる場合、例えばｃ_n0以外の係数が小さくなる場合には、実際の伝送特性は想定した伝送特性より良いと考えられるので、ＡＤＣの入力量子化範囲およびビット数を小さくしても十分な品質で波形を再生できると考えられる。また、実際の係数と記憶したある係数の差が小さい場合には、ＡＤＣの特性が理想的で余裕があると考えられるので、余裕の分だけＡＤＣの入力量子化範囲およびビット数を小さくしても十分な品質で波形を再生できると考えられる。逆に実際の係数と記憶したある係数の差が大きい場合には、ＡＤＣの特性が想定以上に悪いと考えられるので、ＡＤＣの入力量子化範囲およびビット数を小さくすることはできないと考えられる。

以上のように、エラー量や係数などの等化回路のパラメータを利用すれば、ＡＤＣの入力量子化範囲およびビット数を変更するのに必要な情報が得られる。これまで、この情報を利用して、ＡＤＣの入力量子化範囲およびビット数を変更することは行われていなかった。この情報を利用することにより、受信する信号の状態を検出するための回路を別に設ける必要がない。

ＡＤＣの調整は、等化回路のパラメータを監視しながら、入力量子化範囲およびビット数の少なくとも一方を変化させて、所定の再生レベルが得られるようにフィードバック制御して決定するか、等化回路のパラメータに対応してあらかじめ定められた入力量子化範囲およびビット数のテーブルを参照して設定する。また、フィードバック制御とテーブル参照の両方を並列に行うことも可能である。

フィードバック制御を行う場合には、等化回路のエラー量を用いる。エラー量が大きい時には、ＡＤＣの入力量子化範囲およびビット数をそれぞれ大きくし、信号伝送システムのエラーレートから算出される閾値よりもエラー量が小さくなるように制御を行い、エラー量が十分に小さい時には必要以上の入力量子化範囲およびビット数であると判断して、適度なエラー量になるように制御を行う。

テーブル参照によるＡＤＣの入力量子化範囲およびビット数は、等化回路のエラー量および係数のいずれでも行える。

前述のように、フラッシュ型ＡＤＣは、リファレンス発生回路、アンプとコンパレータを含むＡＤＣコアと、エンコーダと、を有する。フラッシュ型ＡＤＣにおける入力量子化範囲の調整は、リファレンス発生回路により発生する基準電位を変化させることにより行うか、ＡＤＣコアの一部を非動作状態にすることにより行う。高側の基準電位ＶｒｅｆＨと低側の基準電位ＶｒｅｆＬの電位差が小さくなると、ラダー抵抗に流れる電流量が減少し消費電力が小さくなる。ノイズの影響を抑制するため、ラダー抵抗に流す電流はある程度大きくする必要があり、ラダー抵抗に流れる電流に起因する消費電力はＡＤＣの消費電力の大きな部分を占める。そのため、入力量子化範囲の縮小によるＶｒｅｆＨとＶｒｅｆＬの電位差の縮小は、ＡＤＣの消費電力を低減する。

また、ＡＤＣの精度（分解能）の変更は、ＡＤＣコアおよびエンコーダの一部のゲートを非動作状態にすることで、具体的にはＡＤＣコアの一部のゲートの出力を一定値にクリップして、それより後段のゲートがスイッチ動作を行わないようにすることで実現する。スイッチ動作に伴う消費電力も、ＡＤＣの消費電力の大きな部分を占めるので、ゲートの出力を一定値にクリップすることによりＡＤＣの消費電力を低減できる。これは、入力量子化範囲の調整をＡＤＣコアの一部を非動作状態にすることにより行う場合も同様である。

また、ＡＤＣの出力部分に出力ビットセレクタを設けて、ＡＤＣから出力されるビット数を制限すると、ＡＤＣ自体の消費電力は低減できないが、等化回路などの消費電力を低減できる。これは、等化回路の入力部に入力ビットセレクタを設けても同様である。

高速な信号伝送システムの概略構成を示す図である。 伝送による受信信号の劣化と、ＡＤコンバータの必要性を説明する図である。 従来例のＤＦＥ(Decision Feedback Equalizer)型等化回路の概略構成と詳細構成を示す図である。 ＡＤＣの入力量子化範囲を調整する従来例の信号伝送システムの構成を示す図である。 図４のシステムで使用するＡＤＣの構成を示す図である。 ＡＤＣへ入力する信号の振幅を調整する従来例の信号伝送システムの構成を示す図である。 本発明の信号伝送システムの基本構成図である。 本発明の第１実施形態の信号伝送システムにおける受信回路の構成を示す図である。 第１実施形態の等化回路の構成を示す図である。 本発明の第２実施形態の信号伝送システムにおける受信回路の構成を示す図である。 第２実施形態のＡＤコンバータ（ＡＤＣ）の構成を示す図である。 第２実施形態のＡＤコンバータ（ＡＤＣ）において分解能（ビット数）を削減する場合の有効コンパレータの変化を示す図である。 第２実施形態のＡＤＣのＡＤＣコアの構成を示す図である。 第２実施形態のＡＤＣのＡＤＣコアの構成の別の例を示す図である。 第２実施形態のＡＤＣのエンコーダの構成を示す図である。 第２実施形態のＡＤコンバータ（ＡＤＣ）において分解能（ビット数）を削減する場合の有効コンパレータの変化の別の例を示す図である。 本発明の第３実施形態の信号伝送システムにおける受信回路の構成を示す図である。 従来の５ビットのエンコーダ(FAT-tree encoder)の構成を示す図である。 第３実施形態のＡＤＣのエンコーダの構成を示す図である。 本発明の第４実施形態の信号伝送システムにおける受信回路の構成を示す図である。 第４実施形態の出力ビットセレクタの構成を示す図である。 第４実施形態の信号伝送システムにおける受信回路の変形例の構成を示す図である。 本発明の第５実施形態の信号伝送システムにおける受信回路の構成を示す図である。 第５実施形態のＡＤＣの構成を示す図である。 第５実施形態におけるＡＤＣの入力量子化範囲と分解能（ビット数）の低減を説明する図である。 第５実施形態の受信回路におけるＡＤＣの入力量子化範囲と分解能（ビット数）の調整処理を示すフローチャートである。 第５実施形態の受信回路におけるＡＤＣの入力量子化範囲と分解能（ビット数）の別の調整処理を示すフローチャートである。 本発明の第６実施形態の信号伝送システムの構成を示す図である。 本発明の第７実施形態の信号伝送システムにおける受信回路の構成を示す図である。 第７実施形態の信号伝送システムにおける受信回路のテーブルの内容を示す図である。 ２つの閾値を設ける構成を説明する図である。 本発明の第８実施形態の信号伝送システムにおける受信回路の構成を示す図である。 本発明の第９実施形態の信号伝送システムにおける受信回路の構成を示す図である。 本発明の第１０実施形態の信号伝送システムにおける受信回路の構成を示す図である。 本発明の第１１実施形態の信号伝送システムにおける受信回路の構成を示す図である。 本発明の第１２実施形態の信号伝送システムにおける受信回路の構成を示す図である。 フラッシュ型ＡＤＣにおいて有効コンパレータを非等間隔に選択する例を説明する図である。 フラッシュ型ＡＤＣにおいてラダー抵抗の各ラダー抵抗要素の抵抗値を調整する構成を説明する図である。 本発明の信号伝送システムにおける受信回路の別の構成例を示す図である。

符号の説明

１ 送信回路
２ 伝送線路
３ 受信回路
３１ ＡＤコンバータ（ＡＤＣ）
３２ 等化回路（ＥＱ）
５５ 調整回路
５６ リファレンス発生回路
５７ ＡＤＣコア
５８ エンコーダ
６１ 閾値保持部
６２ 比較器
６３ 制御回路

以下、本発明の実施形態を添付の図面を参照して説明する。

本発明の第１実施形態の信号伝送システムは、図７に示すような基本構成を有する。図８は、第１実施形態における受信回路３の構成を示すブロック図である。図８に示すように、ＡＤＣ３１は、リファレンス発生回路５６と、ＡＤＣコア５７と、エンコーダ５８と、を有する。ここでは、ＡＤＣコア５７とエンコーダ５８をまとめて１つのブロックで示している。等化回路３２からはエラー情報としてエラー（誤差）の２乗値が出力される。調整回路５５は、閾値を保持する閾値保持部６１と、等化回路３２からのエラー情報を閾値と比較する比較器６２比較結果に基づいてリファレンス回路を制御する制御回路６３と、を有する。初期設定を指示するリセット信号が入力されると、制御回路６３は、ＡＤＣ３１の量子化範囲（電圧レンジ）を高めに設定した後、ＡＤＣ３１の量子化範囲の調整動作を開始する。調整が完了した後は調整した状態を維持しても、随時調整を行ってもよい。

図９は、第１実施形態における等化回路３２の構成を示す図である。この等化回路３２は、図３の（Ｂ）と同様の構成を有するが、エラー量ｅ_nからその２乗（エラー値）を算出する演算回路６４が設けられていることが異なる。演算回路６４の算出結果は調整回路の比較器６２に送られる。エラー量ｅ_nは、通常の送信データからも検出可能である。従って、調整回路５５は、エラー値を常時受け取って調整を行うことができる。

第１実施形態におけるＡＤＣ３１は、図５と同じ構成を有する。リファレンス発生回路５６は、ＶｒｅｆＨ発生回路４６と、ＶｒｅｆＬ発生回路４７と、ラダー抵抗４７と、を有し、高側の基準電位ＶｒｅｆＨと低側の基準電位ＶｒｅｆＬが調整可能である。言い換えれば、ＡＤＣ３１の入力量子化範囲が調整可能である。この構成は、特許文献２に記載された構成と類似の構成である。なお、ＶｒｅｆＨ発生回路４６のみを設け、ＶｒｅｆＬ発生回路４７を設けないというような変形例も可能である。ＶｒｅｆＨ発生回路４６およびＶｒｅｆＬ発生回路４７は、所定の電圧を発生できる回路であればどのような回路でもよいが、例えばＤＡコンバータを利用して実現可能であることが知られている。

比較器６２は、等化回路３２からのエラー値を、閾値保持部６１に保持された所定の閾値と比較し、その比較結果を制御回路６３に出力する。制御回路６３は、エラー値が閾値より小さい場合には、エラー量が増加しても問題ないと判定して、ＶｒｅｆＨとＶｒｅｆＬの差を小さくするようにリファレンス回路５６を制御し、エラー値が閾値より大きい場合には、ＶｒｅｆＨとＶｒｅｆＬの差を大きくするようにリファレンス回路５６を制御する。以下、この処理を繰り返して、エラー値が閾値以下になる範囲で、ＶｒｅｆＨとＶｒｅｆＬの電位差ができるだけ小さくなるようにフィードバック制御を行う。ＶｒｅｆＨとＶｒｅｆＬの電位差が小さくなると、ラダー抵抗に流れる電流量が減少し消費電力が小さくなる。

本発明の第２実施形態の信号伝送システムは、図７に示すような基本構成を有する。図１０は、第２実施形態における受信回路３の構成を示すブロック図である。図１０に示すように、第１実施形態では制御回路６３はリファレンス発生回路５６を制御してＡＤＣ３１の入力量子化範囲を変化させるのに対して、第２実施形態ではＡＤＣコア５７の動作ビット数を調整する点が異なり、他の部分は第１実施形態と同じである。

図１１は、第２実施形態におけるＡＤＣ３１の回路構成を示す図である。このＡＤＣは図５のＡＤＣと類似の構成を有するが、第２実施形態ではＶｒｅｆｈおよびＶｒｅｆＬの調整は行わないため、Ｖｒｅｆｈは固定電圧で、ＶｒｅｆＬはグランドレベルであること、および制御回路６３からのＮビット調整信号ｃｔｒｌにより、不要ビットに関係するコンパレータ４９が非動作状態になるように構成されていることが異なる。

図１２は、４ビットのＡＤＣ３１において、有効ビットを変化させた場合のコンパレータ４９が動作状態を説明する図である。４ビットのＡＤＣは、通常Ｃ１からＣ１５の１５個のコンパレータを有する。４ビットが有効である場合には、Ｃ１からＣ１５の１５個のコンパレータの全てが動作状態である。これに対して、３ビットが有効であるように制御すると、Ｃ２、Ｃ４、Ｃ６、Ｃ８、Ｃ１０、Ｃ１２、Ｃ１４の７個のコンパレータが動作状態であり、Ｃ１、Ｃ３、…、Ｃ１５の他の８個のコンパレータは非動作状態になる。２ビットが有効であるように制御すると、Ｃ４、Ｃ８、Ｃ１２の３個のコンパレータが動作状態であり、他の１２個のコンパレータは非動作状態になる。１ビットが有効であるように制御すると、１個のコンパレータＣ８のみが動作状態であり、他の１４個のコンパレータは非動作状態になる。

前述のように、コンパレータ４９は、入力信号を増幅するアンプを含む。図１３は、第２実施形態におけるコンパレータの構成を示す図である。各コンパレータ４９は、入力信号Ｖｉｎを増幅するアンプ６５と、アンプの出力を分割電位と比較するコアコンパレータ６６と、アンプ６５およびコアコンパレータ６６へのクロックｃｌｋの供給を制御するクロックバッファ６７と、を有する。なお、ここでは表示を簡略化するために、ラダー抵抗により生成される分割電位の図示を省略している。これは、以後の図でも同じである。アンプ６５およびコアコンパレータ６６はクロックｃｌｋに同期して動作し、クロックｃｌｋの供給が停止されると非動作状態になり、出力が固定される。これにより、スイッチング動作が停止するので、消費電力が低下する。クロックバッファ６７は、制御回路６３からのＮビット調整信号ｃｔｒｌによりクロックｃｌｋを出力するかしないかが制御される。

図１２に示すように、３ビットが有効である場合には、Ｃ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９、Ｃ１１、Ｃ１３、Ｃ１５の８個のコンパレータは非動作状態になるので、これらは共通の調整信号ｃｔｒｌにより調整することが可能である。同様に、Ｃ２、Ｃ６、Ｃ１０、Ｃ１４の４個のコンパレータは共通の調整信号ｃｔｒｌにより調整することが可能であり、Ｃ４、Ｃ１２の２個のコンパレータは共通の調整信号ｃｔｒｌにより調整することが可能であり、Ｃ８のコンパレータは調整の必要はない。

第２実施形態のコンパレータ４９では、アンプ６５およびコアコンパレータ６６へクロックｃｌｋを供給するクロックバッファ６７を制御したが、図１４に示すように、アンプ６５の前段にセレクタ６８を設けて、アンプ６５へ供給する信号を一定電圧に切り換えることにより、アンプ６５およびコアコンパレータ６６を非動作状態にすることも可能である。セレクタ６８は、例えばトランスファーゲートやＮＡＮＤゲートで実現可能であり、調整信号ｃｔｒｌにより調整される。

複数のコンパレータ４９の一部を上記のように非状態にしてビット数を減らす場合、”１”の個数をカウントすることによりエンコード処理を行う非特許文献１に記載されたエンコーダ(Wallace-tree encoder)を使用することが望ましい。図１５は、このエンコーダの回路構成を示す図である。図１５において、ＦＡ１５はＦｕｌｌ Ａｄｄｅｒであり、キャリィ入力と共に入力データを受けて、加算結果をキャリィと一緒に出力する。このエンコーダについては、非特許文献１に記載されたように広く知られているので詳しい説明は省略する。

ＡＤＣ３１において有効ビットを変化させる場合、図１２では非動作状態にするコンパレータを間引く形で変化させたが、図１６に示すように、両側のコンパレータを非動作状態にすることも可能である。具体的には、４ビット有効の場合には、Ｃ１からＣ１５の１５個のコンパレータの全てが動作状態であり、３ビット有効の場合には、Ｃ１−Ｃ４およびＣ１２−Ｃ１５を非動作状態にしてＣ５−Ｃ１１を動作状態とし、２ビット有効の場合には、Ｃ１−Ｃ６およびＣ１０−Ｃ１５を非動作状態にしてＣ７−Ｃ９を動作状態とし、１ビット有効の場合には、Ｃ７のみを動作状態にする。

なお、図１６の例では、両側のコンパレータを非動作状態にしたが、片側から順に非動作状態にしてもよい。

制御回路６３は、エラー値が閾値より小さい場合には、エラー量が増加しても問題ないと判定して、ＡＤＣコア５７の有効ビット数を小さくするように制御し、エラー値が閾値より大きい場合には、ＡＤＣコア５７の有効ビット数を大きくするように制御する。以下、この処理を繰り返して、エラー値が閾値以下になる範囲で、ＡＤＣコア５７の有効ビット数をできるだけ小さくなるようにフィードバック制御を行う。ＡＤＣコア５７の有効ビット数が小さくなると、スイッチングするゲート数が減少して消費電力が小さくなる。

本発明の第３実施形態の信号伝送システムは、図７に示すような基本構成を有する。図１７は、第３実施形態における受信回路３の構成を示すブロック図である。図１０に示すように、第２実施形態では制御回路６３はＡＤＣコア５７の動作ビット数を制御することにより精度（分解能）を変化させるのに対して、第３実施形態ではエンコーダ５８の動作ビット数を調整ことにより精度（分解能）を変化させる点が異なり、制御も含めて他の部分は同じである。

図１８は、広く使用されている従来の５ビットのエンコーダ(FAT-tree encoder)の構成を示す図である。第３実施形態の受信回路３では、図１９に示すエンコーダを使用する。図１９のエンコーダは、図１８のエンコーダの最終段のＥＸＯＲゲート７０を、制御信号ｃｔｒｌにより出力を一定値に固定できるように構成している。例えば、ＡＤＣの出力が、ＭＳＢからＬＳＢに向かって順に１０１０１である場合、下位１ビットを”０”にクリップして、出力を１０１００となるようにする。これにより、実効的に上位４ビットを使用し、最下位ビットは０に固定となるので、データ遷移が発生せず、消費電力が削減できる。なお、図１９のエンコーダ(FAT-tree encoder)の代わりに、図１５のエンコーダを使用して、出力部にセレクタを設けてもよい。

本発明の第４実施形態の信号伝送システムは、図７に示すような基本構成を有する。図２０は、第４実施形態における受信回路３の構成を示すブロック図である。第４実施形態のＡＤＣ３１は、エンコーダ５８の後段に出力ビットセレクタ５９を設けたことが、第２および第３実施形態と異なり、制御も含めて他の部分は同じである。

図２１は、出力ビットセレクタ５９の構成を示す図である。出力ビットセレクタ５９は、図２１に示すように、エンコーダ５８の出力するビット信号のうち最上位ビットを除くビット信号ごとに設けた複数のセレクタ（ＳＥＬ）７１を有する。図２１は、５ビットのＡＤＣの場合であり、４個のセレクタ（ＳＥＬ）７１が設けられる。第４実施形態の効果は、第３実施形態の場合と同じである。

第４実施形態では、ＡＤＣ３１において、エンコーダ５８の後段に出力ビットセレクタ５９を設け、ＡＤＣの出力ビット数を調整可能にしたが、図２２に示すように、等化回路３２の入力部に入力ビットセレクタ７１を設け、等化回路コア７２に入力されるＡＤＣ３１のビット数を制御可能にすることも可能である。この場合も第４実施形態と同様の効果が得られる。

本発明の第５実施形態の信号伝送システムは、図７に示すような基本構成を有する。図２３は、第５実施形態における受信回路３の構成を示すブロック図である。第５実施形態の受信回路３では、ＡＤＣ３１の精度（分解能）と量子化範囲の調整を交互に行う。

第５実施形態の調整回路５５は、第１から第４実施形態の調整回路５５に、切り替え判定器７３と、切り替えスイッチ７４と、を設けた構成を有する。切り替え判定器７３は、比較器６２の比較結果に応じて切り替えスイッチ７４を制御し、制御回路６３の出力する制御信号を、ＡＤＣ３１のリファレンス発生回路５６に供給するか、ＡＤＣコア５７およびエンコーダ５８に供給するかを切り換える。制御回路６３は、切り替えスイッチ７４がリファレンス発生回路５６に接続されている時には量子化範囲を制御する制御信号Ｖａｍｐを出力し、切り替えスイッチ７４がＡＤＣコア５７およびエンコーダ５８に接続されている時には精度（分解能）を調整する（Ｎビット調整）制御信号を出力する。

図２４は、第５実施形態のＡＤＣ３１の構成を示す図である。第５実施形態のＡＤＣ３１は、図１１の第２実施形態のＡＤＣ３１において、発生するＶｒｅｆＨを変化可能なＶｒｅｆＨ発生回路４６と、発生するＶｒｅｆＬを変化可能なＶｒｅｆＬ発生回路４７と、を設けた構成を有する。コンパレータ４９は、第２実施形態と同じであるので、説明は省略する。また、制御回路６３によるＶｒｅｆＨ発生回路４６およびＶｒｅｆＬ発生回路４７の制御方法も第１実施形態と同じであるので、説明は省略する。

第５実施形態のＡＤＣ３１では、ＡＤＣ３１の精度（分解能）と量子化範囲の両方が調整される。図２５は、第５実施形態におけるＡＤＣ３１の調整を説明する図である。調整を行う場合には、まずＶｒｅｆＨを最大値に、ＶｒｅｆＬを最小値に設定し、精度も最高状態、すなわちＮビットすべてを有効にする。この時、分割電位Ｖｒｅｆ（１）からＶｒｅｆ（Ｎ−１）は、図２５の左のようになる。次に、量子化範囲を縮小するため、ＶｒｅｆＨを低下させ、ＶｒｅｆＬを上昇させる。これにより、分割電位Ｖｒｅｆ（１）からＶｒｅｆ（Ｎ−１）は、図２５の中央に示すように、Ｖｒｅｆ（１）が上昇し、Ｖｒｅｆ（Ｎ−１）が低下し、隣接する分割電位の間隔が縮小する。次に、有効なビット数を減少させて、精度（分解能）を低下させる。図２５では、１コンパレータごとに非動作状態にすることにより１ビット低下させた場合を示す。ここで、量子化範囲を１／２に縮小し、有効ビット数を１ビット低下させると、出力が有効なコンパレータが参照する分割電位の間隔は、最初の状態と同じである。言い換えれば、最初の状態で、上側と下側合わせて全体の１／２のコンパレータを無効にした場合と同じになる。

なお、上記の例では、ＡＤＣコア５７の有効ビット数を調整したが、第３実施形態のようにエンコーダの出力ビット数を調整しても、第４の実施の形態のように出力ビットセレクタを設けて出力ビット数を調整してもよい。

図２６は、第５実施形態における調整処理を示すフローチャートである。

ステップ１０１では、閾値保持部６１に閾値を設定する。

ステップ１０２では、量子化範囲および精度（分解能）、すなわちＡＤＣの有効ビット数を高めに設定する。

ステップ１０３では、量子化範囲を増減する。

ステップ１０４では、増減した量子化範囲で、エラーの二乗値（エラー値）が閾値以下であるか判定する。閾値以下でなければ、ステップ１０３に戻る。ステップ１０３と１０４を繰り返して、エラーの二乗値（エラー値）が閾値付近になるように量子化範囲を設定する。

ステップ１０５では、ＡＤＣの精度、すなわちＡＤＣの有効ビット数を増減する。

ステップ１０６では、増減した有効ビット数で、エラーの二乗値（エラー値）が閾値以下であるか判定する。閾値以下でなければ、ステップ１０５に戻る。ステップ１０５と１０６を繰り返して、エラーの二乗値（エラー値）が閾値付近になるようにＡＤＣの有効ビット数を設定する。

図２６のフローチャートで、ステップ１０３および１０４と、ステップ１０５および１０６を入れ替えて、ＡＤＣの有効ビット数の設定を先に行い、量子化範囲の設定を後で行うことも可能である。

図２６のフローチャートに示した調整処理では、特定の期間に一度だけ調整を行うことになるが、図２７に示すフローチャートのように、ステップ１０６で”Ｙｅｓ”の場合に、ステップ１０３に戻るようにすると、常にＡＤＣの量子化範囲および精度（分解能）を最適にする調整が行われることになる。これにより、伝送線路２の状態が変化する場合などにもＡＤＣ３１を常に最適な状態に維持できる。

一般に、エラー値は、量子化範囲を変化させる方が、ビット数を変化させるより大きく変化する。そこで、エラー値と閾値の間にある程度余裕があるように量子化範囲を設定し、その上でビット数を変化させてエラー値が閾値以下になるように設定してもよい。

第１から第５実施形態では、基本的には常時調整が行われる。信号伝送システムのアプリケーションによっては、使用者が指示した時に、ＡＤＣの量子化範囲および精度（分解能）を調整し、調整した状態を維持することが要求される。次に説明する第６実施形態の信号伝送システムは、この要求を満たすシステムである。

図２８は、本発明の第６実施形態の信号伝送システムの構成を示すブロック図である。第６実施形態の信号伝送システムは、図７に示した本発明の信号伝送システムの基本構成と同じ構成を有し、ドライバ１２および調整回路５５がイニシャライゼーション信号の入力端子を有する。イニシャライゼーション信号が入力された時には、ドライバ１２は初期化パターンの送信データを出力し、調整回路５５はＡＤＣ３１の量子化範囲および精度（分解能）の調整処理を実行する。

第１から第６実施形態の信号伝送システムでは、ＡＤＣ３１の量子化範囲および精度（分解能）の少なくとも一方を変化させて、等化回路３２からエラー値が閾値以下になる範囲で、消費電力を低下させるようにフィードバック制御を行うが、次に説明する第７実施形態の信号伝送システムでは、ＡＤＣ３１の量子化範囲および精度の決定にテーブルを利用する。

本発明の第７実施形態の信号伝送システムは、図７に示すような基本構成を有する。図２９は、第７実施形態における受信回路３の構成を示すブロック図である。第７実施形態の受信回路３では、第５実施形態と同様に、ＡＤＣ３１の精度（分解能）と量子化範囲の調整を行う。調整回路５５は、閾値保持部６１と、比較器６２と、量子化範囲・精度調整部７５と、を備える。量子化範囲・精度調整部７５は、エラー値と量子化範囲および精度（ビット数）との関係をあらかじめ記憶したテーブルを有する。

図３０は、第７実施形態におけるテーブルの構成例を説明する図である。図３０に示すように、テーブルは、５段階の幅の量子化範囲を縦軸に、有効にするＡＤＣのビット数（ここでは最大６ビット）を横軸にし、縦軸と横軸の対応する条件での正確なデータ判定が行える時のエラー量を記憶している。エラー値がもっとも小さい場合が、量子化範囲の１段階とビット数１に対応し、エラー値がもっとも大きい場合が、量子化範囲の５段階とビット数６に対応する。例えば、エラー値1.3E-01は、量子化範囲の１段階とビット数４、量子化範囲の２段階とビット数３、量子化範囲の４段階とビット数２の位置に現れる。このように、１つのエラー値に対して、テーブルの右上から左下に向かうラインが対応する。そのため、あるエラー値に対して、システムの特性や消費電力を考慮して、このライン上の適当な位置を選択し、その条件から調整を開始する。それにより、調整において収束するまでの時間、すなわち調整時間を短縮できる。

これまで説明した実施形態で、閾値保持部６１に保持する閾値を複数用意し、するようにしてもよい。これまで説明した実施形態では、ＡＤＣの量子化範囲およびビット数の少なくとも一方を変更するが、ＡＤＣを変更してからエラー値が変化するまでには時間遅れがある。例えば、図３１に示すように、ＡＤＣの変更に応じてエラー値（誤差）が減少したとする。図３１において、閾値をＢで示すレベルに設定しておくと、エラー値が閾値Ｂより小さくなると、消費電力を低減するように量子化範囲またはビット数を小さくなる方向で変更する。しかし、この変更によりエラー値が増加するので、エラー値が閾値Ｂより大きくなった時に、エラー値が閾値Ｂより小さくなるように量子化範囲またはビット数を大きくなる方向で変更する。次には、この変更により再びエラー値が閾値Ｂより小さくなるので、量子化範囲またはビット数を小さくなる方向で変更することになり、以下この処理が繰り返されることになる。このように量子化範囲またはビット数が頻繁に変更されることになるという問題を生じる。

そこで、図３１に示すように、別の閾値Ａを設定し、エラー値が増加する方向で変化する時には閾値Ａを使用し、エラー値が減少する方向で変化する時には閾値Ｂを使用する。言い換えれば、閾値にヒステリシス特性をもたせる。これにより、量子化範囲またはビット数が頻繁に変更されるという事態を回避できる。また、エラー値が十分に小さい時に限ってエラー値が大きくなるＡＤＣの変更を行うことにより、エラー値が非常に大きくなることを抑制できる。

これまで説明した実施形態では、受信信号の再生状態を評価するのにエラー値を使用したが、次に説明する第８実施形態では、等化回路３２の乗算器の係数で受信信号の再生状態を評価し、ＡＤＣの量子化範囲および精度（分解能）を調整する。

等化回路の係数は、伝送線路の伝送特性に対応している。あらかじめシミュレーションにより伝送線路の伝送特性を想定しておき、それに応じた等化回路の係数を記憶しておく。入力信号に応じて等化回路を最適化する処理を行った時の等化回路の実際の係数が、記憶してある係数と異なる場合、それは伝送線路の実際の伝送特性が想定した伝送特性と異なった場合か、ＡＤＣの誤差に起因すると考えられる。そこで、実際の係数が記憶したある係数より良くなる場合、例えばｃ_n0以外の係数が小さくなる場合には、実際の伝送特性は想定した伝送特性より良いと考えられるので、ＡＤＣの入力量子化範囲およびビット数を小さくしても十分な品質で波形を再生できると考えられる。また、実際の係数と記憶したある係数の差が小さい場合には、ＡＤＣの特性が理想的で余裕があると考えられるので、余裕の分だけＡＤＣの入力量子化範囲およびビット数を小さくしても十分な品質で波形を再生できると考えられる。逆に実際の係数と記憶したある係数の差が大きい場合には、ＡＤＣの特性が想定以上に悪いと考えられるので、ＡＤＣの入力量子化範囲およびビット数を小さくすることはできないと考える。

本発明の第８実施形態の信号伝送システムは、図７に示すような基本構成を有する。図３２は、第８実施形態における受信回路３の構成を示すブロック図である。第８実施形態の受信回路３では、等化回路３２が１個の乗算器の係数Ｃkまたは複数の乗算器の係数Ｃk（ｋ＝１，…，ｊ，１≦ｊ≦ｎ）を出力する。ここでは係数Ｃkの場合を例として説明する。調整回路５５は、係数ＣkとＡＤＣ３１のリファレンス回路５６の入力電圧範囲Ｖａｍｐおよび有効にするビット数Ｎとの最適な関係をあらかじめ測定して記憶したテーブル７６と、テーブル７６において等化回路から受け取った係数Ｃkに対応するＶａｍｐおよびＮを探索して、探索結果をＡＤＣ３１のリファレンス回路５６およびＡＤＣコア５７とエンコーダ５８に出力する探索部７７と、を有する。

第８実施形態では、フィードバック制御は行わず、テーブル７６から読み出した制御信号ＶａｍｐおよびＮをＡＤＣ３１に設定するだけである。

図３３は、本発明の第９実施形態の信号伝送システムの受信回路の構成を示すブロック図である。第９実施形態の受信回路は、第８実施形態と類似しており、受信信号の再生状態を評価するのにエラー値と等化回路３２の乗算器の係数の両方を使用する点が異なる。従って、テーブル７８は、エラー値と係数Ｃkの各種の組合せに対するＡＤＣ３１のリファレンス回路５６の入力電圧範囲Ｖａｍｐおよび有効にするビット数Ｎとの最適な関係を記憶している。他は第８実施形態を同じなので、説明は省略する。

図３４は、本発明の第１０実施形態の信号伝送システムの受信回路の構成を示すブロック図である。第１０実施形態の受信回路は、制御回路６３の制御信号にフィルタ処理を施すフィルタ８０を設けた点が、他の実施形態と異なる。

前述のように、ＡＤＣの量子化範囲またはビット数（精度）を変更しても、変更に応じたエラー値が出力されるまでには時間遅延がある。フィルタ８０は、この時間遅延の影響を低減する。フィルタ８０は、例えば、ノイズ状の挙動、すなわち高周波の変動を抑制するための単純なローパスフィルタ（平滑回路）、またはある特定の周波数成分だけを抑制するノッチフィルタなどで実現される。第１０実施形態では、ＡＤＣ３１の量子化範囲およびビット数の少なくとも一方を前述の実施形態と同様に調整する。

なお、ＡＤＣに供給するクロックの周波数を低下させても同様の効果を得ることが可能である。

図３５は、本発明の第１１実施形態の信号伝送システムの受信回路の構成を示すブロック図である。第１１実施形態の受信回路は、ＡＤＣの量子化範囲およびビット数の少なくとも一方の調整量の刻み値（調整ステップ量）を変える点が、他の実施形態と異なる。

第１１実施形態の受信回路は、第９実施形態と同様に、等化回路３２からエラー値および係数Ｃk（またはＣk（ｋ＝１，…，ｊ，１≦ｊ≦ｎ））を受け取る。係数Ｃkは、伝送線路２の損失情報であり、第１１実施形態では、損失（すなわち係数Ｃk）に応じてＡＤＣのビット数の調整量の刻み値（調整ステップ量）を変える。そのため、テーブル８１は、係数ＣkとＡＤＣ３１の量子化範囲の刻み値ΔＶampおよびビット数の刻み値ΔＮを対応付けて記憶している。テーブル８１は、等化回路３２から出力される係数Ｃkに対応するΔＶampおよびΔＮを制御回路６３に出力する。制御回路６３は、ΔＶampおよびΔＮのステップでＶａｍｐおよびＮを変化させる。第１１実施形態では、ＡＤＣ３１の量子化範囲およびビット数の少なくとも一方を前述の実施形態と同様に調整する。

図３６は、本発明の第１２実施形態の信号伝送システムの受信回路の構成を示すブロック図である。第１２実施形態の受信回路は、ＡＤＣの量子化範囲およびビット数の少なくとも一方の調整量の刻み値（調整ステップ量）を、エラー値および係数Ｃkの変化量から決定し、決定した刻み値で調整を行う点が、他の実施形態と異なる。

第１２実施形態の受信回路は、第１１実施形態と同様に、等化回路３２からエラー値および係数Ｃk（またはＣk（ｋ＝１，…，ｊ，１≦ｊ≦ｎ））を受け取る。調整回路５５は、エラー値および係数Ｃkの変化を検出する差分検出部８２と、差分検出部８２の検出したエラー値および係数Ｃkの変化から調整の刻み量を決定する変化量調整部８３と、さらに有する。制御回路６３は、変化量調整部８３の決定した刻み量でＶａｍｐおよびＮを変化させる。第１１実施形態では、ＡＤＣ３１の量子化範囲およびビット数の少なくとも一方を前述の実施形態と同様に調整する。

これまでの説明では、ＡＤＣの分解能に対応する分割電位は、一定の間隔であるとして説明した。しかし、実際には一定間隔ではなく、誤差がある。本発明によれば、受信信号の再生状態に応じてＡＤＣのビット数が低下させられる。例えば、６ビットのＡＤＣを３ビットで動作させる場合、７個の間隔を開けて８個当たり１個のコンパレータを有効にする。もし分割電位が等間隔でない場合、３ビットのＡＤＣの特性は線形（リニア）でない。

そこで、有効にするコンパレータを等間隔で選択せずに、分割電位の誤差に応じて選択することにより、ビット数を低下させたＡＤＣの特性をリニアに近づけることができる。図３７は、これを説明する図である。図３７において、横軸は入力信号（アナログ信号）であり、縦軸はデジタル出力のレベルである。破線は、３ビットにするために、７個の間隔を開けて８個当たり１個のコンパレータを有効にした場合のＡＤＣの特性の例を示す。実線は、有効にするコンパレータを等間隔で選択せずに、分割電位の誤差に応じてＡＤＣの特性がリニアになるように選択した場合を示す。

上記のような有効にするコンパレータを等間隔で選択しないことを可能にするには、ＡＤＣコアの各コンパレータの選択を任意に行えるようにする、言い換えれば各コンパレータごとに選択信号を設ける必要がある。更に、この場合には、図１５のエンコーダを使用する必要がある。

また、ＡＤＣのラダー抵抗の各抵抗要素を、図３８の（Ａ）に示すように、抵抗値が可変であるようにして、分割電位が等間隔になるように調整することも可能である。この場合、各抵抗要素は、図３８の（Ｂ）に示すように、複数の抵抗とトランジスタを直列に接続した組みを並列に接続した構成を有し、トランジスタの導通／非導通を制御して有効にする組みの個数を制御する。また、図３８の（Ｃ）に示すように、ラダー抵抗の抵抗要素に相当するＴｒ１のゲートを、Ｄ／Ａ変換器８５とＴｒ２で構成する可変電圧発生回路の出力に接続して、ゲート電圧を調整してトランジスタの動作抵抗を調整する構成を利用することも可能である。

これまで説明した実施形態では、１個のＡＤＣの量子化範囲およびビット数を調整したが、図３９に示すように、ＡＤＣ３１に、複数のビット数および量子化範囲の異なるサブＡＤＣ９１−９４と、サブＡＤＣ９１−９４の出力を選択するセレクタ９５と、を設け、調整回路５５が、動作させるサブＡＤＣの選択と、セレクタ９５における選択を制御する。これにより、ＡＤＣの量子化範囲およびビット数を調整可能にでき、上記の実施形態と同様の効果を得ることができる。なお、サブＡＤＣ９１−９４の量子化範囲は、調整回路５５によりそれぞれ調整可能にするという変形例も可能である。

以上、本発明の実施形態を説明したが、各種の変形例が可能であるのはいうまでもなく、例えば、説明した第１から第１２の実施形態や変形例を相互に組み合わせることが可能である。

以上説明したように、本発明によれば、高速信号伝送ＩＯ向けＡＤＣの量子化範囲と精度（ビット数）を、等化回路の演算結果（エラー値）および途中の生成係数を用いて、伝送線路の損失に応じて適切に設定できる。これにより、伝送線路の特性に合わせてＡＤＣの特性が調整され、余計な消費電力が低減できる。

本発明は、ＡＤＣを使用する信号伝送システム、およびそのような信号伝送システムで使用される受信回路であれば、どのようなものにも適用可能である。

Claims (10)

1. ＡＤコンバータと、
   前記ＡＤコンバータの出力を等化する等化回路と、
   前記等化回路からエラー情報が入力される判定部と、
   前記ＡＤコンバータの電圧レンジを調整する制御部と、
   基準電位を発生するレファレンス回路と、
   入力電圧を、前記基準電位を分割した複数の分割電位と比較し、比較結果を出力するコア回路と、
   前記比較結果を符号化するエンコーダと、を備え、
   前記判定部は、前記エラー情報に基づいて、電圧レンジを調整する制御信号を前記制御部に出力し、
   前記制御部は、前記レファレンス回路の発生する前記基準電位を変化させることにより、前記ＡＤコンバータの電圧レンジを調整することを特徴とする受信回路。
2. 前記判定部は、前記エラー情報に含まれるエラー量が、所定の閾値より小さくなるようにフィードバック制御して前記制御信号を生成することを特徴とする請求項１に記載の受信回路。
3. ＡＤコンバータと、
   前記ＡＤコンバータの出力を等化する等化回路と、
   前記等化回路からエラー情報が入力される判定部と、
   前記ＡＤコンバータの分解能を調整する制御部と、
   基準電位を発生するレファレンス回路と、
   入力電圧を、前記基準電位を分割した複数の分割電位と比較し、比較結果を出力するコア回路と、
   前記比較結果を符号化するエンコーダと、を備え、
   前記判定部は、前記エラー情報に基づいて、分解能を調整する制御信号を前記制御部に出力し、
   前記制御部は、前記コア回路のコンパレータおよびアンプへのクロック供給を部分的に停止し、クロック供給を停止する時には出力をクリップすることにより、前記ＡＤコンバータの分解能を調整することを特徴とする受信回路。
4. ＡＤコンバータと、
   前記ＡＤコンバータの出力を等化する等化回路と、
   前記等化回路からエラー情報が入力される判定部と、
   前記ＡＤコンバータの分解能を調整する制御部と、
   基準電位を発生するレファレンス回路と、
   入力電圧を、前記基準電位を分割した複数の分割電位と比較し、比較結果を出力するコア回路と、
   前記比較結果を符号化するエンコーダと、を備え、
   前記判定部は、前記エラー情報に基づいて、分解能を調整する制御信号を前記制御部に出力し、
   前記制御部は、前記コア回路のコンパレータおよびアンプへのデータ供給を部分的に停止し、データ供給を停止する時には入力をクリップすることにより、前記ＡＤコンバータの分解能を調整することを特徴とする受信回路。
5. ＡＤコンバータと、
   前記ＡＤコンバータの出力を等化する等化回路と、
   前記等化回路からエラー情報が入力される判定部と、
   前記ＡＤコンバータの分解能を調整する制御部と、
   基準電位を発生するレファレンス回路と、
   入力電圧を、前記基準電位を分割した複数の分割電位と比較し、比較結果を出力するコア回路と、
   前記比較結果を符号化するエンコーダと、を備え、
   前記判定部は、前記エラー情報に基づいて、分解能を調整する制御信号を前記制御部に出力し、
   前記制御部は、前記エンコーダの内部演算を部分的に停止することにより、前記ＡＤコンバータの分解能を調整することを特徴とする受信回路。
6. 前記判定部は、前記エラー情報に基づいて、電圧レンジを調整する制御信号を前記制御部に出力し、
   前記制御部は、前記レファレンス回路の発生する前記基準電位を変化させることにより、前記ＡＤコンバータの電圧レンジを調整することを特徴とする請求項３、４、５のいずれか１項記載の受信回路。
7. 前記判定部は、前記エラー情報に含まれるエラー量が、所定の閾値より小さくなるようにフィードバック制御して前記制御信号を生成することを特徴とする請求項３、４、５のいずれか１項記載の受信回路。
8. 前記判定部は、前記等化回路の係数に対する適切な前記分解能および電圧レンジを記憶したテーブルを備え、前記等化回路の係数に応じて前記分解能および電圧レンジを前記テーブルから選択することを特徴とする請求項６に記載の受信回路。
9. 信号を送信する送信回路と、
   前記送信回路に接続され、前記信号を伝送する伝送線路と、
   前記伝送線路に接続され、伝送された前記信号を受信する受信回路と、を備える信号伝送システムであって、
   前記受信回路は、
   受信した前記信号を多ビットのデジタル信号に変換するＡＤコンバータと、
   前記ＡＤコンバータの出力する前記デジタル信号を等化し、受信した前記信号の再生状態を示す再生状態情報を生成する等化回路と、
   前記等化回路からの前記再生状態情報に基づいて、前記ＡＤコンバータの入力量子化範囲を調整する調整回路と、を備え、
   前記ＡＤコンバータは、第１基準電位発生回路と第２基準電位発生回路とを含み、
   前記調整回路は、前記再生状態情報に含まれるエラー量が、所定の閾値より小さくなるようにフィードバック制御して、前記第１基準電位と前記第２基準電位との差分を調整することを特徴とする信号伝送システム。
10. 信号を送信する送信回路と、
    前記送信回路に接続され、前記信号を伝送する伝送線路と、
    前記伝送線路に接続され、伝送された前記信号を受信する受信回路と、を備える信号伝送システムであって、
    前記受信回路は、
    受信した前記信号を多ビットのデジタル信号に変換するＡＤコンバータと、
    前記ＡＤコンバータの出力する前記デジタル信号を等化し、受信した前記信号の再生状態を示す再生状態情報を生成する等化回路と、
    前記等化回路からの前記再生状態情報に基づいて、前記ＡＤコンバータの分解能を調整する調整回路と、を備え、
    前記ＡＤコンバータは、入力電圧を分割電位と比較し、比較結果を出力する複数のコンパレータを含み、
    前記調整回路は、前記再生状態情報に含まれるエラー量が、所定の閾値より小さくなるようにフィードバック制御して、前記複数のコンパレータの動作状態を調整することを特徴とする信号伝送システム。

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