JP3114837B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JP3114837B2 JP3114837B2 JP06016462A JP1646294A JP3114837B2 JP 3114837 B2 JP3114837 B2 JP 3114837B2 JP 06016462 A JP06016462 A JP 06016462A JP 1646294 A JP1646294 A JP 1646294A JP 3114837 B2 JP3114837 B2 JP 3114837B2
- Authority
- JP
- Japan
- Prior art keywords
- peak
- value
- reference voltage
- converter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力信号の大きさに応
じて、基準電圧を変化させる機能を設けたＡ／Ｄ変換装
置に関する。
じて、基準電圧を変化させる機能を設けたＡ／Ｄ変換装
置に関する。
【０００２】
【従来の技術】図４に示す、従来のＡ／Ｄ変換装置で
は、Ａ／Ｄ変換器２２の入力規定値よりも大きな振幅波
形のアナログ信号２４が、当該Ａ／Ｄ変換器２２に入力
された場合、Ａ／Ｄ変換器２２がオーバーフロー状態と
なり、後段の信号処理系の精度が大幅に低下してしま
う。なぜなら、過大入力状態のアナログ信号２４が入力
された場合、Ａ／Ｄ変換器２２のデジタル出力６は、オ
ーバーフロー状態においては、当該Ａ／Ｄ変換器２２の
とり得る最大値に固定されてしまうため、例えば、過大
入力状態のアナログ信号２４がＳｉｎ波である場合でも
歪み波をＡ／Ｄ変換したのと等価になり、この結果、後
段の信号処理系においては、入力したＳｉｎ波信号に本
来含まれない周波数成分をも信号処理対象としてしまう
からである。
は、Ａ／Ｄ変換器２２の入力規定値よりも大きな振幅波
形のアナログ信号２４が、当該Ａ／Ｄ変換器２２に入力
された場合、Ａ／Ｄ変換器２２がオーバーフロー状態と
なり、後段の信号処理系の精度が大幅に低下してしま
う。なぜなら、過大入力状態のアナログ信号２４が入力
された場合、Ａ／Ｄ変換器２２のデジタル出力６は、オ
ーバーフロー状態においては、当該Ａ／Ｄ変換器２２の
とり得る最大値に固定されてしまうため、例えば、過大
入力状態のアナログ信号２４がＳｉｎ波である場合でも
歪み波をＡ／Ｄ変換したのと等価になり、この結果、後
段の信号処理系においては、入力したＳｉｎ波信号に本
来含まれない周波数成分をも信号処理対象としてしまう
からである。
【０００３】一方、通常状態でＡ／Ｄ変換器２２に入力
されるアナログ信号２４の最大値よりもはるかに大きな
アナログ信号が入力されても、オーバーフローを生じな
いように充分なマージンを確保すれば、上記オーバーフ
ローに起因する信号処理精度の低下は抑制されるが、そ
うすると通常状態において不必要なマージンを有してい
ることになるから、Ａ／Ｄ変換器２２のダイナミックレ
ンジを有効に利用出来ないことになり、Ｓ／Ｎ比の向上
を図る上でも不利となる。そこで、図３に示すように、
アナログ信号２４（図４）が、例えば、２５６階調（８
ビット量子化）のＡ／Ｄ変換器２２のダイナミックレン
ジに等しい図３（イ）の場合、同（ロ）に示したよう
に、正しく量子化されてデジタル信号出力２６に変換さ
れる。また、図３（ハ）はアナログ信号２４が、Ａ／Ｄ
変換器２２のダイナミックレンジを超える場合であり、
２５６階調およびそれを超えた信号波形のＡ／Ｄ変換後
のデジタル値はＦＦＨ（２５６Ｄ）に固定される。従っ
て、図３の（イ）の信号波形のように、ダイナミックレ
ンジ内に収まるように、Ａ／Ｄ変換器２２の前段に設け
た可変増幅器２１の利得を下げる必要がある。また、図
３の（ニ）のようなアナログ信号２４の大きさが小さす
ぎる場合は、Ｓ／Ｎの面で好ましくないので、やはり、
図３の（イ）の信号波形のように、ダイナミックレンジ
を充分に利用できるように、可変増幅器２１の利得を増
加させる必要がある。
されるアナログ信号２４の最大値よりもはるかに大きな
アナログ信号が入力されても、オーバーフローを生じな
いように充分なマージンを確保すれば、上記オーバーフ
ローに起因する信号処理精度の低下は抑制されるが、そ
うすると通常状態において不必要なマージンを有してい
ることになるから、Ａ／Ｄ変換器２２のダイナミックレ
ンジを有効に利用出来ないことになり、Ｓ／Ｎ比の向上
を図る上でも不利となる。そこで、図３に示すように、
アナログ信号２４（図４）が、例えば、２５６階調（８
ビット量子化）のＡ／Ｄ変換器２２のダイナミックレン
ジに等しい図３（イ）の場合、同（ロ）に示したよう
に、正しく量子化されてデジタル信号出力２６に変換さ
れる。また、図３（ハ）はアナログ信号２４が、Ａ／Ｄ
変換器２２のダイナミックレンジを超える場合であり、
２５６階調およびそれを超えた信号波形のＡ／Ｄ変換後
のデジタル値はＦＦＨ（２５６Ｄ）に固定される。従っ
て、図３の（イ）の信号波形のように、ダイナミックレ
ンジ内に収まるように、Ａ／Ｄ変換器２２の前段に設け
た可変増幅器２１の利得を下げる必要がある。また、図
３の（ニ）のようなアナログ信号２４の大きさが小さす
ぎる場合は、Ｓ／Ｎの面で好ましくないので、やはり、
図３の（イ）の信号波形のように、ダイナミックレンジ
を充分に利用できるように、可変増幅器２１の利得を増
加させる必要がある。
【０００４】そのために、前記可変増幅器２１の利得
を、例えば、手動操作でボリュームなどを調整して所要
の大きさに設定し、Ａ／Ｄ変換器２２に入力するアナロ
グ信号２５の最大値を適切な大きさ、例えば、Ａ／Ｄ変
換器２２のデジタル信号出力２６が２５６階調の内の２
５０になるように変換していた。ところが、入力するア
ナログ信号２４は、例えば、自然画のビデオ信号、文字
等を含むビデオ信号など様々の種類があるので、入力信
号波形毎に適切な波形の大きさが異なる。従って、入力
信号を替える度に、前記可変増幅器２１の利得の調整を
行う必要が生じ、調整操作が頻繁に発生するため、使用
上煩わしい問題があった。
を、例えば、手動操作でボリュームなどを調整して所要
の大きさに設定し、Ａ／Ｄ変換器２２に入力するアナロ
グ信号２５の最大値を適切な大きさ、例えば、Ａ／Ｄ変
換器２２のデジタル信号出力２６が２５６階調の内の２
５０になるように変換していた。ところが、入力するア
ナログ信号２４は、例えば、自然画のビデオ信号、文字
等を含むビデオ信号など様々の種類があるので、入力信
号波形毎に適切な波形の大きさが異なる。従って、入力
信号を替える度に、前記可変増幅器２１の利得の調整を
行う必要が生じ、調整操作が頻繁に発生するため、使用
上煩わしい問題があった。
【０００５】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、入力するアナログ信号毎に自動的
に基準電圧を調整してダイナミックレンジを有効利用す
る機能を設けたＡ／Ｄ変換装置を提供することを目的と
する。
鑑みなされたもので、入力するアナログ信号毎に自動的
に基準電圧を調整してダイナミックレンジを有効利用す
る機能を設けたＡ／Ｄ変換装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、入力アナログ信号を所定の標本化時間と量子化レベ
ルに従ってデジタル信号に変換し出力するＡ／Ｄ変換装
置において、上記Ａ／Ｄ変換装置の基準電源を供給する
複数の電圧出力を備える基準電圧部と、前記基準電源に
基づき入力アナログ信号から相応のデジタル信号を生成
するＡ／Ｄ変換部と、出力したデジタル信号を検出する
とともに、同デジタル信号と予め設定された値に基づ
き、前記基準電圧部の出力電圧を切り換える電源制御部
とで構成した。
に、入力アナログ信号を所定の標本化時間と量子化レベ
ルに従ってデジタル信号に変換し出力するＡ／Ｄ変換装
置において、上記Ａ／Ｄ変換装置の基準電源を供給する
複数の電圧出力を備える基準電圧部と、前記基準電源に
基づき入力アナログ信号から相応のデジタル信号を生成
するＡ／Ｄ変換部と、出力したデジタル信号を検出する
とともに、同デジタル信号と予め設定された値に基づ
き、前記基準電圧部の出力電圧を切り換える電源制御部
とで構成した。
【０００７】
【作用】以上のように構成したので、基準電圧部が所定
の電圧、例えば、最大基準電圧をＡ／Ｄ変換部へ供給
し、同Ａ／Ｄ変換部は入力アナログ信号を所定のサンプ
ル時間および量子化ビット、例えば、８ビットにてデジ
タル信号に変換する。電源制御部は、前記８ビットのデ
ジタル信号の所定期間内のピーク値を検出し、同ピーク
値が、ピーク判定値、例えば、８ビット符号化の最大値
ＦＦＨに等しいか否かを判定し、同ピーク値がＦＦＨ
でない場合、基準電圧部の電圧を減少させる。さらに、
次の所定期間において変換されたデジタル信号のピーク
値を検出し、上記動作を繰り返すループ動作を継続す
る。また、前記ピーク値がＦＦＨとなった場合、基準
電圧部の基準電圧を１回前の検出時の基準電圧値に設定
し、ループ動作を停止する。
の電圧、例えば、最大基準電圧をＡ／Ｄ変換部へ供給
し、同Ａ／Ｄ変換部は入力アナログ信号を所定のサンプ
ル時間および量子化ビット、例えば、８ビットにてデジ
タル信号に変換する。電源制御部は、前記８ビットのデ
ジタル信号の所定期間内のピーク値を検出し、同ピーク
値が、ピーク判定値、例えば、８ビット符号化の最大値
ＦＦＨに等しいか否かを判定し、同ピーク値がＦＦＨ
でない場合、基準電圧部の電圧を減少させる。さらに、
次の所定期間において変換されたデジタル信号のピーク
値を検出し、上記動作を繰り返すループ動作を継続す
る。また、前記ピーク値がＦＦＨとなった場合、基準
電圧部の基準電圧を１回前の検出時の基準電圧値に設定
し、ループ動作を停止する。
【０００８】
【実施例】以下、本発明によるＡ／Ｄ変換装置につい
て、図を用いて詳細に説明する。図１は、本発明による
Ａ／Ｄ変換装置の１実施例ブロック図である。１は複数
の電圧出力を備えるＡ／Ｄ変換装置の基準電圧源部であ
る。２は、前記複数の電圧出力から１つの出力を選択す
る切替部である。３は直列抵抗でなり一端に基準電圧源
部１から切替部２を経由して基準電圧を印加し、同基準
電圧を各抵抗で分圧して複数の比較電圧を生成する抵抗
群である。４は入力アナログ信号と、前記比較電圧とを
比較する比較器群である。５は、前記比較器群４の各出
力に基づき、符号化したデジタル信号を生成するエンコ
ーダである。６は、前記符号化したデジタル信号を入力
し、例えば、１フレーム期間のピーク値を検出するピー
ク値検出部である。７は、前記ピーク値が、ピーク判定
値、例えば、量子化の最大値で、８ビット量子化の場合
ＦＦＨに等しいか否かを判定するとともに、同判定結果
に応じて、前記切替部２へ切替制御信号を供給する判断
部である。８は１回前の基準電圧値と、量子化の最大値
と、複数のピーク判定値とを記憶するメモリである。
て、図を用いて詳細に説明する。図１は、本発明による
Ａ／Ｄ変換装置の１実施例ブロック図である。１は複数
の電圧出力を備えるＡ／Ｄ変換装置の基準電圧源部であ
る。２は、前記複数の電圧出力から１つの出力を選択す
る切替部である。３は直列抵抗でなり一端に基準電圧源
部１から切替部２を経由して基準電圧を印加し、同基準
電圧を各抵抗で分圧して複数の比較電圧を生成する抵抗
群である。４は入力アナログ信号と、前記比較電圧とを
比較する比較器群である。５は、前記比較器群４の各出
力に基づき、符号化したデジタル信号を生成するエンコ
ーダである。６は、前記符号化したデジタル信号を入力
し、例えば、１フレーム期間のピーク値を検出するピー
ク値検出部である。７は、前記ピーク値が、ピーク判定
値、例えば、量子化の最大値で、８ビット量子化の場合
ＦＦＨに等しいか否かを判定するとともに、同判定結果
に応じて、前記切替部２へ切替制御信号を供給する判断
部である。８は１回前の基準電圧値と、量子化の最大値
と、複数のピーク判定値とを記憶するメモリである。
【０００９】本発明によるＡ／Ｄ変換装置の動作につい
て、図１、図２に従って説明する。基準電圧源部１が所
定の基準電圧、例えば、最大基準電圧を切替部２を経由
して、Ａ／Ｄ変換部の抵抗群３へ供給する。比較器群４
は入力アナログ信号と、前記抵抗群３が最大基準電圧を
分圧供給している比較電圧とを比較し、同比較結果をエ
ンコーダ５へ供給する。同エンコーダ５は符号化したデ
ジタル信号（Ｄ１、Ｄ２、Ｄ３〜Ｄｎ）を生成して出力
する。ピーク検出部６は、前記デジタル信号から所定期
間内のピーク値を検出する。判断部７は、前記ピーク値
とピーク判定値とを比較する。例えば、ピーク判定値と
して量子化の最大値等を選択する。８ビット量子化の場
合は最大値はＦＦＨであり、ピーク値がＦＦＨであるか
否かを判定し、同ピーク値がＦＦＨでない場合、基準
電圧源部１の電圧を減少させる。例えば、図２におい
て、入力信号のピーク電圧が１．１（Ｖ）で、基準電圧
が最大値１．２（Ｖ）の場合、Ａ／Ｄ変換後の出力は、
Ｆ７Ｈとなる。判断部７は、ピーク値がＦＦＨでないと
判定し、供給している基準電圧を１．１５（Ｖ）に減少
させる。この場合、Ａ／Ｄ変換後の出力はＦＥＨとな
る。判断部７は、ピーク値がＦＦＨでないと判定し、基
準電圧を１．１（Ｖ）に減少させる。この場合、Ａ／Ｄ
変換後の出力はＦＦＨとなる。また、前記ピーク値が
ＦＦＨとなった場合、基準電圧源部１の基準電圧を１回
前の検出時の基準電圧値に設定し、ループ動作を停止す
る。図２の例では、１回前の検出時の基準電圧値は、
１．１５（Ｖ）であり、基準電圧値は１．１５（Ｖ）に
設定される。尚、入力アナログ信号が、ピーク値を持た
ない、例えば、夜景の映像信号などの場合、量子化の最
大値を最適のピーク判定値とせず、８ビット量子化の場
合ダイナミックレンジの中央値である８０Ｈ等のピーク
判定値を選択し、夜景の状態を適切に表現するようにし
ても良い。
て、図１、図２に従って説明する。基準電圧源部１が所
定の基準電圧、例えば、最大基準電圧を切替部２を経由
して、Ａ／Ｄ変換部の抵抗群３へ供給する。比較器群４
は入力アナログ信号と、前記抵抗群３が最大基準電圧を
分圧供給している比較電圧とを比較し、同比較結果をエ
ンコーダ５へ供給する。同エンコーダ５は符号化したデ
ジタル信号（Ｄ１、Ｄ２、Ｄ３〜Ｄｎ）を生成して出力
する。ピーク検出部６は、前記デジタル信号から所定期
間内のピーク値を検出する。判断部７は、前記ピーク値
とピーク判定値とを比較する。例えば、ピーク判定値と
して量子化の最大値等を選択する。８ビット量子化の場
合は最大値はＦＦＨであり、ピーク値がＦＦＨであるか
否かを判定し、同ピーク値がＦＦＨでない場合、基準
電圧源部１の電圧を減少させる。例えば、図２におい
て、入力信号のピーク電圧が１．１（Ｖ）で、基準電圧
が最大値１．２（Ｖ）の場合、Ａ／Ｄ変換後の出力は、
Ｆ７Ｈとなる。判断部７は、ピーク値がＦＦＨでないと
判定し、供給している基準電圧を１．１５（Ｖ）に減少
させる。この場合、Ａ／Ｄ変換後の出力はＦＥＨとな
る。判断部７は、ピーク値がＦＦＨでないと判定し、基
準電圧を１．１（Ｖ）に減少させる。この場合、Ａ／Ｄ
変換後の出力はＦＦＨとなる。また、前記ピーク値が
ＦＦＨとなった場合、基準電圧源部１の基準電圧を１回
前の検出時の基準電圧値に設定し、ループ動作を停止す
る。図２の例では、１回前の検出時の基準電圧値は、
１．１５（Ｖ）であり、基準電圧値は１．１５（Ｖ）に
設定される。尚、入力アナログ信号が、ピーク値を持た
ない、例えば、夜景の映像信号などの場合、量子化の最
大値を最適のピーク判定値とせず、８ビット量子化の場
合ダイナミックレンジの中央値である８０Ｈ等のピーク
判定値を選択し、夜景の状態を適切に表現するようにし
ても良い。
【００１０】
【発明の効果】以上説明したように、本発明は入力する
アナログ信号毎に自動的に基準電圧を調整してダイナミ
ックレンジを有効利用する機能を設けたＡ／Ｄ変換装置
を提供する。従って、例えば、マルチメディアパソコン
のように種々の映像信号を取り扱う場合、入力する映像
信号毎に手動で増幅器の利得を調整する必要がなくな
り、便利で簡単な機器を実現できるメリットがある。
アナログ信号毎に自動的に基準電圧を調整してダイナミ
ックレンジを有効利用する機能を設けたＡ／Ｄ変換装置
を提供する。従って、例えば、マルチメディアパソコン
のように種々の映像信号を取り扱う場合、入力する映像
信号毎に手動で増幅器の利得を調整する必要がなくな
り、便利で簡単な機器を実現できるメリットがある。
【図１】本発明によるＡ／Ｄ変換装置の１実施例ブロッ
ク図である。
ク図である。
【図２】本発明によるＡ／Ｄ変換装置の入力信号のピー
ク値と、基準電圧と、出力データとの関係の概念を示す
表である。
ク値と、基準電圧と、出力データとの関係の概念を示す
表である。
【図３】アナログ信号の大きさと、２５６階調（８ビッ
ト量子化）のＡ／Ｄ変換器のダイナミックレンジとの関
係を表す図である。
ト量子化）のＡ／Ｄ変換器のダイナミックレンジとの関
係を表す図である。
【図４】従来のＡ／Ｄ変換装置の１実施例ブロック図で
ある。
ある。
１ 基準電圧源部 ２ 切替部 ３ 抵抗群 ４ 比較器群 ５ エンコーダ ６ ピーク値検出部 ７ 判断部 ８ メモリ ２１ 可変増幅器 ２２ Ａ／Ｄ変換器 ２４ アナログ信号波形 ２５ Ａ／Ｄ変換器２２に入力するアナログ信号 ２６ デジタル信号出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (1)
- 【請求項１】 複数の電圧出力を備えるＡ／Ｄ変換装置
の基準電圧源部と、前記複数の電圧出力から１つの基準
電圧を選択する切替部と、入力アナログ信号を相応のデ
ジタル信号に変換するＡ／Ｄ変換部と、前記デジタル信
号からピーク値を検出するピーク検出部と、前記ピーク
値と、以前の基準電圧と、複数のピーク判定値とを記憶
しておくメモリと、前記検出されたピーク値と選択され
たピーク判定値が等しいか否かを判定するとともに、前
記判定の結果に基づき前記切替部を制御する判断部とで
なり、 前記複数のピーク判定値から１つのピーク判定値を選択
し、所定期間において変換されたデジタル信号のピーク
値を検出し、 前記ピーク値と前記ピーク判定値とを比較し等しくない
場合、前記基準電圧源部は基準電圧を減少させ、前記ピ
ーク検出部は次ぎの所定期間において変換されたデジタ
ル信号のピーク値を検出するループ動作を行い、 次のピーク値と前記ピーク判定値とを比較し、等しい場
合、前記基準電圧源部は基準電圧を１回前の検出時の基
準電圧に設定し前記ループ動作を停止し、 前記所定期間において変換されたデジタル信号のピーク
値を検出できない場合、特定のピーク判定値を選択する
Ａ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06016462A JP3114837B2 (ja) | 1994-02-10 | 1994-02-10 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06016462A JP3114837B2 (ja) | 1994-02-10 | 1994-02-10 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226683A JPH07226683A (ja) | 1995-08-22 |
| JP3114837B2 true JP3114837B2 (ja) | 2000-12-04 |
Family
ID=11916925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06016462A Expired - Lifetime JP3114837B2 (ja) | 1994-02-10 | 1994-02-10 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114837B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481103Y1 (ko) * | 2014-10-15 | 2016-08-12 | 안외선 | 우주선 정리함 키트 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100460707B1 (ko) * | 1997-10-24 | 2005-01-17 | 삼성전자주식회사 | 기준 전압 발생 회로 |
| JP4519475B2 (ja) * | 2004-02-02 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | Ａ／ｄコンバータ |
| WO2009047852A1 (ja) | 2007-10-11 | 2009-04-16 | Fujitsu Limited | 受信回路、受信方法、信号伝送システム |
| JP5023027B2 (ja) * | 2008-09-08 | 2012-09-12 | オンセミコンダクター・トレーディング・リミテッド | デルタシグマ変調回路 |
| JP6212694B2 (ja) * | 2013-09-02 | 2017-10-18 | 多摩川精機株式会社 | Ａ／ｄ変換方法及び装置 |
| KR102452352B1 (ko) | 2016-04-18 | 2022-10-07 | 엘에스일렉트릭(주) | 아날로그 신호 검출회로 |
-
1994
- 1994-02-10 JP JP06016462A patent/JP3114837B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481103Y1 (ko) * | 2014-10-15 | 2016-08-12 | 안외선 | 우주선 정리함 키트 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226683A (ja) | 1995-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4625240A (en) | Adaptive automatic gain control | |
| US5053771A (en) | Adaptive dual range analog to digital converter | |
| JP4384747B2 (ja) | ビデオカメラのブラックレベル調整装置 | |
| EP1881601B1 (en) | Automatic gain control circuit | |
| US4403253A (en) | Uniform distribution video processor with controlled reference voltages | |
| JP3114837B2 (ja) | Ａ／ｄ変換装置 | |
| KR950007478A (ko) | 사운드 신호 출력 회로 및 그 방법 | |
| US6002445A (en) | A/D conversion with wide dynamic range | |
| US5021786A (en) | Analog to digital and digital to analog signal processors | |
| US6515602B2 (en) | Clamp circuit and method for increasing dynamic range of input image signal and minimizing line noise | |
| US6545707B1 (en) | Video source with adaptive output to match load | |
| US5483295A (en) | Adaptive clamping circuit for video signal receiving device | |
| US5659313A (en) | System and method for reducing noise during analog to digital conversion | |
| US7221305B2 (en) | Apparatus and method for converting an analog audio signal into digital data | |
| US5592161A (en) | Method and apparatus for processing data signals in high quality without deterioration of signal-noise ratio | |
| JPH07226682A (ja) | Ａ／ｄ変換装置 | |
| US5907300A (en) | A/D conversion device with dynamic input control | |
| KR100413538B1 (ko) | 영상 데이터 처리 장치 | |
| JPS61102871A (ja) | 画像ａ／ｄ変換回路 | |
| JPS61210721A (ja) | アナログ・デイジタル変換回路 | |
| KR940004745B1 (ko) | 무조정 자동 게인 콘트롤 회로 | |
| JPH0786944A (ja) | 映像信号のａ／ｄ変換回路 | |
| KR0157361B1 (ko) | 화신호 처리장치 | |
| KR970056995A (ko) | 샘플링영역의 설정이 가능한 아날로그/디지탈변환장치 | |
| JPS5848572A (ja) | 自動コントラスト補正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070929 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080929 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080929 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080929 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 12 |