JP5023027B2

JP5023027B2 - デルタシグマ変調回路

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Publication number: JP5023027B2
Application number: JP2008229971A
Authority: JP
Inventors: 章申大西
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2008-09-08
Filing date: 2008-09-08
Publication date: 2012-09-12
Anticipated expiration: 2028-09-08
Also published as: JP2010068034A

Description

本発明は、デルタシグマ変調回路に関する。

ＡＤコンバータに用いられる回路として、デルタシグマ変調回路が一般的に知られている。そして、デルタシグマ変調回路においては、無信号時に信号帯域内に発生するアイドルトーンを除去するために、ディザ信号が用いられることが多い。ＡＤコンバータに使用されるデジタルシグマ変調回路はアナログ回路の構成となり、デルタシグマ変調回路に挿入されるディザ信号はアナログ値である必要がある。そして、このようなディザ信号は、例えば、デジタル回路で生成された数ビットの擬似ランダム信号をアナログ信号に変換することにより生成することができる。擬似ランダム信号に応じたレベルのアナログ信号を生成する回路としては、例えば、出力段にオペアンプを用いたサンプルホールドＤＡコンバータが知られている（特許文献１）。
特開２００７−８１５６７号公報

しかしながら、出力段にオペアンプを用いたサンプルホールドＤＡコンバータを用いる場合、特に高い周波数で動作させようとすると、オペアンプの応答特性を向上させるために消費電流が増加してしまうことがある。また、チップ面積も増加傾向にある。

本発明は上記課題を鑑みてなされたものであり、消費電流とチップ面積を削減可能なデルタシグマ変調回路を提供することを目的とする。

上記目的を達成するため、本発明のデルタシグマ変調回路は、入力信号を積分した積分信号を出力する積分器と、直列に接続され、複数レベルの電圧を生成する複数の抵抗と、ディザ信号のレベルを選択するための選択信号に基づいて、前記複数レベルの電圧のうち、少なくとも何れか一つのレベルの電圧を前記ディザ信号として出力するディザ信号選択回路と、前記積分信号及び前記ディザ信号に基づいて量子化を行う量子化器と、前記ディザ信号の最大レベルを調整するための制御信号に基づいて、前記複数の抵抗の両端に印加される電圧を調整する調整回路と、を備える。

消費電流を削減可能なデルタシグマ変調回路を提供することができる。

図１は、本発明の一実施形態であるデルタシグマ変調回路の全体構成を示す図である。デルタシグマ変調回路１０は、積分器１１、ディザ回路１２、量子化器１３、及びディザクロック生成回路１４を備えている。積分器１１は、入力信号を積分した積分信号を出力する。ディザ回路１２は、ディザクロックＤＣＬＫに応じてディザ信号を生成して出力する。量子化器１３は、クロック信号ＣＬＫに基づいて、積分器１１から出力される積分信号にディザ回路１２から出力されるディザ信号を加算した上で量子化を行い、デルタシグマ変調回路１０の出力信号として出力する。ディザクロック生成回路１４は、量子化器１３における量子化の結果を示す量子化信号に基づいて、ディザクロックＤＣＬＫを生成する。

図２は、量子化器１３の構成例を示す図である。図に示すように、本実施形態においては、積分器１１の出力は差動出力ＶＰ，ＶＮとなっており、ディザ回路１２の出力も差動出力ＶＤＰ，ＶＤＮとなっている。そして、量子化器１３は、これらの差動入力信号を受けて、差動出力ＶＯＰ，ＶＯＮを出力する構成となっている。

量子化器１３は、コンパレータ３１及びラッチ回路３２を備えている。コンパレータ３１には、積分器１１からの差動出力ＶＰ，ＶＮと、ディザ回路１２からの差動出力ＶＤＰ，ＶＤＮが入力されている。そして、コンパレータ３１は、クロック信号ＣＬＫが一方の論理値（例えばＬレベル）の間に、積分信号ＶＰにディザ信号ＶＤＰを加算した信号と、積分信号ＶＮにディザ信号ＶＤＮを加算した信号とを比較し、比較結果を示す信号を差動出力する。そして、コンパレータ３１からの差動出力はラッチ回路３２でラッチされ、量子化器１３の差動出力ＶＯＰ，ＶＯＮとして出力される。また、ラッチ回路３２からは、量子化の結果を示す差動の量子化信号ＶＤ１，ＶＤ２が出力される。

図３は、コンパレータ３１の構成例を示す図である。コンパレータ３１は、ＰチャネルＭＯＳＦＥＴ４１〜４３及びＮチャネルＭＯＳＦＥＴ４４〜５３を備えている。ＰチャネルＭＯＳＦＥＴ４１は、ソースに電源電圧ＶＤＤが印加され、ゲートにクロック信号ＣＬＫが入力されている。そして、ＰチャネルＭＯＳＦＥＴ４２，４３は、ソースがＰチャネルＭＯＳＦＥＴ４１のドレインと接続されている。

ＮチャネルＭＯＳＦＥＴ４５は、ドレインがＰチャネルＭＯＳＦＥＴ４２のドレインと接続され、ソースが接地されている。また、ＮチャネルＭＯＳＦＥＴ４６は、ドレインがＰチャネルＭＯＳＦＥＴ４３のドレインと接続され、ソースが接地されている。そして、ＰチャネルＭＯＳＦＥＴ４２とＮチャネルＭＯＳＦＥＴ４５との接続点の電圧が、ＰチャネルＭＯＳＦＥＴ４３及びＮチャネルＭＯＳＦＥＴ４６のゲートに印加されている。また、ＰチャネルＭＯＳＦＥＴ４３とＮチャネルＭＯＳＦＥＴ４６の接続点の電圧が、ＰチャネルＭＯＳＦＥＴ４２及びＮチャネルＭＯＳＦＥＴ４５のゲートに印加されている。

ＮチャネルＭＯＳＦＥＴ４４は、ドレインがＰチャネルＭＯＳＦＥＴ４２とＮチャネルＭＯＳＦＥＴ４５との接続点に接続され、ソースが接地され、ゲートにクロック信号ＣＬＫが入力されている。また、ＮチャネルＭＯＳＦＥＴ４７は、ドレインがＰチャネルＭＯＳＦＥＴ４３とＮチャネルＭＯＳＦＥＴ４６との接続点に接続され、ソースが接地され、ゲートにクロック信号ＣＬＫが入力されている。

ＮチャネルＭＯＳＦＥＴ４８は、ドレインがＰチャネルＭＯＳＦＥＴ４２とＮチャネルＭＯＳＦＥＴ４５との接続点に接続され、ゲートに積分信号ＶＰが入力されている。また、ＮチャネルＭＯＳＦＥＴ４９は、ＮチャネルＭＯＳＦＥＴ４８と並列に接続され、ゲートにディザ信号ＶＤＰが入力されている。そして、ＮチャネルＭＯＳＦＥＴ５０は、ドレインがＰチャネルＭＯＳＦＥＴ４３とＮチャネルＭＯＳＦＥＴ４６との接続点に接続され、ゲートに積分信号ＶＮが入力されている。また、ＮチャネルＭＯＳＦＥＴ５１は、ＮチャネルＭＯＳＦＥＴ５０と並列に接続され、ゲートにディザ信号ＶＤＮが入力されている。

ＮチャネルＭＯＳＦＥＴ５２は、ドレインがＮチャネルＭＯＳＦＥＴ４８のソースと接続され、ソースが接地され、ゲートがＮチャネルＭＯＳＦＥＴ５０のドレインと接続されている。また、ＮチャネルＭＯＳＦＥＴ５３は、ドレインがＮチャネルＭＯＳＦＥＴ５０のソースと接続され、ソースが接地され、ゲートがＮチャネルＭＯＳＦＥＴ４８のドレインと接続されている。

そして、ＰチャネルＭＯＳＦＥＴ４２とＮチャネルＭＯＳＦＥＴ４５との接続点の電圧が、コンパレータ３１の差動出力の一方である出力信号ＶＣＮとなっており、ＰチャネルＭＯＳＦＥＴ４３とＮチャネルＭＯＳＦＥＴ４６との接続点の電圧が、コンパレータ３１の差動出力の他方である出力信号ＶＣＰとなっている。

このようなコンパレータ３１において、クロック信号ＣＬＫがＨレベルの場合、ＮチャネルＭＯＳＦＥＴ４４，４７がオンとなり、出力信号ＶＣＮ，ＶＣＰはＬレベルとなる。

一方、クロック信号ＣＬＫがＬレベルの場合、ＮチャネルＭＯＳＦＥＴ４４，４７がオフになるとともに、電流源となるＰチャネルＭＯＳＦＥＴ４１がオンとなる。そして、ＮチャネルＭＯＳＦＥＴ４８〜５１により構成される差動回路の動作により、出力信号ＶＣＮ，ＶＣＰが変化することとなる。

つまり、積分信号ＶＰにディザ信号ＶＤＰを加算した信号が積分信号ＶＮにディザ信号ＶＤＮを加算した信号より大きい場合は、ＮチャネルＭＯＳＦＥＴ４８，４９がオンとなり、ＮチャネルＭＯＳＦＥＴ５０，５１がオフとなる。そして、出力信号ＶＣＮがＬレベルとなり、出力信号ＶＣＰがＨレベルとなる。逆に、積分信号ＶＰにディザ信号ＶＤＰを加算した信号が積分信号ＶＮにディザ信号ＶＤＮを加算した信号より小さい場合は、ＮチャネルＭＯＳＦＥＴ４８，４９がオフとなり、ＮチャネルＭＯＳＦＥＴ５０，５１がオンとなる。そして、出力信号ＶＣＮがＨレベルとなり、出力信号ＶＣＰがＬレベルとなる。

図４は、ラッチ回路３２及びディザクロック生成回路１４の構成例を示す図である。ラッチ回路３２は、インバータ回路６１，６２及びＮＡＮＤ回路６３，６４を備えている。コンパレータ３１からの一方の出力信号ＶＣＰは、インバータ回路６１を介してＮＡＮＤ回路６３に入力されている。また、コンパレータ３１からの他方の出力信号ＶＣＮは、インバータ回路６２を介してＮＡＮＤ回路６４に入力されている。そして、ＮＡＮＤ回路６３の出力がＮＡＮＤ回路６４に入力され、ＮＡＮＤ回路６４の出力がＮＡＮＤ回路６３に入力されており、ＮＡＮＤ回路６３の出力が量子化器１３の一方の出力信号ＶＯＰ、ＮＡＮＤ回路６４の出力が量子化器１３の他方の出力信号ＶＯＮとなっている。なお、インバータ回路６１，６２からの出力が、差動の量子化信号ＶＤ１，ＶＤ２としてディザクロック生成回路１４を構成するＥＸＯＲ回路６６に入力される。

このようなラッチ回路３２においては、積分信号ＶＣＮ，ＶＣＰがＬレベルのときは出力信号ＶＯＰ，ＶＯＮは変化せず、前の状態を保持する。そして、積分信号ＶＣＰがＨレベル、積分信号ＶＣＮがＬレベルのときは、出力信号ＶＯＰがＨレベル、出力信号ＶＯＮがＬレベルとなる。また、積分信号ＶＣＰがＬレベル、積分信号ＶＣＮがＨレベルのときは、出力信号ＶＯＰがＬレベル、出力信号ＶＯＮがＨレベルとなる。また、ディザクロック生成回路１４から出力されるディザクロックＤＣＬＫは、量子化信号ＶＤ１，ＶＤ２の論理レベルが同じ場合はＬレベル、異なる場合はＨレベルとなる。

図５は、ディザ回路１２の構成例を示す図である。ディザ回路１２は、擬似ランダム信号生成回路７０、デコーダ７２、及びディザ信号出力回路７４を含んで構成されている。擬似ランダム信号生成回路７０は、ディザクロックＤＣＬＫが例えばＬレベルからＨレベルに変化するごとに、例えば３ビットの三角分布の擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３を生成して出力する。デコーダ７２は、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３をデコードし、デコード済みの選択信号ＣＯＤＥ１〜ＣＯＤＥ５，ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂを出力する。なお、デコーダ７２は、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に基づいて、選択信号ＣＯＤＥ１〜ＣＯＤＥ５のうち何れか一つのみをＨレベルとする。また、選択信号ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂは、選択信号ＣＯＤＥ１〜ＣＯＤＥ５を反転した信号となっている。ディザ信号出力回路７４には、選択信号ＣＯＤＥ１〜ＣＯＤＥ５，ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂと、調整信号ＳＥＬ１〜ＳＥＬ３とが入力されている。ディザ信号出力回路７４は、選択信号ＣＯＤＥ１〜ＣＯＤＥ５，ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂに応じたレベルのディザ信号ＶＤＰ，ＶＤＮを出力する。なお、ディザ信号出力回路７４では、調整信号ＳＥＬ１〜ＳＥＬ３に基づいて、ディザ信号ＶＤＰ，ＶＤＮの最大レベルの調整が行われる。

図６は、ディザ信号出力回路７４の構成例を示す図である。ディザ信号出力回路７４は、抵抗Ｒ１〜Ｒ４，ＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３、トランスファゲートＴＰ１〜ＴＰ５，ＴＮ１〜ＴＮ５（ディザ信号選択回路）、ＰチャネルＭＯＳＦＥＴ８０〜８２、インバータ回路８４〜８６、及びＮチャネルＭＯＳＦＥＴ８８〜９０を含んで構成されている。

抵抗Ｒ１〜Ｒ４は直列に接続されており、両端に印加される電圧を分圧して得られる複数のレベルの電圧Ｖ１〜Ｖ５を生成する。トランスファゲートＴＰ１〜ＴＰ５は、それぞれ、選択信号ＣＯＤＥ１〜ＣＯＤＥ５がＨレベルのときにオンとなる。同様に、トランスファゲートＴＮ１〜ＴＮ５は、それぞれ、選択信号ＣＯＤＥ１〜ＣＯＤＥ５がＨレベルのときにオンとなる。したがって、例えば、選択信号ＣＯＤＥ１〜ＣＯＤＥ５のうち選択信号ＣＯＤＥ１のみがＨレベルの場合は、トランスファゲートＴＰ１，ＴＮ１がオン、トランスファゲートＴＰ２〜ＴＰ５，ＴＮ２〜ＴＮ５がオフとなり、電圧Ｖ１がディザ信号ＶＤＰとして出力され、電圧Ｖ５がディザ信号ＶＤＮとして出力される。また、例えば、選択信号ＣＯＤＥ２のみがＨレベルの場合は、トランスファゲートＴＰ２，ＴＮ２がオンとなり、電圧Ｖ２がディザ信号ＶＤＰとして出力され、電圧Ｖ４がディザ信号ＶＤＮとして出力される。つまり、トランスファゲートＴＰ１〜ＴＰ５，ＴＮ１〜ＴＮ５は、電圧Ｖ１〜Ｖ５の中から、選択信号ＣＯＤＥ１〜ＣＯＤＥ５，ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂに応じたレベルの電圧を選択し、ディザ信号ＶＤＰ，ＶＤＮとして出力する。

抵抗ＲＡ１〜ＲＡ３は、抵抗Ｒ１〜Ｒ４の電源側に直列に接続されている。また、抵抗ＲＢ１〜ＲＢ３は、抵抗Ｒ１〜Ｒ４の接地側に直列に接続されている。これらの抵抗ＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３は、ディザ信号ＶＤＰ，ＶＤＮの最大レベルを調整するための調整用抵抗として用いられている。具体的には、何れか一つのみがＨレベルとなる調整信号ＳＥＬ１〜ＳＥＬ３に基づいて、ＰチャネルＭＯＳＦＥＴ８０〜８２及びＮチャネルＭＯＳＦＥＴ８８〜９０のオンオフが制御されることにより、電圧Ｖ１，Ｖ５が調整される。例えば、選択信号ＳＥＬ１がＨレベルの場合は、ＰチャネルＭＯＳＦＥＴ８０及びＮチャネルＭＯＳＦＥＴ８８がオンとなり、抵抗ＲＡ１，Ｒ１〜Ｒ４，ＲＢ１によって電源電圧ＶＤＤが分圧され、電圧Ｖ１〜Ｖ５が生成される。また、例えば、選択信号ＳＥＬ３がＨレベルの場合は、ＰチャネルＭＯＳＦＥＴ８２及びＮチャネルＭＯＳＦＥＴ９０がオンとなり、抵抗ＲＡ１〜ＲＡ３，Ｒ１〜Ｒ４，ＲＢ１〜ＲＢ３によって電源電圧ＶＤＤが分圧され、電圧Ｖ１〜Ｖ５が生成される。すなわち、ディザ信号ＶＤＰ，ＶＤＮの最大レベルは、調整信号ＳＥＬ１がＨレベルのときに最大となり、調整信号ＳＥＬ３がＨレベルのときに最小となる。なお、抵抗ＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３、ＰチャネルＭＯＳＦＥＴ８０〜８２、インバータ回路８４〜８６、及びＮチャネルＭＯＳＦＥＴ８８〜９０により構成される回路が本発明の調整回路に相当し、ＰチャネルＭＯＳＦＥＴ８０〜８２、インバータ回路８４〜８６、及びＮチャネルＭＯＳＦＥＴ８８〜９０により構成される回路が本発明の印加制御回路に相当する。

図７は、デルタシグマ変調回路１０の動作の一例を示すタイミングチャートである。時刻ｔ１に、クロック信号ＣＬＫがＬレベルからＨレベルに変化したとする。すると、コンパレータ３１のＮチャネルＭＯＳＦＥＴ４４，４７がオンとなり、時刻ｔ２に、コンパレータ３１の出力信号ＶＣＮ，ＶＣＰがＬレベルとなり、量子化信号ＶＤ１，ＶＤ２がＨレベルとなる。したがって、ラッチ回路３２の出力信号ＶＯＰ，ＶＯＮは変化しない。一方、量子化信号ＶＤ１，ＶＤ２がともにＨレベルとなることにより、ディザクロック生成回路１４を構成するＥＸＯＲ回路６６から出力されるディザクロックＤＣＬＫがＬレベルとなる。

そして、時刻ｔ３に、クロック信号ＣＬＫがＨレベルからＬレベルに変化したとする。このとき、例えば、積分信号ＶＰにディザ信号ＶＤＰを加算した信号が積分信号ＶＮにディザ信号ＶＤＮを加算した信号より大きいとすると、時刻ｔ４に、コンパレータ３１の出力信号ＶＣＮがＬレベル、出力信号ＶＣＰがＨレベルとなり、量子化信号ＶＤ１がＨレベル、量子化信号ＶＤ２がＬレベルとなる。したがって、ラッチ回路３２の出力は、出力信号ＶＯＰがＨレベル、出力信号ＶＯＮがＬレベルに変化する。このように、クロック信号ＣＬＫがＨレベルからＬレベルに変化する際に、コンパレータ３１における量子化が行われ、量子化の結果がラッチ回路３２によりラッチされ、量子化器１３の出力信号ＶＯＰ，ＶＯＮとして出力される。

また、時刻ｔ４に、コンパレータ３１の出力信号ＶＣＮ，ＶＣＰの論理レベルが異なる状態となることにより、ディザクロック生成回路１４から出力されるディザクロックＤＣＬＫがＨレベルとなる。ディザクロックＤＣＬＫがＨレベルになると、擬似ランダム信号生成回路７０から出力される擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３が変化する。そして、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じて、デコーダ７２から出力される選択信号ＣＯＤＥ１〜ＣＯＤＥ５，ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂも変化する。さらに、選択信号ＣＯＤＥ１〜ＣＯＤＥ５，ＣＯＤＥ１Ｂ〜ＣＯＤＥ５Ｂが変化すると、トランスファゲートＴＰ１〜ＴＰ５，ＴＮ１〜ＴＮ５のうち、オンとなるものが変化し、ディザ信号ＶＤＰ，ＶＤＮの信号レベルが変化する。すなわち、量子化の結果がラッチ回路３２によりラッチされて量子化が完了した後に、ディザ信号ＶＤＰ，ＶＤＮの信号レベルが変化する。なお、ディザ信号出力回路７４においては、複数のレベルの電圧Ｖ１〜Ｖ５は抵抗Ｒ１〜Ｒ４の両端に印加された電圧を分圧することにより生成されているため、トランスファゲートＴＰ１〜ＴＰ５，ＴＮ１〜ＴＮ５のオン状態が変化すると、ディザ信号ＶＤＰ，ＶＤＮの信号レベルは即座に変化する。

以上、本実施形態のデルタシグマ変調回路１０について説明した。前述したように、デルタシグマ変調回路１０においては、直列に接続された抵抗Ｒ１〜Ｒ４により生成される複数のレベルの電圧Ｖ１〜Ｖ５のうち、擬似ランダム信号ＴＰＤＦ１〜ＴＰＤＦ３に応じて選択される電圧をディザ信号ＶＰＤ，ＶＤＮとして出力している。したがって、オペアンプを用いる場合のように消費電流及びチップ面積を増加させることなく、応答特性の良いディザ信号を得ることができる。特に、抵抗Ｒ１〜Ｒ４の抵抗値を大きくすると、ディザ信号出力回路７４に流れる電流が小さくなり、消費電流を削減することが可能となる。

また、デルタシグマ変調回路１０では、抵抗Ｒ１〜Ｒ４の両端に印加される電圧を制御信号ＳＥＬ１〜ＳＥＬ３に基づいて調整することができる。これにより、デルタシグマ変調回路１０を適用する装置におけるアイドルトーンの特性等に応じて、ディザ信号ＶＤＰ，ＶＤＮの最大レベルを調整することができる。

特に、デルタシグマ変調回路１０では、抵抗ＲＡ１〜ＲＡ３，ＲＢ１〜ＲＢ３を用いてディザ信号ＶＤＰ，ＶＤＮの最大レベルを調整している。つまり、抵抗Ｒ１〜Ｒ４の両端に設けられる調整用抵抗の抵抗値や数を変更することにより、ディザ信号ＶＤＰ，ＶＤＮの最大レベルの調整範囲を容易に変更することができる。

また、デルタシグマ変調回路１０では、量子化の完了に応じて、ディザクロックＤＣＬＫを変化させ、ディザ信号ＶＤＰ，ＶＤＮの信号レベルを変化させている。つまり、あるレベルのディザ信号ＶＤＰ，ＶＤＮを用いた量子化が完了した後に、ディザ信号ＶＤＰ，ＶＤＮが次のレベルへと変化するため、ディザ信号ＶＤＰ，ＶＤＮが確実に量子化器１３に伝達され、アイドルトーンの発生を抑制することができる。

なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。例えば、擬似ランダム信号の出力ビット数を変更した場合でも、抵抗Ｒ１〜Ｒ４の抵抗を更に分割し、デコード信号及び制御スイッチを追加することで、チップ面積を大幅に増加させることなく、容易に変更することができる。

本発明の一実施形態であるデルタシグマ変調回路の全体構成を示す図である。量子化器の構成例を示す図である。コンパレータの構成例を示す図である。ラッチ回路及びディザクロック生成回路の構成例を示す図である。ディザ回路の構成例を示す図である。ディザ信号出力回路の構成例を示す図である。デルタシグマ変調回路の動作の一例を示す図である。

符号の説明

１０デルタシグマ変調回路
１１積分器
１２ディザ回路
１３量子化器
１４ディザクロック生成回路
３１コンパレータ
３２ラッチ回路
７０擬似ランダム信号生成回路
７２デコーダ
７４ディザ信号出力回路

Claims

入力信号を積分した積分信号を出力する積分器と、
直列に接続され、複数レベルの電圧を生成する複数の抵抗と、
ディザ信号のレベルを選択するための選択信号に基づいて、前記複数レベルの電圧のうち、少なくとも何れか一つのレベルの電圧を前記ディザ信号として出力するディザ信号選択回路と、
前記積分信号及び前記ディザ信号に基づいて量子化を行う量子化器と、
前記ディザ信号の最大レベルを調整するための制御信号に基づいて、前記複数の抵抗の両端に印加される電圧を調整する調整回路と、
を備えることを特徴とするデルタシグマ変調回路。
請求項１に記載のデルタシグマ変調回路であって、
前記調整回路は、
前記複数の抵抗の一端に直列に接続される複数の調整用抵抗と、
前記制御信号に基づいて、前記複数の調整用抵抗の何れか一つの一端に所定レベルの電圧を印加する印加制御回路と、
を含んで構成されることを特徴とするデルタシグマ変調回路。
請求項１または請求項２に記載のデルタシグマ変調回路であって、
前記量子化器から出力される量子化信号に基づいて、量子化が完了した後に前記選択信号を変化させる選択信号制御回路を更に備えること、
を特徴とするデルタシグマ変調回路。