JP6619668B2

JP6619668B2 - 比較器およびデルタシグマ変調回路

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Publication number: JP6619668B2
Application number: JP2016030651A
Authority: JP
Inventors: 徹矢梶田; 太一郎加藤; 紘明手島
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 2016-02-22
Filing date: 2016-02-22
Publication date: 2019-12-11
Anticipated expiration: 2036-02-22
Also published as: KR20170098707A; JP2017152761A; TWI654847B; CN107104675A; KR101920990B1; CN107104675B; TW201733271A

Description

本発明は、デルタシグマ型ＡＤ変換器等に好適な比較器、およびこの比較器を用いるデルタシグマ変調回路に関するものである。

デルタシグマ型ＡＤ変換器において、直流入力信号を変換する際に特定の入力信号のときに「トーンノイズ」と呼ばれる特定の周波数をもつノイズが発生することで変換精度が劣化する現象があることは良く知られている。この現象は、入力信号と参照信号とのレベル比が整数比になるときに生じる現象である。

一般的にＡＤ変換器は、入力信号と、比較対象となる参照信号との比をデジタル信号で表現する回路ブロックである。デルタシグマ型ＡＤ変換器は、この入力信号と参照信号との比をデジタル信号の粗密波として出力する変調回路、いわゆるデルタシグマ変調回路を持つ。デルタシグマ変調回路の後段にデジタルフィルタを配置し、平均処理を行うことで複数ビットのデジタル値を得る。

例えば、デルタシグマ変調回路を１ｂｉｔ出力で構成したとき、その出力はＨｉｇｈ，Ｌｏｗの２値で表現される。入力信号と参照信号とのレベル比が整数比１／３になる場合、粗密波の平均も１／３になるようなパターンをデルタシグマ変調回路が生成する。しかし、粗密波が１／３になるようなパターンでは、Ｈｉｇｈ→Ｌｏｗ→Ｌｏｗ→Ｈｉｇｈ→・・・・といったように３回に１回の割合でデルタシグマ変調回路がＨｉｇｈの出力になるため、この特定の周波数が強く出てしまう。特定の周波数が入力信号の周波数と近い場合、つまり低周期の周波数である場合、この特定の周波数を後段のデジタルフィルタで取り除くことができない。その結果、この特定の周波数は変換結果に対してノイズのように振る舞う。これがトーンノイズと呼ばれるものである。

入力信号が時間的に変化する場合は、デルタシグマ変調回路の粗密波が固定パターンになる確率が低く、固定パターンの出現時間が短いため、トーンノイズの影響が少ない。しかしながら、温度センサの出力など、ほとんど変化しない直流入力信号をデルタシグマＡＤ変換器の入力信号にする場合は、トーンノイズがＡＤ変換器の変換結果などの性能を左右することが多い。

従来から、このトーンノイズを取り除くために、「ディザ信号」を注入することが効果的であることは知られている。ディザ信号とは、入力信号に対して擬似的にノイズを重畳させる信号のことである。具体的には、ディザ信号として擬似ランダム信号をデジタル回路で発生させ、ＡＤ変換器の入力信号に加算させる方法がとられる。擬似ランダム信号の平均値は極めてゼロに近いため、入力信号に与える影響は少ない。このような擬似ランダム信号を入力信号に加算すると、入力信号が一定値であっても、ＡＤ変換器に加わる信号が時間的に変化することになるので、トーンノイズの発生を抑えることができる。

ディザ信号となる擬似ランダム信号をアナログ回路で生成することは、再現性や安定性の点で非常に難しい。そこで、複数のフリップフロップと帰還回路とを用いたＰＮ（Pseudo Number）符号発生回路というデジタル回路で擬似ランダム信号を生成する方法が知られている。しかし、デジタル信号は、ＡＤ変換器に入力されるアナログ入力信号に対して信号レベル（たとえば電圧レベル）が極めて大きい。このため、デジタル回路で生成したデジタルディザ信号である擬似ランダム信号をそのままＡＤ変換器の入力信号と加算してしまうと、本来のＡＤ変換器の入力信号を正しく変換することができない。そこで、従来技術では、デジタル回路で生成したデジタルディザ信号を、信号レベルを減衰させるなどしたアナログ信号に一旦置き換えてアナログディザ信号を生成した後に、ＡＤ変換器の入力信号に加算する方法を採っている。

しかしながら、従来技術では、デジタルディザ信号をアナログ信号に変換する際の減衰率、つまりアナログディザ信号の信号レベルを手探りで決める必要があった。また、デジタルディザ信号からアナログディザ信号に変換する変換回路そのものを用意する必要があり、回路規模やコストの点で問題があった。

デジタルディザ信号からアナログディザ信号に変換する変換回路の例として、特許文献１に開示されたアナログディザ信号生成回路の構成を図６に示す。このアナログディザ信号生成回路は、抵抗Ｒ１〜Ｒ６による抵抗分圧とスイッチＳ０〜Ｓ４とにより、図７（Ａ）または図７（Ｂ）に示すような波形パターンのアナログディザ信号を生成している。特許文献１に開示された技術では、デジタルディザ信号に基づいてスイッチＳ０〜Ｓ４を制御してアナログディザ信号を生成し、ＡＤ変換器の入力信号とアナログディザ信号とをコンパレータ１２で加算している。

デジタルディザ信号の生成回路としては、図８のようなＰＮ符号の疑似乱数信号発生回路を利用することが良く知られている（非特許文献１参照）。この回路は、複数段縦続接続されたシフトレジスタ１００と、排他的論理和回路１０１とから構成される。

特許第４６８７５１２号公報

Ｒ．Ｃ．Ｄｉｘｏｎ，"最新スペクトラム拡散通信方式"，ＪＡＴＥＣ出版，ｐ．９１，１９７８年

上記のように、特許文献１に開示された技術では、デジタルディザ信号からアナログディザ信号を生成するための抵抗分割回路を必要とする。この抵抗分割回路は、いわばＤＡ変換器であり、回路規模としては無視できない。ＡＤ変換器を集積回路で実現する場合、抵抗素子は面積を大きく必要とするため、集積回路内に抵抗分割回路を搭載すると、チップ面積の増大につながりやすい。チップ面積が大きいと集積回路の歩留まりやウェハ一枚当たりのチップ数にも影響するため、経済的な影響が大きい。

さらに、特許文献１に開示された技術のように複数のアナログ値を持つアナログディザ信号生成回路では、アナログディザ信号の平均値がゼロにならないことも容易に予想できるため、このようなアナログディザ信号をＡＤ変換器の入力信号に加算した場合、ＡＤ変換結果に誤差が生じる懸念もある。この誤差を少なくするためには、集積回路内の抵抗分割回路で用いる抵抗のサイズを大きくするなどして、相対精度を向上させる必要がある。しかし、このような抵抗サイズの増大は回路面積の更なる増大につながるので、経済的影響がさらに大きくなる。

本発明は、上記課題を解決するためになされたもので、デルタシグマ型ＡＤ変換器等に用いる比較器の回路規模を低減することを目的とする。

本発明の比較器は、差動入力信号の差に応じた信号を出力する差動増幅器と、デジタルディザ信号に応じて前記差動増幅器のオフセット電圧を増減させるオフセット発生器とを備え、前記差動増幅器は、第１の差動対トランジスタと、この第１の差動対トランジスタと同一の差動入力信号を入力とし、前記第１の差動対トランジスタと並列に配置された第２の差動対トランジスタとから構成され、前記オフセット発生器は、前記第２の差動対トランジスタとカスコード接続され、前記デジタルディザ信号に応じてＯＮ／ＯＦＦする第３の差動対トランジスタとから構成されることを特徴とするものである。
また、本発明の比較器の１構成例において、前記デジタルディザ信号は、疑似乱数信号である。
また、本発明のデルタシグマ変調回路は、差動入力信号を積分する積分器と、この積分器から出力された差動出力信号を入力とする比較器とを備えることを特徴とするものである。

本発明によれば、デジタルディザ信号に応じて差動増幅器のオフセット電圧を増減させるオフセット発生器を設けることにより、アナログディザ信号生成回路を用いることなく、比較器の入力信号にディザ信号を重畳させることができるので、比較器およびデルタシグマ変調回路の回路規模を小さくすることができる。また、本発明では、アナログディザ信号生成回路を使用せずに、デジタルディザ信号を比較器に直接入力するので、アナログディザ信号による性能劣化を回避することができる。

本発明の実施の形態に係る比較器の構成を示す回路図である。本発明の実施の形態に係る比較器における出力信号のオフセット電圧の増減の様子を示す図である。本発明の実施の形態に係る比較器をデルタシグマ変調回路に適用したときの構成を示す回路図である。本発明の実施の形態に係る比較器の他の構成を示す回路図である。本発明の実施の形態に係る比較器の他の構成を示す回路図である。デジタルディザ信号からアナログディザ信号に変換する従来の変換回路の構成例を示す回路図である。図６の構成で生成されるアナログディザ信号の波形を示す図である。デジタルディザ信号生成回路の構成例を示す回路図である。

以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態に係る比較器の構成を示す回路図である。本実施の形態の比較器１は、差動アナログ入力信号ｖｐ，ｖｎと差動デジタルディザ信号ｄ０，ｄ１とを入力とする。

この比較器１は、ゲートに逆相入力信号ｖｎが入力されるＰチャネルＭＯＳトランジスタＸ１と、ゲートに正相入力信号ｖｐが入力されるＰチャネルＭＯＳトランジスタＸ２と、ゲートに逆相入力信号ｖｎが入力され、ソースがＰチャネルＭＯＳトランジスタＸ１のソースと接続されたＰチャネルＭＯＳトランジスタＸ３と、ゲートに正相入力信号ｖｐが入力され、ソースがＰチャネルＭＯＳトランジスタＸ２のソースと接続されたＰチャネルＭＯＳトランジスタＸ４と、ゲートおよびドレインがＰチャネルＭＯＳトランジスタＸ１のドレインと接続され、ソースが接地されたＮチャネルＭＯＳトランジスタＸ５と、ゲートがＮチャネルＭＯＳトランジスタＸ５のゲートおよびドレインと接続され、ドレインがＰチャネルＭＯＳトランジスタＸ２のドレインと接続され、ソースが接地されたＮチャネルＭＯＳトランジスタＸ６と、ゲートがＰチャネルＭＯＳトランジスタＸ２のドレインおよびＮチャネルＭＯＳトランジスタＸ６のドレインと接続され、ドレインが比較器１の出力端子と接続され、ソースが接地されたＮチャネルＭＯＳトランジスタＸ７と、ソースが電源電圧ＶＤＤと接続され、ドレインがＰチャネルＭＯＳトランジスタＸ１〜Ｘ４のソースと接続されたＰチャネルＭＯＳトランジスタＸ８と、ゲートがＰチャネルＭＯＳトランジスタＸ８のゲートと接続され、ソースが電源電圧ＶＤＤと接続され、ドレインが比較器１の出力端子と接続されたＰチャネルＭＯＳトランジスタＸ９と、ゲートおよびドレインがＰチャネルＭＯＳトランジスタＸ８，Ｘ９のゲートと接続され、ソースが電源電圧ＶＤＤと接続されたＰチャネルＭＯＳトランジスタＸ１０と、ゲートにデジタルディザ信号ｄ１が入力され、ソースがＰチャネルＭＯＳトランジスタＸ３のドレインと接続され、ドレインがＮチャネルＭＯＳトランジスタＸ５のゲートおよびドレインと接続されたＰチャネルＭＯＳトランジスタＸ１１と、ゲートにデジタルディザ信号ｄ０が入力され、ソースがＰチャネルＭＯＳトランジスタＸ４のドレインと接続され、ドレインがＮチャネルＭＯＳトランジスタＸ６のドレインと接続されたＰチャネルＭＯＳトランジスタＸ１２と、一端がＰチャネルＭＯＳトランジスタＸ１０のゲートおよびドレインと接続され、他端が接地され、ＰチャネルＭＯＳトランジスタＸ１０に定電流を供給する電流源Ｉ１とから構成される。

トランジスタＸ１〜Ｘ４は、差動増幅器１０を構成している。トランジスタＸ１１，Ｘ１２は、差動増幅器１０のオフセットを制御するオフセット発生器１１を構成している。
このオフセット発生器１１に供給される差動デジタルディザ信号ｄ０，ｄ１を生成するデジタルディザ信号生成回路としては、例えば図８に示したような疑似乱数信号発生回路を利用すればよい。ここでは、差動信号を用いるので、疑似乱数信号発生回路のシングルエンド出力信号を差動信号に変換する変換回路を用いて差動デジタルディザ信号ｄ０，ｄ１を生成すればよい。

図１に示した比較器１では、トランジスタＸ１，Ｘ３は、共通の信号ｖｎを入力とする。しかし、トランジスタＸ３のドレイン電流は、トランジスタＸ１１がＯＮ状態でないと流れない。このトランジスタＸ１１のＯＮ／ＯＦＦはデジタルディザ信号ｄ１によって制御される。

同様に、トランジスタＸ２，Ｘ４は、共通の信号ｖｐを入力とするが、トランジスタＸ４のドレイン電流は、トランジスタＸ１２がＯＮ状態でないと流れない。このトランジスタＸ１２のＯＮ／ＯＦＦはデジタルディザ信号ｄ０によって制御される。

このように差動増幅器１０を構成する１組の差動対トランジスタＸ１，Ｘ２ともう１組の差動対トランジスタＸ３，Ｘ４のうち、一方の差動対トランジスタＸ２，Ｘ４に差動対トランジスタＸ１１，Ｘ１２をカスコード接続し、このトランジスタＸ１１，Ｘ１２のＯＮ／ＯＦＦ（トランジスタＸ３，Ｘ４のＯＮ／ＯＦＦ）を差動デジタルディザ信号ｄ０，ｄ１によって制御する。デジタルディザ信号ｄ０に応じてトランジスタＸ１２がＯＮ状態となるときは、デジタルディザ信号ｄ１に応じてトランジスタＸ１１がＯＦＦ状態となり、デジタルディザ信号ｄ０に応じてトランジスタＸ１２がＯＦＦ状態となるときは、デジタルディザ信号ｄ１に応じてトランジスタＸ１１がＯＮ状態となる。

したがって、トランジスタＸ１１，Ｘ１２のＯＮ／ＯＦＦによって差動増幅器１０の正相側のトランジスタＸ２，Ｘ４と逆相側のトランジスタＸ１，Ｘ３のトランジスタサイズ比が見かけ上増減することになる。トランジスタＸ１〜Ｘ４のサイズが全て同一となるように作製されているとすれば、トランジスタＸ１２がＯＮ状態でトランジスタＸ１１がＯＦＦ状態のとき、正相側のトランジスタＸ２，Ｘ４と逆相側のトランジスタＸ１，Ｘ３のトランジスタサイズ比は２：１となる。反対に、トランジスタＸ１２がＯＦＦ状態でトランジスタＸ１１がＯＮ状態のとき、正相側のトランジスタＸ２，Ｘ４と逆相側のトランジスタＸ１，Ｘ３のトランジスタサイズ比は１：２となる。

このようなトランジスタサイズ比の見かけ上の増減によって、差動増幅器１０のオフセット電圧が増減し、比較器１の出力信号ｏｕｔのオフセット電圧が増減する。このオフセット電圧の増減はデジタルディザ信号ｄ０，ｄ１によって制御されるため、デジタルディザ信号ｄ０，ｄ１を比較器１に直接印加することで、入力信号ｖｐ，ｖｎにディザ信号を加算することができる。

図２は本実施の形態の比較器１における出力信号ｏｕｔのオフセット電圧の増減の様子を示す図である。ここでは、逆相側の入力信号ｖｎを２．５Ｖに固定している。図２の横軸は入力信号ｖｐの電圧、縦続は出力信号ｏｕｔの電圧である。図２の２００はトランジスタＸ１１，Ｘ１２が共にＯＮのときの出力信号ｏｕｔのオフセット電圧を示し、２０１はトランジスタＸ１２がＯＮでトランジスタＸ１１がＯＦＦ（ディザ信号ｄ０がＬｏｗでディザ信号ｄ１がＨｉｇｈ）のときの出力信号ｏｕｔのオフセット電圧を示し、２０２はトランジスタＸ１２がＯＦＦでトランジスタＸ１１がＯＮ（ディザ信号ｄ０がＨｉｇｈでディザ信号ｄ１がＬｏｗ）のときの出力信号ｏｕｔのオフセット電圧を示している。

図３は本実施の形態の比較器１をデルタシグマ変調回路に適用したときの構成を示す回路図である。デルタシグマ変調回路は、差動アナログ入力信号ｖｐ，ｖｎを１ビットで量子化する比較器１と、差動アナログ入力信号ｉｎｐ，ｉｎｎから１サンプリング周期前のデルタシグマ変調回路の出力信号ｏｕｔに応じた電圧を減算する減算器２と、減算器２の差動アナログ出力信号を積分して比較器１への差動アナログ入力信号ｖｐ，ｖｎを出力する積分器３と、差動デジタルディザ信号ｄ０，ｄ１を出力するデジタルディザ信号生成回路４とから構成される。

１サンプリング周期前のデルタシグマ変調回路の出力信号ｏｕｔがＨｉｇｈのとき、減算器２は、入力信号ｉｎｐから例えば所定の電圧ＶＲＥＦを減算し、入力信号ｉｎｎに電圧ＶＲＥＦを加算する。反対に、１サンプリング周期前のデルタシグマ変調回路の出力信号ｏｕｔがＬｏｗのとき、減算器２は、入力信号ｉｎｐに電圧ＶＲＥＦを加算し、入力信号ｉｎｎから電圧ＶＲＥＦを減算する。
図３に示すデルタシグマ変調回路の後段にデジタルフィルタを接続すればデルタシグマ型ＡＤ変換器を実現することができる。

以上のように、本実施の形態では、デジタルディザ信号を使って比較器内の差動増幅器のトラントランジスタサイズ比を増減させることで、アナログディザ信号生成回路を用いることなく、比較器の入力信号にディザ信号を重畳させることができるので、比較器の回路規模を小さくすることができ、この比較器を用いるデルタシグマ変調回路の回路規模を小さくすることができる。なお、本実施の形態では、デジタルディザ信号生成回路を必要とするが、このデジタルディザ信号生成回路は特許文献１に開示された技術においても必要なものである。

また、特許文献１に開示された技術では、アナログディザ信号生成回路に誤差要因があるため、アナログディザ信号の平均値がゼロとはならず、オフセット電圧の偏りによりデルタシグマ変調回路に性能劣化が生じる。これに対して、本実施の形態では、アナログディザ信号生成回路を使用せずに、デジタルディザ信号を比較器に直接入力するので、アナログディザ信号による性能劣化を回避することができる。

なお、オフセット発生器１１を構成するトランジスタＸ１１，Ｘ１２と相補な動作のトランジスタＸ１３，Ｘ１４を図４のように追加してもよい。ＰチャネルＭＯＳトランジスタＸ１３のゲートにはデジタルディザ信号ｄ０が入力され、ソースはトランジスタＸ８のドレインと接続され、ドレインはトランジスタＸ３のドレインおよびトランジスタＸ１１のソースと接続されている。ＰチャネルＭＯＳトランジスタＸ１４のゲートにはデジタルディザ信号ｄ１が入力され、ソースはトランジスタＸ８のドレインと接続され、ドレインはトランジスタＸ４のドレインおよびトランジスタＸ１２のソースと接続されている。

トランジスタＸ１３は、トランジスタＸ１１がＯＮ状態のときにＯＦＦとなり、トランジスタＸ１１がＯＦＦ状態のときにＯＮとなる。同様に、トランジスタＸ１４は、トランジスタＸ１２がＯＮ状態のときにＯＦＦとなり、トランジスタＸ１２がＯＦＦ状態のときにＯＮとなる。こうして、トランジスタＸ１１がＯＦＦ状態のときに、トランジスタＸ３のソースとドレインを短絡させ、またトランジスタＸ１２がＯＦＦ状態のときに、トランジスタＸ４のソースとドレインを短絡させることで、確実に電流を流さないようなリセット機能を実現することができる。

また、本実施の形態では、差動増幅器１０を構成するトランジスタＸ１〜Ｘ４のサイズを全て同一として説明したが、これに限るものではなく、個々のトランジスタのサイズを適宜設定することで、ディザ信号の量、つまりオフセット電圧量を調整するようにしてもよい。

また、本実施の形態では、差動対トランジスタＸ１，Ｘ２に並列に接続する増幅器用トランジスタＸ３，Ｘ４とオフセット発生器用のトランジスタＸ１１，Ｘ１２とを正相側、逆相側共に１つずつとしているが、これらのトランジスタＸ３，Ｘ４，Ｘ１１，Ｘ１２を図５に示すように複数個接続してもよい。

また、個々のトランジスタＸ３のドレインとトランジスタＸ１１のソースとの間にスイッチＳ１０を設け、トランジスタＸ４のドレインとトランジスタＸ１２のソースとの間にスイッチＳ１１を設けるようにしてもよい。スイッチＳ１０，Ｓ１１をＯＦＦにすれば、そのスイッチＳ１０，Ｓ１１と接続されているトランジスタＸ１１，Ｘ１２はオフセット発生器として動作しないので、差動対トランジスタＸ１，Ｘ２に接続する並列トランジスタの個数を切り替えることができ、ディザ信号の量、つまりオフセット電圧量を調整することができる。
また、そもそもｄ０，ｄ１はロジック信号であるため、スイッチＳ１０、Ｓ１１を用いる代わりに、図には示していないがｄ０，ｄ１それぞれと、必要な個数に対応する数に応じた論理積（ＡＮＤ）を取ることで並列トランジスタの個数を切り替える信号を用意し、Ｘ１１，Ｘ１２のゲートに印可しても良い。

なお、本実施の形態では、デルタシグマ変調回路およびデルタシグマ型ＡＤ変換器を例に挙げて説明しているが、これに限るものではなく、他のＡＤ変換器、例えばフラッシュ型ＡＤ変換器の比較器として本発明の比較器を使用することも可能である。

本発明は、デルタシグマ型ＡＤ変換器等に使用される比較器に適用することができる。

１…比較器、２…減算器、３…積分器、４…デジタルディザ信号生成回路、１０…差動増幅器、１１…オフセット発生器、Ｘ１〜Ｘ４，Ｘ８〜Ｘ１４…ＰチャネルＭＯＳトランジスタ、Ｘ５〜Ｘ７…ＮチャネルＭＯＳトランジスタ、Ｉ１…電流源，Ｓ１０，Ｓ１１…スイッチ。

Claims

差動入力信号の差に応じた信号を出力する差動増幅器と、
デジタルディザ信号に応じて前記差動増幅器のオフセット電圧を増減させるオフセット発生器とを備え、
前記差動増幅器は、
第１の差動対トランジスタと、
この第１の差動対トランジスタと同一の差動入力信号を入力とし、前記第１の差動対トランジスタと並列に配置された第２の差動対トランジスタとから構成され、
前記オフセット発生器は、前記第２の差動対トランジスタとカスコード接続され、前記デジタルディザ信号に応じてＯＮ／ＯＦＦする第３の差動対トランジスタとから構成されることを特徴とする比較器。
請求項１記載の比較器において、
前記デジタルディザ信号は、疑似乱数信号であることを特徴とする比較器。
差動入力信号を積分する積分器と、
この積分器から出力された差動出力信号を入力とする、請求項１または２記載の比較器とを備えることを特徴とするデルタシグマ変調回路。