JP4687512B2 - Δς型ａｄ変換器 - Google Patents

Description

本発明は、低コストでありながら分解能を上げることができるΔΣ型ＡＤ変換器に関する。

従来から、従来から、中〜高精度Ａ−Ｄ変換器としてΔΣ変調型ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が知られている。
ΔΣ変調型ＡＤＣの基本的構成は、例えば概略的に図１５に示すブロック図のように表され、前段にアナログ回路としてΔΣ変調器１０１を配置し、後段にデジタルデシメーションフィルタ１０２を配置した構成となっている。
このΔΣ変調型ＡＤＣでは、前記ΔΣ変調器１０１におけるコンパレータ出力となるデジタルデータ列（通常１ビットのデータ列となる）に対して、前記デジタルデシメーションフィルタ１０２によるフィルタ処理を行って高周波量子化雑音成分を取り除くことにより、Ａ−Ｄ変換されたデジタルデータを得ることができる。
この場合、サンプリング周波数は、アナログ入力のもつ信号周波数成分よりも十分速くとるオーバーサンプリングを行うようにしており、例えばオーバーサンリングレシオ（信号周波数とサンプリング周波数の半分との比の値）が１００〜２００となるように設定される。

一般的に、ΔΣ変調器を１次ΔΣ変調器に構成した場合、１０ビット以下の分解能しか得られない。これをより高分解能するためには、多次（２次以上）のΔΣ変調器を用いることが考えられる。
また、オーバーサンプリングレシオを上げたり、ΔΣ変調器を１ビット出力ではなくマルチビット出力化したりすることによっても、中〜高精度Ａ−Ｄ変換器を構成することが可能である。
ΔΣ変調型ＡＤＣをマルチビット出力化した例としては、例えば特許文献１に示されるようなマルチビットΔΣＡＤ変換器が挙げられる。
特開２００２−７６９０２号公報

前述の如く、ΔΣ変調型ＡＤＣにおいて高分解能を得るためには、１．多次のΔΣ変調器を用いる、２．オーバーサンプリングレシオを上げる、３．ΔΣ変調器をマルチビット化する、といった方策が考えられるが、これらの方策では、次のような問題が生じる。

つまり、「１．多次のΔΣ変調器を用いた場合」は、多次のΔΣ変調器を用いると、積分器が多数必要となるためアナログ回路が大きくなり、コスト高となってしまう。例えば３次ΔΣ変調器に構成すると、３個の積分器、つまりＯＰアンプが３個必要となる。このように、一般的に、ｎ次のΔΣ変調器はｎ個の積分器が必要となるためコスト高となる。
また、ΔΣ変調器を３次以上の高次に構成した場合は、系の安定性が低下しがちであるため設計が煩雑になるといった問題がある。
また、多次のΔΣ変調型ＡＤＣでは、ノイズシェイピングにより量子化雑音の高周波成分が増加するため、これを十分減衰させるために、後段に配置するデジタルデシメーションフィルタとして急峻なカットオフ特性をもつ高次のデジタルフィルタを用いることが必要となる。これにより、処理能力が増してデジタル回路が大規模となりコストアップとなる。またフィルタ群遅延が大きくなるため、高速な応答性が求められる場合はデジタルフィルタの設計が煩雑になってしまう。

さらに、多次のΔΣ変調器では、いわゆるレイル・トゥ・レイル入力を行うことができない。つまり、一般的に、２次以上のΔΣ変調器は、入力電圧が基準電圧（Ｖｒｅｆ＋またはＶｒｅｆ−）の近傍になると、積分器出力の振幅が大きくなってＯＰアンプの出力電圧範囲を超えてしまい、積分演算が正しく行えなくなる。
このため、例えばＧＮＤ電位やＶＤＤ電位の入力をＡ−Ｄ変換することができず、例えばダイアグ（自己診断）を目的として特定端子のＧＮＤショート検出に使用しようとした場合に、Ａ−Ｄ変換を正常に行うことができなくなる。
なお、これに対して一次ΔΣ変調器の場合は、積分器出力は入力電圧によって決まるため、サンプリングキャパシタと積分キャパシタの比を適切に小さくしておけば、電源電圧のフルレンジを入力電圧範囲とするレイル・トゥ・レイル入力のΔΣ変調型ＡＤＣを実現することが可能となる。

次に、「２．オーバーサンプリングレシオを上げる」ように構成すると、例えばクロック周波数が一定である場合には、オーバーサンプリングレシオの増加に比例したデジ夕ル回路の処理能力が必要となるため、回路規模が大きくなってしまうという問題がある。

次に、「３．ΔΣ変調器をマルチビット化する」ことによりΔΣ変調型ＡＤＣを高精度化するためには、十分に高精度なマルチビットＤ−Ａ変換器（ＤＡＣ）が必要となるが、一般的に高精度なマルチビットＤ−Ａ変換器を構成することは設計的に難しい場合が多いため、Ｄ−Ａ変換器の精度によりΔΣ変調型ＡＤＣの精度が制限されてしまい、結果的に高精度のΔΣ変調型ＡＤＣを構成することができない場合がある。

上記課題を解決するΔΣ型ＡＤ変換器は、以下の特徴を有する。
即ち、請求項１記載のごとく、ΔΣ型ＡＤ変換器であって、ΔΣ変調器と、前記ΔΣ変調器の出力をカウントするカウンタと、前記カウンタの後段に配置され、該カウンタの出力のフィルタ処理を行うデシメーションフィルタとを備え、前記カウンタは、前記ΔΣ変調器が備えるコンパレータの出力を一定期間カウントし、そのカウント結果をマルチビットデータとして一定期間ごとに出力し、前記デシメーションフィルタにより、前記カウンタから一定期間ごとに出力されるマルチビットデータに対してデジタルフィルタ処理を行うことで最終デジタルデータを得るように構成し、前記ΔΣ変調器はディザー電圧印加回路を有しており、前記ディザー電圧印加回路は、２組の入力トランジスタ差動対を有する前記コンパレータと、前記一方の入力トランジスタ差動対の制御端子に接続される抵抗分圧回路とを備える。
これにより、ΔΣ変調器を低次化して、ΔΣ型ＡＤ変換器の低コスト化を図ることが可能になるとともに、小規模なアナログ回路にて、より高精度なＡ−Ｄ変換器を実現することが可能となる。
また、各素子のサイズを小さくして、ΔΣ変調器全体のチップ面積を小さくすることができるとともに、回路設計を容易化することができる。

また、請求項２記載のごとく、前記ΔΣ変調器は、１次ΔΣ変調器に構成される。
このように、ΔΣ変調器を１次ΔΣ変調器に構成することで、いわゆるレイル・トゥ・レイル入力が可能となって、入力電圧範囲が広くすることができる。
また、ΔΣ変調器を１個の積分器で構成することができるるとともに、量子化雑音の高周波成分が減少するため、後段のデシメーションフィルタの設計が容易となり、ΔΣ型ＡＤ変換器を小規模な回路で構成することができる。

また、請求項３記載のごとく、前記ディザー電圧印加回路により印加されるディザーパターンは、正電圧期間と負電圧期間とを周期的に繰り返す周期パターンであり、前記正電圧期間および負電圧期間の途中部に、それぞれ電圧が変位する変位点を有し、前記各変位点における変位前後での電圧の極性は同じであり、前記変位点における電圧の変位方向が、正電圧期間と負電圧期間とで異なる。
印加するディザー電圧波形を、このような周期パターンの波形とすることで、本ΔΣ変調型ＡＤ変換器の高精度化を図ることが可能となる。

本発明によれば、ΔΣ変調器を低次化して、ΔΣ型ＡＤ変換器の低コスト化を図ること、および小規模なアナログ回路にて、より高精度なＡ−Ｄ変換器を実現することが可能となる。
また、各素子のサイズを小さくして、ΔΣ変調器全体のチップ面積を小さくすることができるとともに、回路設計を容易化することができる。

本発明を実施するための形態を、添付の図面を用いて説明する。

図１には、本実施形態にかかるΔΣ変調型ＡＤ変換器（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）を示している。
該ΔΣ変調型ＡＤＣは、アナログデータが入力されマルチビットデータを出力するオーバーサンプリング擬似マルチビットΔΣ変調器（以降、「ＯＳＰＭＢΔΣ変調器」と記載する）１と、出力されたマルチビットデータに対してデジタルフィルタ処理を施すデシメーションフィルタ２とを備えた、オーバーサンプリング擬似マルチビットΔΣ変調型Ａ−Ｄ変換器（Ｏｖｅｒｓａｍｐｌｅｄ Ｐｓｅｕｄｏ−Ｍｕｌｔｉ−ｂｉｔ Ｄｅｌｔａ−Ｓｉｇｍａ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以降、「ＯＳＰＭＢΔΣＡＤＣ」と記載する）に構成されている。

ＯＳＰＭＢΔΣ変調器１は、ΔΣ変調器１０、および該ΔΣ変調器１０の後段に配置されるマルチビット（例えば４〜１０ビット）カウンタ２０を備えており、入力されたアナログデータをΔΣ変調器１０により１ビットデータ列として出力し、出力された１ビットデータを前記マルチビットカウンタ２０により一定期間（例えば１６〜１０２４クロック分）カウントして、そのカウント結果をマルチビットデータとして一定間隔毎に出力する。
また、ＯＳＰＭＢΔΣ変調器１の後段に配置されるデシメーションフィルタ２は、この一定間隔毎に出力されるマルチビットデータに対してデジタルフィルタ処理を行い、そのフィルタ処理の結果、Ａ−Ｄ変換された最終的なデジタルデータが得られる。
つまり、前記カウンタ２０が、前記ΔΣ変調器１０が備える量子化器の出力を一定期間カウントし、そのカウント結果をマルチビットデータとして一定期間ごとに出力し、前記デシメーションフィルタ２により、前記カウンタ２０から一定期間ごとに出力されるマルチビットデータに対してデジタルフィルタ処理を行うことで最終デジタルデータを得るようにしている。

このように、前記ΔΣ変調器１０とマルチビットカウンタ２０とを備えるＯＳＰＭＢΔΣ変調器１は、入力されたアナログデータに対して一定間隔毎にマルチビットデータを出力する擬似的にマルチビットΔΣ変調器として動作し、このビット数分だけ分解能を上げることが可能となっている。
従って、ＯＳＰＭＢΔΣＡＤＣに要求される精度が同じであれば、ΔΣ変調器１０を低次化（例えば２次→１次のΔΣ変調器に）することができる。つまり、積分器の個数を減らして、低コスト化を図ることができる。

また一般的に、ΔΣ変調器をマルチビット化する場合、十分に高精度なマルチビットＤ−Ａ変換器が必要となるが、本ＯＳＰＭＢΔΣ変調器１の場合は、ΔΣ変調器１０を１ビットＤ−Ａ変調器に構成したままでマルチビット化を実現することができるため、設計が容易でありながら高精度に構成することができる。
これにより、本ＯＳＰＭＢΔΣＡＤＣにおいては、小規模なアナログ回路にて、より高精度なＡ−Ｄ変換器を実現することが可能となる。

また、本ＯＳＰＭＢΔΣＡＤＣでは、マルチビットカウンタ２０によるカウント期間の間、入力信号を複数回サンプリング（例えば１６〜１０２４回）するため、ｋＴ／Ｃノイズを含む熱雑音が平均化されて相対的に小さくなり、サンプリングキャパシタやこの積分計算を行うオペアンプやスイッチ素子のサイズを小さくして、ひいてはΔΣ変調器１０全体のチップ面積を小さくすることができる。
また、ΔΣ変調器１０におけるオペアンプのオフセットやフリッカノイズが問題となる場合は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）などのオフセットキャンセル技術を用いてこれを除去すれば、アナログ回路内の個々の素子を、熱雑音限界まで小さくすることができる。

また、本ＯＳＰＭＢΔΣＡＤＣにおけるＡ−Ｄ変換フローは、オーバーサンプリングされたΔΣ変調器とカウンタと（擬似マルチビット化）によって、まずデジタルデータの上位ビットを決定し、次にデシメーションフィルタ２の処理によって残りの下位ビットを求めるもの、と考えることができる。
従って、デジタルフィルタとしては下位ビットの分解能向上分のみを演算処理すればよいこととなり、デシメーションフィルタ２に対する性能要求を大幅に緩和することができる。
例えば、前記マルチビットカウンタ２０を８ビットに構成し、ＯＳＰＭＢΔΣＡＤＣにおける最終的なＡ−Ｄ変換分解能として１４ビットを得ようとした場合、デシメーションフィルタ２としては残りの（１４ビット−８ビット＝）６ビット分の分解能アップの処理をすればよいこととなり、１ビット出力から１４ビット分解能まで量子化雑音を取り除く場合に比べて、デシメーションフィルタ２ヘの負荷を大幅に低減することができる。

さらに、本ＯＳＰＭＢΔΣＡＤＣでは、ΔΣ変調器１０を低次化できるため、多次のΔΣ変調器を使用した場合に比べて量子化雑音の高周波成分を減少する（ノイズシェイピング効果が下がる）ことができ、デシメーションフィルタ２に対する特性要求（例えば次数やカットオフ特性）をさらに緩和することができ、デジタルフィルタの設計をさらに容易に行うことが可能となる。
その結果、演算処理量を大幅に低減することができ、デシメーションフィルタ２を小ロジック規模で低コスト、かつ高速応答なものにすることができる。
特にシステムの電源電圧が比較的高い、または耐圧・信頼性等の制約で微細なＣＭＯＳ素子を使用することができない場合でも、デシメーションフィルタ２の演算量を低減して回路規模を大幅に減少させることができる。

また、ＯＳＰＭＢΔΣＡＤＣにおいては、ΔΣ変調器１０からの出力がマルチビットカウンタ２０でカウントされた後、一定間隔おきにカウント結果のみがデシメーションフィルタ２に送られることとなるため、ΔΣ変調器１０とデシメーションフィルタ２間の通信情報量を減少させることができる。

以上のように、ＯＳＰＭＢΔΣＡＤＣでは、前記ΔΣ変調器１０と、前記ΔΣ変調器１０の出力をカウントするマルチビットカウンタ２０と、前記マルチビットカウンタ２０の出力のフィルタ処理を行うデシメーションフィルタ２とを備え、該マルチビットカウンタ２０が、前記ΔΣ変調器１０から出力される１ビットデータを所定の期間毎にカウントして、マルチビットデータとして出力するように構成することで、ΔΣ変調器１０を低次化して、ＯＳＰＭＢΔΣＡＤＣの低コスト化を図ることが可能になるとともに、小規模なアナログ回路にて、より高精度なＡ−Ｄ変換器を実現することが可能となっている。また、各素子のサイズを小さくして、ΔΣ変調器１０全体のチップ面積を小さくすることができるとともに、回路設計を容易化することができる。

なお、ＯＳＰＭＢΔΣＡＤＣにおいては、ΔΣ変調器１０を、マルチビットカウンタ２０からデータが出力される間隔よりもさらに速いクロック（例えば１６〜１０２４倍）で動作させるため、このスピードで入力アナログ電圧をサンプリングおよび積分演算できるだけの応答速度を有するΔΣ変調器が必要となる。または、回路の応答速度がΔΣ変調器１０で制限されている場合は、入力可能な周波数帯域が狭くなる。
従って、本ＯＳＰＭＢΔΣＡＤＣは、入力信号が比較的低速であり、ΔΣ変調器１０が入力信号に比べて十分高速な応答速度を有しているときに、そのスピードよりも回路の高精度化を優先したい場合や、より回路規模を小さくして低コスト化を図りたい場合等に、特に有効である。

図２には、ΔΣ変調器１０として、１次ΔΣ変調器を用いた例を示す。
本ＯＳＰＭＢΔΣＡＤＣでは、ΔΣ変調器１０を低次化することができるが、究極に低次化した形態が１次ΔΣ変調器を用いた場合となる。
ΔΣ変調器１０を１次ΔΣ変調器に構成すると、該ΔΣ変調器１０を１個の積分器で構成することができる。さらに、量子化雑音の高周波成分が減少するため、後段のデシメーションフィルタ２の設計が容易となり、アナログ回路・デジタル回路共に最小規模で構成することができる。

また、１次ΔΣ変調器は、いわゆるレイル・トゥ・レイル入力が可能（Ｖｒｅｆ−〜Ｖｒｅｆ＋まで入力が可能）で入力電圧範囲が広いという特徴を有しているため、例えばΔΣ変調器１０として２次のΔΣ変調器を使用していたものを、１次ΔΣ変調器に置き換えることで、ＯＳＰＭＢΔΣＡＤＣを単に低コスト化できるだけでなく、レイル・トゥ・レイル入力を可能として、より広い範囲に応用できるようになる。
例えば、ダイアグ（端子のオープン・ショート検出）用にも用いることが可能となる。

また、一般的に、低次（特に１次）のΔΣ変調器１０は、低周波量子化雑音である低周波トーン（Ｉｄｌｅ Ｔｏｎｅ）が大きく分解能を下げることがある。
これを低減するためにΔΣ変調器１０に適当なディザー（Ｄｉｔｈｅｒ）を重畳することができる。
図３には、ＯＳＰＭＢΔΣ変調器１のブロック線図によるモデルを示している。なお、ここで、Ｎ＝２ⁿ回のサンプリンクタイミング差は無視している。
このＯＳＰＭＢΔΣ変調器１をデジタル出力特性だけで見れば、さらに簡単化して図４示す簡易モデルのように表すこともできる。

ここで、図３、図４におけるマルチビット量子化器（Ｍｕｌｔｉ−ｂｉｔ Ｑｕａｎｔｉｚｅｒ）１１は、例えば図５に示すような入出力特性（入力電圧Ｖｉｎに対する出力電圧Ｄｏｕｔの関係）を有している。
結果として、図３、図４に示したＯＳＰＭＢΔΣ変調器１は、サンプリングタイミング差を考慮しなければ、マルチビット量子化器１１を使った１次のΔΣ変調器と同等の動作をすることとなる。

さらに、図６には、全差動型に構成したＯＳＰＭＢΔΣ変調器１の例の回路図を示している。ここでは、低周波トーン（Ｉｄｌｅ Ｔｏｎｅ）の低減のために、コンパレータ１２にディザー電圧を印加している。

図７には、ディザー電圧を発生して前記コンパレータ１２に印加するためのディザー電圧印加回路１３を示している。
ディザー電圧印加回路１３は、２組の入力トランジスタ差動対を有するコンパレータ１２と、該一方の入力トランジスタ差動対の制御端子に接続される抵抗分圧回路となるディザー電圧発生部１３ａとで構成されており、該ディザー電圧発生部１３ａにおいて、各抵抗Ｒ１〜Ｒ６による抵抗分圧と各スイッチＳ０〜Ｓ４とによりディザー電圧を発生している。

図８に示すように、コンパレータ１２は、Ｖｉｎ１＋、Ｖｉｎ１−が入力される入力トランジスタ差動対（Ｍ１・Ｍ２）と、Ｖｉｎ２＋、Ｖｉｎ２−が入力される入力トランジスタ差動対（Ｍ３・Ｍ４）との、２つの入力トランジスタ差動対を備えている。
これらの入力トランジスタ差動対（Ｍ１・Ｍ２）・（Ｍ３・Ｍ４）の共通ソースは、それぞれ定電流源Ｉ０１・Ｉ０２でバイアスされており、コンパレータ１２は、この２つの入力トランジスタ差動対（Ｍ１・Ｍ２）・（Ｍ３・Ｍ４）の電流の和に対して比較処理を行うように構成されている。

そして、前記ディザー電圧発生部１３ａにて発生させたディザー電圧を、コンパレータ１２の一方の入力トランジスタ差動対（Ｍ１・Ｍ２）に入力し、別の入力トランジスタ差動対（Ｍ３・Ｍ４）にΔΣ変調器１０の積分器出力を入力するようにしている。
このように、積分器出力に所定のディザー電圧を印加するように構成している。

この場合、ディザー電圧が印加される、Ｉ０１によってバイアスされた前記入力トランジスタ差動対（Ｍ１・Ｍ２）は、そのディザー電圧の最大印加電圧（例えば２５０ｍＶ）において、入力トランジスタＭ１・Ｍ２の一方がカットオフしないよう、該入力トランジスタＭ１・Ｍ２のオーバドライブ電圧Ｖｏｖを十分高くとっておく。
また、コンパレータ２の比較動作時は、各入力トランジスタは飽和領域で動作する。

ここで、入力トランジスタ差動対（Ｍ１・Ｍ２）・（Ｍ３・Ｍ４）の素子形状を同一とし、前記定電流源をＩ０１＝Ｉ０２に設定してマッチングをとっておけば、コンパレータ１２は差動入力電圧Ｖｉｎ１＝（Ｖｉｎｌ＋）−（Ｖｉｎ１−）と、−Ｖｉｎ２＝（Ｖｉｎ２−）−（Ｖｉｎ２＋）との比較器となり、Ｖｉｎ１側にディザー電圧を入力するようにすれば、所定の電圧パターンのディザー電圧を印加したコンパレータ１２を実現することができる。

また、ΔΣ変調器１０に周期的にディザー電圧を印加する場合、該ΔΣ変調器１０を高分解能化するためには、安定した正確なディザー電圧を印加する必要があるが、図７に示したように、抵抗Ｒ１〜Ｒ６およびとスイッチＳ０〜Ｓ４にて構成されるディザー電圧発生部１３ａは、シンプルな構成で抵抗分圧を発生しているので、数％程度の誤差、もしくはそれ以下の小さい誤差でディザー電圧を発生することが可能となっている。
一方、ディザー電圧が印加される前記コンパレータ１２は、２つの入力トランジスタ差動対（Ｍ１・Ｍ２）・（Ｍ３・Ｍ４）を、それぞれ定電流源Ｉ０ｌ・Ｉ０２でバイアスしており、コモンモードの変化に対しても安定した正確なディザー電圧を重畳できることとなっている。

また、コンパレータ１２をＣＭＯＳ素子にて構成した場合、該コンパレータ１２に発生する誤差要因として、オフセットや１／ｆノイズがあるが、コンパレータ１２のオフセットはΔΣ変調器１０では問題とはならず、１／ｆノイズは、オーバーサンプリング比が十分大きい場合はΔΣ変調器１０への入力換算ではその影響は十分に小さくなるため、ほとんど誤差要因とならない。
従って、前記ディザー電圧印加回路１３では、極めて正確なディザー電圧パターンを印加することが可能となる。

また、図９にはコンパレータ１２の回路の具体的な例を示しており、該コンパレータ１２は、例えばプリアンプ１５とラッチ１６とを用いた例である。
ここでは各入力トランジスタ差動対（Ｍ１・Ｍ２）・（Ｍ３・Ｍ４）としてＮＭＯＳトランジスタを使っているが、図１０に示すように、ＰＭＯＳトランジスタを用いても同様に構成することができる。

また、前記ディザー電圧印加回路１３にて発生されるディザー電圧の波形パターンとしては、例えば図１１（ａ）に示すような周期パターンを示すものが用いられる。
図１１（ａ）に示すパターンは、正電圧期間Ｒａと負電圧期間Ｒｂとを周期的に繰り返す周期パターンであり、該正電圧期間Ｒａおよび負電圧期間Ｒｂの途中部に、それぞれ電圧が変位する変位点Ｃａおよび変位点Ｃｂを有している。
正電圧期間Ｒａにおける変位点Ｃａでは、電圧Ｓ１から電圧Ｓ２へ低下しており、負電圧期間Ｒｂにおける変位点Ｃｂでは、電圧Ｓ４から電圧Ｓ３へ上昇している。

この場合、変位点Ｃａの前後における電圧Ｓ１と電圧Ｓ２との極性は同じ（電圧Ｓ１、電圧Ｓ２ともに正）となっており、変位点Ｃｂの前後における電圧Ｓ４と電圧Ｓ３との極性は同じ（電圧Ｓ４、電圧Ｓ３ともに負）となっている。
つまり、変位点Ｃａ・Ｃｂでの電圧変化は、変位点Ｃａ・Ｃｂ前後で電圧の極性が変わる程の大きな変化ではなく、変位点Ｃａ・Ｃｂ前後で電圧の極性が変化しない程度の小さな変化となっている。
また、正電圧期間Ｒａでは変位点Ｃａ前後で電圧Ｓ１から電圧Ｓ２へ低下し、負電圧期間Ｒｂでは変位点Ｃｂ前後で電圧Ｓ４から電圧Ｓ３へ上昇しているといったように、各変位点Ｃａ・Ｃｂにおける電圧の変位方向（低下または上昇）が、正電圧期間Ｒａと負電圧期間Ｒｂとで異なっている。

また、ディザー電圧の周期パターンとしては、図１１（ｂ）に示すようなパターンを用いることもできる。
図１１（b）に示すパターンは、正電圧期間Ｒａと負電圧期間Ｒｂとを周期的に繰り返す周期パターンであり、該正電圧期間Ｒａおよび負電圧期間Ｒｂの途中部に、それぞれ電圧が変位する変位点Ｃａおよび変位点Ｃｂを有している。
正電圧期間Ｒａにおける変位点Ｃａでは、電圧Ｓ２から電圧Ｓ１へ上昇しており、負電圧期間Ｒｂにおける変位点Ｃｂでは、電圧Ｓ３から電圧Ｓ４へ低下している。

この場合も、変位点Ｃａの前後における電圧Ｓ２と電圧Ｓ１との極性は同じ（電圧Ｓ２、電圧Ｓ１ともに正）となっており、変位点Ｃｂの前後における電圧Ｓ３と電圧Ｓ４との極性は同じ（電圧Ｓ３、電圧Ｓ４ともに負）となっている。
つまり、変位点Ｃａ・Ｃｂでの電圧変化は、変位点Ｃａ・Ｃｂ前後で電圧の極性が変わる程の大きな変化ではなく、変位点Ｃａ・Ｃｂ前後で電圧の極性が変化しない程度の小さな変化となっている。
また、正電圧期間Ｒａでは変位点Ｃａ前後で電圧Ｓ２から電圧Ｓ１へ上昇し、負電圧期間Ｒｂでは変位点Ｃｂ前後で電圧Ｓ３から電圧Ｓ４へ低下しているといったように、各変位点Ｃａ・Ｃｂにおける電圧の変位方向（低下または上昇）が、正電圧期間Ｒａと負電圧期間Ｒｂとで異なっている。

前記正電圧期間Ｒａにおける電圧Ｓ１および電圧Ｓ２、ならびに負電圧期間Ｒｂにおける電圧Ｓ３および電圧Ｓ４は、具体的には、例えば図１２に示すように、
Ｓ１＝（３／８）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
Ｓ２＝（１／４）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
Ｓ３＝−（１／４）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
Ｓ４＝−（３／８）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
となる電圧に設定される。

また、各電圧Ｓ１・Ｓ２・Ｓ３・Ｓ４は、
Ｓ１＝（５／８）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
Ｓ２＝（１／４）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
Ｓ３＝−（１／４）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
Ｓ４＝−（５／８）・（Ｃｓ／Ｃｆ）・Ｖｒｅｆ
となる電圧に設定することもできる。

従来、ΔΣ型Ａ−Ｄ変換器においては、印加するディザー電圧波形として方形波や擬似ランダムパターンが用いられてきたが、本ＯＳＰＭＢΔΣＡＤＣにおいては、例えば後段のデシメーションフィルタ２の移動平均フィルタとしてタップ数４〜８の比較的小規模なものを使用する場合は、従来のような方形波や擬似ランダムパターンよりも、前述の図１１（ａ）および図１１（ｂ）に示したような周期パターンが適していることが、実験やシミュレーションシの結果、見出された。
印加するディザー電圧波形を、このような周期パターンの波形とすることで、本ＯＳＰＭＢΔΣＡＤＣの高精度化を図ることが可能となっている。

また、図１３に示すように、本ＯＳＰＭＢΔΣＡＤＣにおいては、デシメーションフィルタ２として、マイコンやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などのプログラマブルなデジタルプロセッサを用い、該デシメーションフィルタ２の特性をソフトウェアによって変更可能とすることもできる。
これにより、前記ソフトウェアのプログラムの変更によりＡ−Ｄ変換の精度や速度等の特性を容易に変更することができ、システムの要求仕様によって信号処理の特性を容易に変えられるという自由度を有した、リコンフィギュラブルな（再構成可能な）Ａ−Ｄ変換器を構成することができる。
また、高速応答性が必要な信号過渡時にはデジタルデシメーションフィルタのカットオフ周波数を上げて遅延時間を少なくし、逆に高速応答性が必要でない信号安定時にはカットオフ周波数を下げて分解能を上げるなどといったように、信号状態によってフィルタ特性を適宜変更することも、ソフトウェアのプログラム変更により容易に実現することができる。

また、図１３に示したＯＳＰＭＢΔΣＡＤＣにおいては、カウント開始直前にマルチビットカウンタ２０をリセットして、その後該マルチビットカウンタ２０のカウント動作を開始させるように構成することもできる。
また、マルチビットカウンタ２０側ではリセット動作を行わず、デジタルプロセッサにより構成されるデシメーションフィルタ２側で、直前のマルチビットカウンタ２０からのカウンタ出力との差をとることにより、所定期間中のカウント値を求めるといったように、マルチビットカウンタ２０をリセットしなくても、リセットしたのと同様の動作を実現することができる。
このように、デシメーションフィルタ２側で所定期間中のカウント値を求めるように構成することで、マルチビットカウンタ２０にリセット機能を設ける必要がなくなり、該マルチビットカウンタ２０を簡単な構成のアップカウンタにて構成することができ、ＯＳＰＭＢΔΣＡＤＣの回路規模をシンプルで低コストなものにすることができる。

図１４には、本ＯＳＰＭＢΔΣＡＤＣを、ヨーレートセンサ等のセンサ信号処理に適用した場合の例を示している。
この例では、ΔΣ変調器１０とマルチビットカウンタ２０とを有するＯＳＰＭＢΔΣ変調器１を一つのセンサ信号処理ＩＣ内に組み込み、デシメーションフィルタ２０としてマイコンを用いている。また、マルチビットカウンタ２０としては８ビットカウンタを用いている。

本例のＯＳＰＭＢΔΣＡＤＣにおいては、センサ信号処理された信号が入力アナログ信号としてΔΣ変調器１０に入力される。該ΔΣ変調器１０とマルチビットカウンタ２０とはクロックに同期して動作し、２５６クロック毎に８ビットのカウンタ値をマイコンにて構成されるデシメーションフィルタ２に出力する。
デシメーションフィルタ２は、マルチビットカウンタ２０からの２５６クロック毎に出力される８ビットデータに対してデジタルデシメーションフィルタ処理を施し、Ａ−Ｄ変換された最終デジタル値を演算する。

また、本例のマルチビットカウンタ２０は、８ビットと小さい回路規模に構成されているため、センサ信号処理ＩＣ内（ΔΣ変調器１０側）に組み込んでいる。
なお、マルチビットカウンタ２０としては、２５６クロック毎にリセットして再カウントする構成のものでも良いし、リセット無しのアップカウンタとして、マイコン側にて直前のカウンタ出力との差をとることによって所定期間中のカウント値を求める構成のものであってもよい。
また、マルチビットカウンタ２０は、ΔΣ変調器１０と同一のチップ側に設けてもよいし、逆にＯＳＰＭＢΔΣ変調器１側から、１ビットデジタルデータをデシメーションフィルタ２が構成されるマイコン側へ送り、マイコン側でこれをカウントして該マイコンに構成されるデシメーションフィルタ２に出力するように構成してもよい。
さらに、デシメーションフィルタ２０としてプログラマブルなプロセッサを用いることにより、システムの要求に応じて精度や速度を任意に変えられるフレキシブルで低コストなＡ−Ｄ変換器を構成することができる。

このように構成することで、ΔΣ変調器１０を、前段のアナログ回路としては極めて小さな面積の１次ΔΣ変調器に構成するとともに（２５６回オーバーサンプリングの平均化効果によりＳ／Ｎ比が向上するため、ΔΣ変調器１０の個々の構成素子（サンプリングキャパシタ、スイッチ、およびオペアンプを構成するトランジスタ等）のサイズを小さくできる）、デシメーションフィルタ２を、１〜２次移動平均フィルタおよび２〜３次のＩＩＲフィルタというシンプルなもので構成しつつ、１２〜１４ビットの分解能を備えたＯＳＰＭＢΔΣＡＤＣを実現することができる。

さらに、ＯＳＰＭＢΔΣＡＤＣの分解能を上げる場合には、マルチビットカウンタ２０のビット数を増したり、デシメーションフィルタ２のカットオフ周波数を低くしたり（オーバーサンプリングレシオを大きくする）すれば、１４ビット以上のＯＳＰＭＢΔΣＡＤＣを構成することも可能となる。
なお、本例のＯＳＰＭＢΔΣＡＤＣは、入力信号に対してΔΣ変調器１０の演算速度に十分な余裕がある場合に特に有効であり、多次の１ビットΔΣＡＤＣを使用した場合に比べて、ΔΣ変調器１０とデシメーションフィルタ２の回路規模や面積を数分の一程度に低減することができるため、システムコストを大きく削減することが可能となる。

また、本ＯＳＰＭＢΔΣＡＤＣでは、アナログ回路は１次ΔΣ変調器に構成されるΔΣ変調器１０のみであり、デジタル回路はマルチビットカウンタ２０のみであって、残りのデシメーションフィルタ２はマイコンで処理するためソフトウェアで容易に変更可能となっている。
これにより、回路は複雑なスイッチコントロールロジック等を必要とせず、極めてシンプルに構成することができ、新規に回路開発を行う場合も短期間・低リスクで開発することができる。
このように、新規ＩＣを設計するにあたって、回路がシンプルであるということは、回路占有面積が小さく低量産コストである、ということに加えて、試作回数や開発コストの低減が可能、開発期間短縮が可能、および低リスクである、という開発過程における大きなメリットを有している。

オーバーサンプリング擬似マルチビットΔΣ変調型Ａ−Ｄ変換器（ＯＳＰＭＢΔΣＡＤＣ）を示すブロック図である。 ΔΣ変調器として１次ΔΣ変調器を用いたＯＳＰＭＢΔΣＡＤＣを示すブロック図である。 ＯＳＰＭＢΔΣ変調器のモデルを示すブロック図である。 図３におけるＯＳＰＭＢΔΣ変調器の簡易モデルを示すブロック図である。 図３、図４に示すＯＳＰＭＢΔΣ変調器が備えるマルチビット量子化器の出力特性を示す図である。 全差動型に構成したＯＳＰＭＢΔΣ変調器を示す回路図である。 ディザー電圧印加回路を示す回路図である。 ディザー電圧印加回路のコンパレータを示す回路図である。 図８におけるコンパレータの具体的な構成を示す回路図である。 図８におけるコンパレータにおいて、入力トランジスタ差動対としてＰＭＯＳトランジスタを用いた例を示す回路図である。 ディザー電圧印加回路にて発生されるディザー電圧の波形パターンを示す図である。 図１１に示すディザー電圧の波形パターンの具体例を示す図である。 デシメーションフィルタをプログラマブルなデジタルプロセッサを用いて構成したＯＳＰＭＢΔΣＡＤＣを示すブロック図である。 センサ信号処理に適用したＯＳＰＭＢΔΣＡＤＣを示すブロック図である。 従来のΔΣ変調型ＡＤＣを示すブロック図である。

１ オーバーサンプリング擬似マルチビットΔΣ変調器（ＯＳＰＭＢΔΣ変調器）
２ デシメーションフィルタ
１０ ΔΣ変調器
１３ ディザー電圧印加回路
２０ マルチビットカウンタ

Claims (3)

1. ΔΣ型ＡＤ変換器であって、
   ΔΣ変調器と、
   前記ΔΣ変調器の出力をカウントするカウンタと、
   前記カウンタの後段に配置され、該カウンタの出力のフィルタ処理を行うデシメーションフィルタとを備え、
   前記カウンタは、前記ΔΣ変調器が備えるコンパレータの出力を一定期間カウントし、そのカウント結果をマルチビットデータとして一定期間ごとに出力し、
   前記デシメーションフィルタにより、前記カウンタから一定期間ごとに出力されるマルチビットデータに対してデジタルフィルタ処理を行うことで最終デジタルデータを得るように構成し、
   前記ΔΣ変調器はディザー電圧印加回路を有しており、
   前記ディザー電圧印加回路は、
   ２組の入力トランジスタ差動対を有する前記コンパレータと、
   前記一方の入力トランジスタ差動対の制御端子に接続される抵抗分圧回路とを備える、
   ことを特徴とするΔΣ型ＡＤ変換器。
2. 前記ΔΣ変調器は、１次ΔΣ変調器に構成される、
   ことを特徴とする請求項１に記載のΔΣ型ＡＤ変換器。
3. 前記ディザー電圧印加回路により印加されるディザーパターンは、
   正電圧期間と負電圧期間とを周期的に繰り返す周期パターンであり、
   前記正電圧期間および負電圧期間の途中部に、それぞれ電圧が変位する変位点を有し、
   前記各変位点における変位前後での電圧の極性は同じであり、
   前記変位点における電圧の変位方向が、正電圧期間と負電圧期間とで異なる、
   ことを特徴とする請求項１または請求項２に記載のΔΣ型ＡＤ変換器。

Images