JP4918928B2

JP4918928B2 - デルタ・シグマａｄ変換回路

Info

Publication number: JP4918928B2
Application number: JP2009006162A
Authority: JP
Inventors: 真喜男阿部
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2009-01-14
Filing date: 2009-01-14
Publication date: 2012-04-18
Anticipated expiration: 2029-01-14
Also published as: CN102282769B; JP2010166268A; WO2010082565A1; KR20110114528A; CN102282769A; US20110270552A1; US8712709B2; KR101570460B1

Description

本発明はデルタ・シグマＡＤ変換回路に関し、アナログ信号をデジタル信号に変換するデルタ・シグマＡＤ変換回路に関する。

近年、リチウムイオン電池を用いたバッテリパックがデジタルカメラなどの携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、マイコンなどにより電池の充放電電流を検出し、検出した充放電電流を積算することにより、電池残量を測定する方法がとられている。

このようにして電池残量を測定するためのフューエルゲージＩＣには、高精度Ａ／Ｄ変換回路などのアナログ回路と、計測した電流値を積算するＣＰＵやタイマなどのデジタル回路とが、１チップの半導体集積回路装置に搭載されている。

上記アナログ回路において、アナログ信号をデジタル信号に変換するＡＤ変換回路に一つとしてデルタ・シグマＡＤ変換回路がある（例えば特許文献１参照）。

特開平９−３０７４５１号公報

フューエルゲージＩＣでは、バッテリパックが携帯機器に接続されて放電する場合や、バッテリパックを充電する場合にはＣＰＵが高速動作を行うが、バッテリパックが携帯機器に接続されていない場合にはＣＰＵは低速動作となる。

デルタ・シグマＡＤ変換回路は、アナログ信号をパルス密度変調してパルス密度変調データを出力する変調部と、パルス密度変調データをデジタル信号であるパルスコード変調データに変換するフィルタ処理部とに分かれ、このフィルタ処理部の処理をＣＰＵで実行することが考えられる。

ＣＰＵが高速動作を行っている場合にはデルタ・シグマＡＤ変換回路の変調部からフィルタ処理を行うＣＰＵに供給するパルス密度変調データのビット数を小さくし、ＣＰＵが低速動作を行っている場合には変調部からフィルタ処理を行うＣＰＵに供給するパルス密度変調データのビット数を大きくする必要がある。

本発明は上記の点に鑑みてなされたもので、ＣＰＵの動作速度に応じて変調部からＣＰＵに供給するパルス密度変調データのビット数を可変できるデルタ・シグマＡＤ変換回路を提供することを目的とする。

本発明の一実施態様によるデルタ・シグマＡＤ変換回路は、アナログ信号をパルス密度変調してパルス密度変調データを得る変調部（１０）と、高速動作と低速動作を含む複数の動作速度で処理を行い前記パルス密度変調データをパルスコード変調データに変換するＣＰＵ（３０）を有し、アナログ信号をデジタル信号に変換するデルタ・シグマＡＤ変換回路であって、
前記変調部（１０）は、
パルス密度変調データをクロックによりシフトして保持するシフトレジスタ（１８）と、
前記シフトレジスタ（１８）の保持するパルス密度変調データを分割して保持し、保持内容を前記ＣＰＵ（３０）から読み出される複数のレジスタ（２１，２２）と、
前記シフトレジスタ（１８）が前記パルス密度変調データをシフトするビット数を前記ＣＰＵの動作速度に応じ前記高速動作時には第１の値であり前記低速動作には前記第１の値より大きい第２の値である所定値だけカウントして前記複数のレジスタ（２１，２２）の格納指示信号と、前記フィルタ処理部（３０）に前記レジスタの読み出しを要求する読み出し要求信号を生成するカウンタ（１９）と、を有する。

好ましくは、前記変調部（１０）は、
前記ＣＰＵ（３０）からの設定に応じて、前記カウンタ（１９）から読み出し要求信号を供給されたときに前記カウンタ（１９）の動作を指示する変換開始信号をリセットするリセット手段（１３）を
有することを特徴とするデルタ・シグマＡＤ変換回路。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、ＣＰＵの動作速度に応じて変調部からＣＰＵに供給するパルス密度変調データのビット数を可変することができる。

本発明のデルタ・シグマＡＤ変換回路の一実施形態のブロック構成図である。デルタ・シグマ変調器の一実施形態のブロック図である。３２ビットモードにおける信号タイミングチャートである。１６ビットモードにおける信号タイミングチャートである。フューエルゲージＩＣを適用したバッテリパックの一実施形態のブロック図である。

以下、図面に基づいて本発明の実施形態について説明する。

＜デルタ・シグマＡＤ変換回路の一実施形態＞
図１は、本発明のデルタ・シグマＡＤ変換回路の一実施形態のブロック構成図を示す。同図中、デルタ・シグマＡＤ変換回路は、変調部１０とＣＰＵ３０とメモリ３１と割込み制御部３５を有している。ＣＰＵ３０がフィルタ処理部に相当する。

変調部１０の端子１１−１〜１１−ｎから入力されるアナログ信号はマルチプレクサ１２に供給される。マルチプレクサ１２は制御レジスタ１３からの選択信号に基づいて端子１１−１〜１１−ｎの入力のうちいずれか一つのアナログ信号を選択してデルタ・シグマ変調器１５に供給する。

サブクロック内部発振器１６は例えば周波数３８．４ｋＨｚのサブクロックを発生し、このサブクロックは分周器１７で１／４分周されて周波数９．６ｋＨｚのクロックとされてデルタ・シグマ変調器１５，シフトレジスタ１８，変換ビットカウンタ１９に供給される。

デルタ・シグマ変調器１５は、制御レジスタ１３から変換開始信号を供給されると、マルチプレクサ１２から供給されるアナログ信号のパルス密度変調（ＰＤＭ）を行って、１ビットデジタル変調した信号を出力し、デルタ・シグマ変調器１５の出力する信号はシフトレジスタ１８に供給する。

変換ビットカウンタ１９は、制御レジスタ１３から変換開始信号と３２ビットモード又は１６ビットモードを指示するモード信号を供給され、変換開始信号が例えばハイレベルであるとカウンタ動作を開始し、モード信号に応じて３２パルス又は１６パルスのクロックをカウントしたとき読み出し要求信号としての変換終了割込み要求信号と、データ格納信号を生成する。変換ビットカウンタ１９は変換終了割込み要求信号を制御レジスタ１３及び割込み制御部３５に供給し、また、データ格納信号を変換結果レジスタ２１，２２に供給する。

制御レジスタ１３はＣＰＵ３０から３２ビットモード又は１６ビットモード、及び、変換開始信号のリセットの有無等を設定され、３２ビットモード又は１６ビットモードと変換開始信号のリセットの有無に応じて、変換開始信号とモード信号をデルタ・シグマ変調器１５，変換ビットカウンタ１９それぞれに供給する。

また、制御レジスタ１３は変換ビットカウンタ１９から変換終了割込み要求信号を供給されたとき、変換開始信号のリセット有を設定されている場合は変換開始信号をリセットし、変換開始信号のリセット無を設定されている場合は変換開始信号のリセットを行わない。

シフトレジスタ１８は、３２ビット構成であり、デルタ・シグマ変調器１５からの１ビットのデジタル信号をクロックにてシフトし、上位１６ビットをパラレルに変換結果レジスタ２１に供給し、上位１６ビットをパラレルに変換結果レジスタ２２に供給する。

変換結果レジスタ２１，２２それぞれはＣＰＵ３０から読み出しを要求されると、保持している１６ビットのパルス密度変調データを１６ビット幅のバスを介してＣＰＵ３０に供給する。

ＣＰＵ３０は、高速動作を行っている場合には制御レジスタ１３に１６ビットモードを指示する設定を行い、低速動作を行っている場合には制御レジスタ１３に３２ビットモードを指示する設定を行う。

また、ＣＰＵ３０は割込み制御部３５から変換終了割込み要求が供給されると、３２ビットモードでは変換結果レジスタ２１，２２の保持するパルス密度変調データを順に読み取り（合計３２ビット）、１６ビットモードでは変換結果レジスタ２１の保持するパルス密度変調データ（１６ビット）を読み取り、パルス密度変調データをデジタル信号であるパルスコード変調データに変換するフィルタ処理、つまり、デシメーションフィルタ処理を実行する。なお、メモリ３１にＣＰＵ３０が実行するデシメーションフィルタ処理プログラムが格納されている。

割込み制御部３５は、変換ビットカウンタ１９からの変換終了割込み要求信号の他に複数の割込み要求信号を供給されており、同時に複数の割込み要求がある場合には優先度の高い割込み要求を選択してＣＰＵ３０に割込み要求を行う。

＜デルタ・シグマ変調器＞
図２は、デルタ・シグマ変調器１５の一実施形態のブロック図を示す。同図中、端子４０にアナログ電圧Ｖｉｎが供給されて積分回路４１に供給される。積分回路４１は入力抵抗４２，帰還抵抗４３，積分容量４４，演算増幅器４５から構成されており、アナログ電圧Ｖｉｎから演算増幅器４９の出力電圧を減算して得られる差分を積分する。

積分回路４１の出力信号は、演算増幅器４６で構成されるコンパレータで量子化され、Ｄ型フリップフロップ４７で１クロック分遅延された後、端子４８から出力される。また、端子４８の出力は１ビットのＤＡコンバータを構成する演算増幅器４９を介して積分回路４１に帰還される。

＜信号タイミングチャート＞
図３は、３２ビットモードにおける信号タイミングチャートを示す。図３（Ｂ）に示す変換開始信号はハイレベルとなった後、変換ビットカウンタ１９は図３（Ａ）に示すクロックをカウントし、図３（Ｃ）に示すように３２パルスをカウントした時点で、図３（Ｄ）に示すデータ格納信号と、図３（Ｇ）に示す変換終了割込み要求信号を生成する。

これにより、図３（Ｅ），（Ｆ）に示すように変換結果レジスタ２１，２２それぞれにシフトレジスタ１８の上位１６ビット，下位１６ビットが格納される。また、図３（Ｇ）に示す変換終了割込み要求信号によりＣＰＵ３０は変換結果レジスタ２１，２２からパルス密度変調データを読み取る。

なお、図３の例では、制御レジスタ１３に変換開始信号のリセット有が設定されているため、変換終了割込み要求信号によって図３（Ｂ）に示す変換開始信号はローレベルとされる。変換開始信号のリセット無が設定されているには、変換終了割込み要求信号が供給されても変換開始信号はハイレベルを維持し、変換ビットカウンタ１９は再び１からカウントを開始する。

図４は、１６ビットモードにおける信号タイミングチャートを示す。図４（Ｂ）に示す変換開始信号はハイレベルとなった後、変換ビットカウンタ１９は図４（Ａ）に示すクロックをカウントし、図４（Ｃ）に示すように１６パルスをカウントした時点で、図４（Ｄ）に示すデータ格納信号と、図４（Ｇ）に示す変換終了割込み要求信号を生成する。

これにより、図４（Ｅ）に示すように変換結果レジスタ２１にシフトレジスタ１８の上位１６ビットが格納される。また、図４（Ｇ）に示す変換終了割込み要求信号によりＣＰＵ３０は変換結果レジスタ２１からパルス密度変調データを読み取る。

なお、図４の例では、制御レジスタ１３に変換開始信号のリセット有が設定されているため、変換終了割込み要求信号によって図４（Ｂ）に示す変換開始信号はローレベルとされる。変換開始信号のリセット無が設定されているには、変換終了割込み要求信号が供給されても変換開始信号はハイレベルを維持し、変換ビットカウンタ１９は再び１からカウントを開始する。

このようにして、ＣＰＵ３０が高速動作を行っている場合にはデルタ・シグマＡＤ変換回路の変調部１０からＣＰＵ３０に供給するパルス密度変調データのビット数を小さくし、ＣＰＵ３０が低速動作を行っている場合には変調部１０からＣＰＵ３０に供給するパルス密度変調データのビット数を大きくすることができる。

＜バッテリパック＞
図５は、フューエルゲージＩＣを適用したバッテリパックの一実施形態のブロック図を示す。同図中、フューエルゲージＩＣ２００は、デジタル部２１０とアナログ部２５０とから大略構成されている。

デジタル部２１０内には、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３、フィルタ回路２９０が設けられている。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は内部バスにて相互に接続されている。

なお、ＣＰＵ２１１は図１のＣＰＵ３０に相当し、ＲＯＭ２１２は図１のメモリ３１に相当し、割込み制御部２１５は図１の割込み制御部３５に相当する。

ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行してフューエルゲージＩＣ２００全体を制御し、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。

割込み制御部２１５は、フューエルゲージＩＣ２００の各部から割込み要求を供給され、各割込み要求の優先度に応じて割込みを発生しＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バスを使用するかの制御を行う。

Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ラインに接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。

タイマ部２１９はシステムクロックをカウントし、そのカウント値はＣＰＵ２１１に参照される。パワーオンリセット部２２０はフィルタ回路２９０を介して接続されているポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生しフューエルゲージＩＣ２００の各部に供給する。

レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２はレジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続し、また、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。

テスト制御回路２２３は、テストポート２３７，２３８の入力を供給されると、その入力に応じて内部回路の状態を変化させて、フューエルゲージＩＣ２００の内部回路のテストが可能となる。

アナログ部２５０内には、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、デルタ・シグマ変調器２５９が設けられている。なお、デルタ・シグマ変調器２５９は図１の変調部１０に相当する。

発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。

選択制御回路２５３はポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２のいずれか一方の出力する発振周波信号を選択しシステムクロックとしてフューエルゲージＩＣ２００の各部に供給すると共に分周器２５４に供給する。また、選択制御回路２５３はリセット信号ＲＳＴと制御信号ＣＮＴを生成している。ところで、選択制御回路２５３はポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成しフューエルゲージＩＣ２００の各部に供給する。

電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６はフューエルゲージＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。

ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されており、電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出しアナログの検出電流をマルチプレクサ２５８に供給する。

マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出電流を順次選択してデルタ・シグマ変調器２５９に供給する。デルタ・シグマ変調器２５９は各検出値をデルタ・シグマ変換することでパルス密度変調データを内部バスを通してＣＰＵ２１１に供給し、ＣＰＵ２１１にてデジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際検出温度は温度補正のために使用される。

上記のフューエルゲージＩＣ２００は、バッテリ３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１にバッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続され、レギュレータ・保護回路３０４の電源出力端子がフューエルゲージＩＣ２００の電源Ｖｄｄのポート２３５が接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。

また、電流検出用の抵抗３０３のポート２７６との接続点はフューエルゲージＩＣ２００の電源Ｖｓｓのポート２３６が接続される。バッテリパック３００の端子３１３，３１４にはフューエルゲージＩＣ２００のポート２３１，２３２が接続されている。

１１−１〜１１−ｎ端子
１２マルチプレクサ
１３制御レジスタ
１５デルタ・シグマ変調器
１６サブクロック内部発振器
１７分周器
１８シフトレジスタ
１９変換ビットカウンタ
２１，２２変換結果レジスタ
３０ＣＰＵ
３１メモリ
３５割込み制御部

Claims

アナログ信号をパルス密度変調してパルス密度変調データを得る変調部と、高速動作と低速動作を含む複数の動作速度で処理を行い前記パルス密度変調データをパルスコード変調データに変換するＣＰＵを有し、アナログ信号をデジタル信号に変換するデルタ・シグマＡＤ変換回路であって、
前記変調部は、
パルス密度変調データをクロックによりシフトして保持するシフトレジスタと、
前記シフトレジスタの保持するパルス密度変調データを分割して保持し、保持内容を前記ＣＰＵから読み出される複数のレジスタと、
前記シフトレジスタが前記パルス密度変調データをシフトするビット数を前記ＣＰＵの動作速度に応じ前記高速動作時には第１の値であり前記低速動作には前記第１の値より大きい第２の値である所定値だけカウントして前記複数のレジスタの格納指示信号と、前記ＣＰＵに前記レジスタの読み出しを要求する読み出し要求信号を生成するカウンタと、
を有することを特徴とするデルタ・シグマＡＤ変換回路。
請求項１記載のデルタ・シグマＡＤ変換回路において、
前記変調部は、
前記ＣＰＵからの設定に応じて、前記カウンタから読み出し要求信号を供給されたときに前記カウンタの動作を指示する変換開始信号をリセットするリセット手段を
有することを特徴とするデルタ・シグマＡＤ変換回路。