JP4876945B2 - デジタル信号処理装置 - Google Patents

Description

本発明はデジタル信号処理装置に係り、特に、アナログ信号を取り込みデジタル信号に変換してデジタル処理するデジタル信号処理装置に関する。

近年、ＣＰＵなどのデジタル信号処理装置の発達に伴って、信号処理の分野ではアナログ信号をデジタル化して各種処理を行うようになっている。

アナログ信号をＣＰＵに取り込む際には、アナログ−デジタル変換器などを用いてデジタルデータに変換した後にＣＰＵに供給していた（特許文献１参照）。
特開平１１−２６４８４９号公報

しかるに、従来のデジタル信号処理装置でアナログ信号をデジタル処理する場合には、予めアナログ−デジタル変換して得られたデジタルデータをＣＰＵに供給してデジタル信号処理を行うものであった。このため、構成が複雑なアナログ−デジタル変換器が必須であるという問題があった。

本発明は上記の点に鑑みてなされたもので、簡単な構成でアナログ信号をデジタルデータに変換してデジタル処理が行うことができるデジタル信号処理装置を提供することを目的とする。

本発明の一実施態様によるデジタル信号処理装置は、アナログ信号をパルス密度変調してパルス密度変調信号を出力する変調手段（１１２）と、
前記パルス密度変調信号をパルスコード変調データに変換する変換プログラム（１４１）が記憶されたメモリ（１１４）と、
前記変調手段（１１２）から前記パルス密度変調信号を供給され、前記メモリ（１１４）に記憶された前記変換プログラム（１４１）に基づいて前記パルス密度変調信号をデジタル信号であるパルスコード変調データに変換するＣＰＵ（１１３）とを有し、
前記アナログ信号をデジタル信号に変換してデジタル処理することにより、簡単な構成でアナログ信号をデジタルデータに変換してデジタル処理が行うことができる。

前記デジタル信号処理装置において、
前記ＣＰＵ（１１３）は、間欠的に前記変換プログラムを起動して、前記変調手段から前記パルス密度変調信号を取り込み前記パルスコード変調データに変換する構成とすることができる。

前記デジタル信号処理装置において、
前記アナログ信号を検出して前記変調手段（１１２）に供給する検出手段（１１１）を有する構成とすることができる。

前記デジタル信号処理装置において、
前記検出手段（１１１）は、電池電圧を検出する電圧検出手段（１２１）と、
電池の充放電電流を検出する電流検出手段（１２３）と、
温度を検出する温度検出手段（１２２）と、
前記電圧検出手段（１２１）と前記電流検出手段（１２３）と前記温度検出手段（１２２）のいずれか１つが出力するアナログ信号を選択して前記変調手段（１１２）に供給する選択手段（１２４）とを有する構成とすることができる。

前記デジタル信号処理装置において、
前記アナログ信号は、電池の充放電電流であり、
前記メモリ（１１４）には、前記充放電電流を積算して電池残量を算出する残量算出プログラム（１４２）が記憶されており、
前記ＣＰＵ（１１３）は、前記メモリ（１１４）に記憶された前記残量算出プログラム（１４２）に基づいて前記充放電電流のパルスコード変調データを積算し電池残量を算出する構成とすることができる。

前記デジタル信号処理装置において、
前記変調手段（１１２）は、シグマ・デルタ変調器で構成とすることができる。

前記デジタル信号処理装置において、
前記検出手段（１１１）と前記変調手段（１１２）と前記メモリ（１１４）と前記ＣＰＵ（１１３）は、同一の半導体集積回路装置に搭載される構成とすることができる。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、簡単な構成でアナログ信号をデジタルデータに変換してデジタル処理が行うことができる。

図１は、本発明のデジタル信号処理装置の一実施形態のブロック構成図を示す。本実施形態は本発明のデジタル信号処理装置を電池残量検出回路１０１に適用したものについて説明を行う。

同図中、電池残量検出回路１０１は、例えば、単一の半導体基板上に形成されており、検出部１１１、シグマ・デルタ変調器１１２、ＣＰＵ１１３、メモリ１１４、レギュレータ１１５、通信回路１１６を含む構成とされている。

検出部１１１は、電圧検出部１２１、温度検出部１２２、電流検出部１２３、マルチプレクサ１２４を含む構成とされている。

電圧検出部１２１は、リチウムイオン電池１０２の両端に接続されており、電池１０２の電圧を検出する。電圧検出部１２１で検出された検出信号は、マルチプレクサ１２４に供給される。温度検出部１２２は、周囲温度を検出し、周囲温度に応じた検出信号を生成し、出力する。温度検出部１２２の検出信号は、マルチプレクサ１２４に供給される。

電流検出部１２３は、例えば、差動アンプから構成されており、電池１０２と端子Ｔ−との間に接続された電流検出抵抗Ｒｓの両端に接続されており、電流検出抵抗Ｒｓに流れる電流に応じて電流検出抵抗Ｒｓに発生する電圧を検出し、電池１０２の充放電電流に応じた検出信号を出力する。

なお、このとき、検出信号は、例えば、電池１０２に充放電電流が流れていないときに基準電圧Ｖ０となり、充電電流が流れているとき基準電圧Ｖ０を超える値となり、放電電流が流れているとき基準電圧Ｖ０未満の値となって出力される。電流検出部１２３の検出信号は、マルチプレクサ１２４に供給される。

マルチプレクサ１２４は、ＣＰＵ１１３からの制御信号に基づいて電圧検出部１２１の検出信号、温度検出部１２２の検出信号、電流検出部１２３の検出信号のいずれかを選択して、シグマ・デルタ変調器１１２に供給する。

シグマ・デルタ変調器１１２はマルチプレクサ１２４からのアナログ信号をＰＤＭ（パルス密度変調）つまり１ビットデジタル変調してＣＰＵ１１３に供給する。

ＣＰＵ１１３は、メモリ１１４に記憶されているデジタルフィルタ処理プログラムを実行してＰＤＭ信号を多ビットのデジタル値つまりＰＣＭ（パルスコード変調）データに変換する。更に、残量算出プログラム処理を実行して電池１０２の残量を算出する。なお、本明細書で言うＣＰＵにはマイクロプロセッサ等のプロセッサも含むものとする。

通信回路１１６は、ＣＰＵ１１３が算出した電池残量を外部回路に対して送信する。レギュレータ１１５は、電池１０２から電源を得て、電池残量回路１０１で必要となる電源電圧を生成し、電池残量検出回路１０１の各部に供給する。

＜シグマ・デルタ変調器の構成＞
図２は、シグマ・デルタ変調器１１２のブロック構成図を示す。同図中、シグマ・デルタ変調器１１２は、減算器１３１、積分器１３２、比較器１３３、遅延回路１３４、１ビットＤ／Ａ変換器１３５から構成されている。

減算器１３１は、入力端子Ｔｉｎにマルチプレクサ１２４から供給されたアナログ信号から１ビットＤ／Ａ変換器１３５の出力を減算して差分を得る。減算器１３１の出力する差分信号は、積分器１３２に供給される。

積分器１３２は、減算器１３１から供給された差分信号を積分する。積分器１３２の出力する積分信号は、比較器１３３に供給される。

比較器１３３は、積分器１３２から供給される積分信号と内部に設定された基準電圧Ｖ０とを比較して、例えば、積分信号が基準電圧より大きければ、ハイレベルとなり、積分されたアナログ信号が基準電圧より小さければ、ローレベルとなる信号を出力する。

比較器１３３の出力信号は、出力端子Ｔｏｕｔから出力されると共に、遅延回路１３４に供給される。遅延回路１３４は、比較器１３３の出力信号を１サンプリング期間だけ遅延させて出力する。

遅延回路１３４で遅延された信号は、１ビットＤ／Ａ変換器１３５に供給される。１ビットＤ／Ａ変換器１３５は、遅延回路１３４からの信号を１ビットＤ／Ａ変換して減算器１３１に供給する。

シグマ・デルタ変調器１１２の出力端子Ｔｏｕｔからはマルチプレクサ１２４からのアナログ信号をＰＤＭ（パルス密度変調）つまり１ビットデジタル変調した信号が出力される。

このシグマ・デルタ変調器１１２の出力端子Ｔｏｕｔから出力されるＰＤＭ信号は、ＣＰＵ１１３に供給される。ＣＰＵ１１３は、メモリ１１４に記憶されたプログラムに基づいて処理を実行する。

＜メモリのデータ構成＞
メモリ１１４は、２Ｋバイト程度の比較的小さい記憶容量のＲＯＭとＲＡＭなどの記憶媒体から構成されており、ＲＯＭにはＣＰＵ１１３で実行されるプログラムが記憶されている。メモリ１１４内のＲＯＭには、図３のデータ構成図に示すように、デジタルフィルタ処理プログラム１４１及び残量算出プログラム１４２が記憶されている。ＲＡＭはＣＰＵ１１３が実行する際の作業領域等に使用される。

デジタルフィルタ処理プログラム１４１は、例えば、シグマ・デルタ変調器１１２からのＰＤＭ信号に対してデジタルフィルタ処理を行い、シグマ・デルタ変調器１１２の出力するＰＤＭ信号を多ビットのデジタル値つまりＰＣＭデータに変換する処理を行うプログラムであり、例えば、デシメーションフィルタ処理を実行するプログラムである。

デシメーションフィルタ処理は、ＣＩＣ（Ｃａｓｃａｄｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｏｍｂｉｎａｔｏｒｉａｌ）フィルタ処理と、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ処理から構成される。なお、ＦＩＲフィルタ処理の代りにＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ処理を用いても良い。

残量算出プログラム１４２は、デジタルフィルタ処理プログラム１４１で変換されたＰＣＭデータを積算することにより、電池１０２の残量を算出する処理を行い、算出された残量をメモリ１１４に記憶する。

＜ＣＰＵの処理＞
次にＣＰＵ１１３での処理について説明する。図４は、ＣＰＵ１１３が実行する処理のフローチャートを示す。ＣＰＵ１１３は、消費電力を低減するために内蔵の割込タイマにより間欠的に処理を実行している。

ＣＰＵ１１３は、ステップＳ１−１でタイマ割込があると、ステップＳ１−２でシグマ・デルタ変調器１１２からＰＤＭ信号を取り込む。なお、ＣＰＵ１１３は例えばＰＤＭ信号の８ビット列に相当する所定期間（例えば１ｍｓｅｃ程度）毎にタイマ割込を発生する。

次にＣＰＵ１１３は、ステップＳ１−２でシグマ・デルタ変調器１１２から取り込んだＰＤＭ信号に対してデジタルフィルタ処理プログラム１４１を実行する。これによって、シグマ・デルタ変調器１１２から取り込んだＰＤＭ信号が多ビットのデジタル値つまりＰＣＭデータに変換される。

なお、このとき、ＣＰＵ１１３は、マルチプレクサ１２４を制御して、電圧検出部１２１、温度検出部１２２、電流検出部１２３からのアナログ検出信号に基づくＰＤＭ信号を順次取り込んで、デジタルフィルタ処理プログラム１４１によって順次ＰＣＭデータに変換して、メモリ１１４に記憶する。

次にＣＰＵ１１３は、ステップＳ１−４で残量算出プログラム１４２を実行してＰＣＭデータに変換した電圧値、温度、電流値に基づいて電池１０２の残量を算出する。例えば、電流値を積算することにより、電池残量を算出している。このとき、電圧値及び温度により補正を行っている。

＜デシメーションフィルタ処理＞
デシメーションフィルタ処理について説明する。図５はハードウェア構成のデシメーションフィルタの一実施形態のブロック構成図を示す。デシメーションフィルタは、ＣＩＣフィルタ部１５１とＦＩＲフィルタ部１５２から構成されている。

ＣＩＣフィルタ部１５１は、縦続接続された３段の積分回路１５３，１５４，１５５と、デシメーション回路１５６と、縦続接続された３段の微分回路１５７，１５８，１５９から構成されている。

積分回路１５３〜１５５それぞれは、入力データと遅延素子１６２の出力データを加算する加算器１６１と、加算器１６１の出力データを１サンプリング期間だけ遅延して加算器１６１に供給する遅延素子１６２から構成される。微分回路１５７〜１５９それぞれは、入力データを１サンプリング期間だけ遅延する遅延素子１６３と、入力データから遅延素子１６３の出力データを減算する減算器１６４と、減算器１６４の出力データをＮで除算する除算器１６５から構成される。

デシメーション回路１５６は、積分回路１５５の出力データをＮサンプリング期間に１回取り出すことでデータの間引きを行い、取り出したＰＣＭデータを微分回路１５７に供給する。

端子１７５に供給されたＰＤＭ信号は積分回路１５３〜１５５で積分されてＰＣＭデータとされた後、デシメーション回路１５６でＮ：１のデシメーションを行われ、更に微分回路１５７〜１５９で微分されてＰＣＭデータとして出力される。

ＦＩＲフィルタ部１５２は、縦続接続されたｉ段の遅延素子１７１_１〜１７１ｉと、ｉ段の遅延素子１７１それぞれの出力するＰＣＭデータに係数Ａ_１〜Ａｉそれぞれを乗算する乗算器１７２_１〜１７２ｉと、乗算器１７２_１〜１７２ｉそれぞれの出力を加算する加算器１７３と、デシメーション回路１７４から構成されている。

積分回路１５５の出力するＰＣＭデータは遅延素子１７１_１〜１７１ｉで順次遅延され、乗算器１７２_１〜１７２ｉで係数Ａ_１〜Ａｉそれぞれを乗算された後、加算器１７３で総和が取られる。加算器１７３の出力するＰＣＭデータはデシメーション回路１７４でＭサンプリング期間に１回取り出すことでデータの間引きを行われ（Ｍ：１のデシメーション）、デジタルフィルタ処理されて端子１７６から出力される。

ＣＰＵ１１３が実行するデジタルフィルタ処理プログラム１４１は、図５に示すハードウェア構成のデシメーションフィルタと同様の処理をソフトウェアによって実現したものである。

図６は、ステップＳ１−２でＣＰＵ１１３が実行するデジタルフィルタ処理の詳細なフローチャートを示す。同図中、ＣＰＵ１１３は、ステップＳ２−１で例えば８ビット列のＰＤＭ信号をメモリ１１４から読み出して積分回路１５３〜１５５と同等の積分処理を行う。次に、ステップＳ２−２でＮ：１のデシメーション処理を行い、ステップＳ２−３で微分回路１５７〜１５９と同等の微分処理を行って、得られたＰＣＭデータをメモリ１１４に書き込む。

更にＣＰＵ１１３は、ステップＳ２−４でメモリ１１４からｉ個のＰＣＭデータ及び予めメモリ１１４に書き込まれているｉ個の係数Ａ_１〜Ａｉを順次読み出して、乗算器１７２_１〜１７２ｉと同等の乗算処理を行う。次に、ステップＳ２−５で加算器１７３と同等の加算処理を行い、更にステップＳ２−６でＭ：１のデシメーション処理を行って、得られたＰＣＭデータをメモリ１１４に書き込む。

図７は、本発明の一実施形態の動作説明図を示す。同図中、時刻ｔ１１、ｔ１２、ｔ１３はタイマ割込のタイミングを示している。時刻ｔ１１、ｔ１２、ｔ１３でタイマ割込があると、ＣＰＵ１１３は、ステップＳ１−２でシグマ・デルタ変調器１１２からＰＤＭ信号を取り込み、ステップＳ１−３でデジタルフィルタ処理プログラム１４１に応じた処理を実行することにより電圧検出部１２１、温度検出部１２２、電流検出部１２３で取得されたアナログ信号をＰＣＭデータに変換する。

ＣＰＵ１１３は、ステップＳ１−３で取得したＰＣＭデータに基づいて電池１０２の残量を算出する。算出された電池残量はメモリ１１４に記憶される。メモリ１１４に記憶された電池残量は、外部回路からの要求に基づいて呼び出され、通信回路１１６を介して外部回路に送信される。

本実施形態によれば、シグマ・デルタ変調器１１２でアナログ信号をＰＤＭ信号とし、このＰＤＭ信号をＣＰＵ１１３でデジタルフィルタ処理することによってＰＣＭデータに変換しているので、構成が複雑なＡＤ変換器を簡単な構成のシグマ・デルタ変調器１１２に置き換えることができ、更にＣＰＵ１１３で電池の残量算出処理を行うことができる。これは、ＣＰＵ１１３における残量算出処理の負荷が軽微であり、デジタルフィルタ処理を十分に実行できることから実現できたものである。

なお、本実施形態では、検出部１１１、シグマ・デルタ変調器１１２、ＣＰＵ１１３、メモリ１１４を同一の半導体チップ上に搭載しているが、検出部１１１及びシグマ・デルタ変調器１１２のアナログ回路と、ＣＰＵ１１３及びメモリ１１４のデジタル回路とを別々の半導体チップとしてもよい。更に、検出部１１１を１チップの半導体装置で構成し、シグマ・デルタ変調器１１２及びＣＰＵ１１３並びにメモリ１１４を同一の半導体装置に搭載するようにしてもよい。また、ＣＰＵ１１３及びメモリ１１４を電池パックの外部に設けるようにしてもよい。本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々の変形例が可能である。

本発明のデジタル信号処理装置の一実施形態のブロック構成図である。 シグマ・デルタ変調器のブロック構成図である。 メモリのデータ構成図である。 ＣＰＵが実行する処理のフローチャートである。 ハードウェア構成のデシメーションフィルタの一実施形態のブロック構成図である。 ステップＳ１−２のデジタルフィルタ処理の詳細なフローチャートである。 本発明の一実施形態の動作説明図である。

符号の説明

１０１ 電池残量検出回路
１１１ 検出部
１１２ デルタシグマ変調器
１１３ ＣＰＵ
１１４ メモリ
１１５ レギュレータ
１１６ 通信回路
１２１ 電圧検出部
１２２ 温度検出部
１２３ 電流検出部
１２４ マルチプレクサ
１３１ 減算器
１３２ 積分器
１３３ 比較器
１３４ 遅延回路
１３５ １ビットＤ／Ａ変換器
１４１ 残量算出プログラム
１４２ デジタルフィルタ処理プログラム
１５１ ＣＩＣフィルタ部
１５２ ＦＩＲフィルタ部
１５３，１５４，１５５ 積分回路
１５６，１７４ デシメーション回路
１５７，１５８，１５９ 微分回路
１７１_１〜１７１ｉ 遅延素子
１７２_１〜１７２ｉ 乗算器
１７３ 加算器

Claims (7)

1. アナログ信号をパルス密度変調してパルス密度変調信号を出力する変調手段と、
   前記パルス密度変調信号をパルスコード変調データに変換する変換プログラムが記憶されたメモリと、
   前記変調手段から前記パルス密度変調信号を供給され、前記メモリに記憶された前記変換プログラムに基づいて前記パルス密度変調信号をデジタル信号であるパルスコード変調データに変換するＣＰＵとを有し、
   前記アナログ信号をデジタル信号に変換してデジタル処理することを特徴とするデジタル信号処理装置。
2. 請求項１記載のデジタル信号処理装置において、
   前記ＣＰＵは、間欠的に前記変換プログラムを起動して、前記変調手段から前記パルス密度変調信号を取り込み前記パルスコード変調データに変換することを特徴とするデジタル信号処理装置。
3. 請求項２記載のデジタル信号処理装置において、
   前記アナログ信号を検出して前記変調手段に供給する検出手段を
   有することを特徴とするデジタル信号処理装置。
4. 請求項３記載のデジタル信号処理装置において、
   前記検出手段は、電池電圧を検出する電圧検出手段と、
   電池の充放電電流を検出する電流検出手段と、
   温度を検出する温度検出手段と、
   前記電圧検出手段と前記電流検出手段と前記温度検出手段のいずれか１つが出力するアナログ信号を選択して前記変調手段に供給する選択手段と
   を有することを特徴とするデジタル信号処理装置。
5. 請求項２乃至４のいずれか１項記載のデジタル信号処理装置において、
   前記アナログ信号は、電池の充放電電流であり、
   前記メモリには、前記充放電電流を積算して電池残量を算出する残量算出プログラムが記憶されており、
   前記ＣＰＵは、前記メモリに記憶された前記残量算出プログラムに基づいて前記充放電電流のパルスコード変調データを積算し電池残量を算出することを特徴とするデジタル信号処理装置。
6. 請求項２乃至５のいずれか１項記載のデジタル信号処理装置において、
   前記変調手段は、シグマ・デルタ変調器であることを特徴とするデジタル信号処理装置。
7. 請求項３乃至６のいずれか１項記載のデジタル信号処理装置において、
   前記検出手段と前記変調手段と前記メモリと前記ＣＰＵは、同一の半導体集積回路装置に搭載されていることを特徴とするデジタル信号処理装置。

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