JP2001330468A - デジタル計器の信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な方法にてデジタルフィルタにおけるノ
イズカット効果を向上させることのできるデジタル計器
の信号処理回路を提供すること。 【解決手段】 デジタルフィルタ２６は、Ａ／Ｄ変換部
６の出力データを積和演算処理する積和演算手段２６ａ
と、この出力データを平均化する平均化手段２６ｃと、
これらの間に設けられたデータ選択手段２６ｂとから成
り、データ選択手段２６ｂにおける選択により、積和演
算手段２６ａの出力データを少なくとも１つおきに平均
化手段２６ｃに入力させる。すなわち、データ列の間を
少なくとも１つ以上抜いて平均化手段２６ｃに取り込ま
せることによりサンプリング周波数を小さくして、これ
と比例関係にあるデジタルフィルタ２６のカットオフ周
波数を小さくするようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばデジタルロ
ードセルなどのデジタル計器に使用される信号処理回路
に関し、更に詳しくはデジタルフィルタにおけるカット
オフ周波数を小さくして低ノイズ化を図るようにしたデ
ジタル計器の信号処理回路に関する。

【０００２】

【従来の技術】図１４は、デジタル計器として、例えば
特開平１−２５００２８号公報に示されているデジタル
ロードセル１を示す。荷重検出部としての起歪体４０
（図１５に示される）に信号処理回路基板１６が、起歪
体４０に形成されたねじ孔４１ｂにねじ４１ａを螺着さ
せることにより取り付けられている。起歪体４０の中央
部の小径部４０ｃの周面には４つのストレインゲージ
（図示では２つであるがこの裏面に更に２つある）４２
が貼付されている。これら４つのストレインゲージ４２
は電気的に接続されブリッジ回路２を構成している。起
歪体４０の両端面の荷重受け面４０ａ、４０ｂに荷重が
作用すると小径部４０ｃはひずみ、このひずみはストレ
インゲージ４２にて検出され、ひずみの大きさに応じた
電圧がブリッジ回路２より出力される。

【０００３】図１６は、従来のデジタルロードセルにお
ける信号処理回路のブロック図の一例を示す。

【０００４】ブリッジ回路２の出力側はプリアンプ３の
入力側に接続され、プリアンプ３の出力側はローパスフ
ィルタ５の入力側に接続され、ローパスフィルタ５の出
力側はＡ／Ｄ変換部６の入力側に接続されている。Ａ／
Ｄ変換部６の出力側はデジタルフィルタ２４の入力側に
接続され、デジタルフィルタ２４の出力側はＣＰＵ７に
接続している。ＣＰＵ７には、クロック信号発生器１３
より例えば４．１９ＭＨｚのクロック信号が与えられ
る。また、ＣＰＵ７は温度センサ１０の出力側と接続さ
れ温度センサ１０の検出信号が入力される。更に、ＣＰ
Ｕ７は表示部９と接続され、ＣＰＵ７によって各種演算
処理された値は表示部９へと出力される。

【０００５】ブリッジ回路２及びＡ／Ｄ変換部６にはロ
ードセル電圧印加回路８ｂが接続され、ブリッジ回路２
に電圧を供給するとともにＡ／Ｄ変換部６に基準電圧を
供給する。

【０００６】図１７は、Ａ／Ｄ変換部６の詳細な構成を
示すブロック図である。最前段には差動増幅器２１が配
設され、その正極入力端子にはローパスフィルタ５から
のアナログ信号が入力する。負極入力端子には１ビット
Ｄ／Ａ変換器２５から例えば＋３．８Ｖまたは０Ｖの電
圧が入力する。差動増幅器２１の出力側には積分器２２
が接続されている。積分器２２の出力側は比較器２３の
正極入力端子に接続され、比較器２３の負極入力端子に
はロードセル電圧印加回路８ｂより基準電圧が供給され
る。比較器２３の出力側はデジタルフィルタ２４の入力
側に接続されている。また、比較器２３の出力信号は１
ビットＤ／Ａ変換器２５を介して差動増幅器２１の負極
入力端子にフィードバックされる。

【０００７】次に、デジタルロードセル１の作用につい
て説明する。

【０００８】デジタルロードセル１の電源としては、例
えば６Ｖの電池が使用され、これからレギュレータ１１
によって３Ｖと５Ｖの２つの電圧が形成される。このう
ち３ＶはＣＰＵ７の電源電圧として使用される。５Ｖは
ロードセル電圧印加回路８ｂに供給されブリッジ回路２
に印加されるとともに、Ａ／Ｄ変換部６に基準電圧とし
て供給される。

【０００９】上述した起歪体４０に荷重が加わることに
よりひずみを起こし、ブリッジ回路２の平衡はくずれ、
そのひずみ量に比例した電圧がプリアンプ３へと出力さ
れる。このアナログ信号はプリアンプ３にて増幅され、
更にローパスフィルタ５にて高周波成分が取り除かれて
Ａ／Ｄ変換部６へと入力する。

【００１０】次に、Ａ／Ｄ変換部６での作用について図
１７及び図１８を参照して説明する。図１７は、例えば
デルタ・シグマ変調方式のＡ／Ｄコンバータの構成を示
し、それはＡ／Ｄ変換部６と、デジタルフィルタ２４と
から構成される。Ａ／Ｄ変換部６はアナログ信号の入力
を受け、非常に高いレートで１ビットのデジタルデータ
を出力し、デジタルフィルタ２４はその１ビットのデジ
タルデータを受けて低レートの非常に高い分解能（例え
ば１６ビット）のデジタルデータを出力する。

【００１１】差動増幅器２１の正極入力端子にはアナロ
グローパスフィルタ５からのアナログ信号が入力し、そ
のアナログ入力電圧から、負極入力端子に１ビットＤ／
Ａコンバータ２５より入力する＋３．８Ｖまたは０Ｖが
差し引かれる。その結果生ずる出力電圧Ｖ１は積分器２
２の入力となる。積分器２２はアナログアキュムレータ
として作用し、Ｖ１の入力電圧は１クロックサイクル前
のＶ２に加算され新たな出力電圧Ｖ２となる。このＶ２
は比較器２３の正極入力端子に入力し、ロードセル電圧
印加回路８ｂより負極入力端子に供給される基準電圧と
比較される。基準電圧以上であれば１ビットデジタル信
号「１」をデジタルフィルタ２４及び１ビットＤ／Ａコ
ンバータ２５へと出力し、１ビットＤ／Ａコンバータ２
５はＶ３＝＋３．８Ｖを出力する。基準電圧より小さけ
れば１ビットデータ「０」をデジタルフィルタ２４及び
１ビットＤ／Ａコンバータ２５へと出力し、１ビットＤ
／Ａコンバータ２５はＶ３＝０Ｖを出力する。これら動
作はそれぞれのクロックサイクル間に１度行われる。

【００１２】以上の動作について図１８を参照して具体
的な数値を用いて説明すると、先ず、Ｖ１、Ｖ２、Ｖ３
は全て０に初期設定され、そして、アナログ入力電圧は
例えば０．６Ｖになると仮定する。クロックサイクル１
では、Ｖ１、Ｖ２は０．６Ｖであり、比較器２３におけ
る、基準電圧（例えば３．８Ｖ）との比較結果によりＶ
２（＝０．６Ｖ）は基準電圧より小とされ１ビットデー
タ「０」が出力され、Ｖ３は０Ｖとなる。次のクロック
サイクル２では、差動増幅器２１において、（正極入力
端子への入力０．６Ｖ−負極入力端子への入力０Ｖ）が
演算され、Ｖ１＝０．６Ｖが出力される。積分器２２に
おいては、このＶ１＝０．６Ｖに前クロックサイクルの
Ｖ２＝０．６Ｖが加算され新たなＶ２＝１．２Ｖが出力
される。このＶ２＝１．２Ｖは、クロックサイクル１の
場合と同様に比較器２３にて基準電圧と比較されて基準
電圧（３．８Ｖ）より小とされ１ビットデータ「０」が
デジタルフィルタ２４に出力され、１ビットＤ／Ａコン
バータ２５の出力Ｖ３は０Ｖとなり、差動増幅器２１の
負極入力端子にフィードバックされる。以下同様な動作
がクロックサイクルごとに繰り返される。

【００１３】クロックサイクル７では、比較器２３での
Ｖ２と基準電圧との比較において、Ｖ２＝４．２Ｖ≧基
準電圧（３．８Ｖ）であるので、１ビットデータ「１」
がデジタルフィルタ２４に出力され、１ビットＤ／Ａコ
ンバータ２５の出力Ｖ３は３．８Ｖとなり、差動増幅器
２１の負極入力端子にフィードバックされる。

【００１４】クロックサイクル２とクロックサイクル２
１では全てのＶ１、Ｖ２、Ｖ３が同一なので、もし差動
増幅器２１へのアナログ入力（０．６Ｖ）が変化しない
ならば、クロックサイクル２から２０までの周期が繰り
返される。この周期間のＶ３の平均値｛（３．８×３）
／１９｝＝０．６がアナログ入力値０．６Ｖになる。

【００１５】以上のＡ／Ｄ変換部６より出力された１ビ
ットのデータ列はデジタルフィルタ２４へと入力する。

【００１６】次に、図１９を参照してデジタルフィルタ
２４での作用について説明する。

【００１７】図１９は例えばＦＩＲ型のデジタルフィル
タの構成を示し、遅延素子（遅延メモリ）２７と、フィ
ルタ係数ａ１〜ａＮの乗算器２９と、加算器２８とから
成る。最新のデータは図の一番左側から入力し、一番左
の乗算器２９にてフィルタ係数ａ１がかけられ加算器２
８へと送られる。そして、この１回の処理後、入力した
データは遅延素子２７に送られ、そこで保持遅延されて
１つ右の位置へ移動し、この位置に対応する乗算器２９
にてフィルタ係数ａ２がかけられ加算器２８へと送られ
る。そして、あらためて最新のデータを１番左の位置へ
入力する。入力されたデータは１回の処理後、右の位置
へ移動していき、各データにはそれぞれ対応するフィル
タ係数をかけ合わせ、その結果を加算器２８にて加算し
て、デジタルフィルタ２４の出力となる（例えば１６ビ
ット）。フィルタ係数の個数や、どのような値にするか
によって各種フィルタの特性は決められるが、デルタ・
シグマ方式のＡ／Ｄコンバータでは、ローパスフィルタ
としてデジタルフィルタ２４を用いている。すなわち、
上述の積和演算処理によって原信号（アナログ信号）に
含まれる高周波成分を取り除いてノイズカット効果を得
るようにしている。

【００１８】そして、デジタルフィルタ２４の出力はＣ
ＰＵ７へと送られ、温度補正などの各種補正が行われ
て、表示部９に出力されデジタル表示される。

【００１９】

【発明が解決しようとする課題】ブリッジ回路２からの
アナログ出力は微弱であり、よってノイズの影響をうけ
やすい。上述した従来例ではアナログローパスフィルタ
５やデジタルローパスフィルタ２４で高周波成分を除去
するようにしているが、重量の計量に用いられるロード
セルのような場合では静荷重の検出が行われるので、よ
ってブリッジ回路２からのアナログ出力が一定となっ
た、すなわち直流のときの値を被計量物の荷重として検
出する。従って、高周波のノイズに限らず、より低い周
波数のノイズでも混入すると精度良く安定した値が得ら
れなくなってしまう。

【００２０】そこで、本発明は容易にデジタルフィルタ
におけるノイズカット効果の向上を図れるデジタル計器
の信号処理回路を提供することを課題とする。

【００２１】

【課題を解決するための手段】以上の課題を解決するに
あたり、本発明では、デジタルフィルタは、Ａ／Ｄ変換
部の出力信号を受け積和演算処理を行う積和演算手段
と、この出力データを平均化する平均化手段と、これら
積和演算手段と平均化手段との間に設けられるデータ選
択手段とから成る。そして、データ選択手段における選
択により、積和演算手段の出力データを少なくとも１つ
おきに平均化手段に入力させる。すなわち、データ列の
間を少なくとも１つ以上抜いて平均化手段に取り込ませ
ることによりサンプリング周波数を小さくして、これと
比例関係にあるデジタルフィルタのカットオフ周波数を
小さくするようにしている。これにより、平均化手段に
取り込むべきデータ列の間を抜いて選択的に取り込むと
いう簡単な操作で、実質的にサンプリング周波数を小さ
くでき、よってカットオフ周波数も小さくしてノイズカ
ット効果を高められる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２３】本実施の形態では、従来と同様、デジタル
計器として図１４に示すデジタルロードセルに発明を適
用して説明する。図１は、その信号処理回路の構成を示
すブロック図であり、図２はその要部のブロック図であ
る。従来と同じ構成部分には同一の符号を付しその詳細
な説明は省略する。

【００２４】ブリッジ回路２の出力側はプリアンプ（増
幅器）３の入力側に接続され、プリアンプ３の出力側は
スイッチ回路１７の入力側に接続され、スイッチ回路１
７の出力側はサンプル・ホールド回路４の入力側に接続
され、サンプル・ホールド回路４の出力側はローパスフ
ィルタ５の入力側に接続され、ローパスフィルタ５の出
力側はＡ／Ｄ変換部６の入力側に接続されている。

【００２５】Ａ／Ｄ変換部６は、図２に示されるように
従来と同じ構成であり、ローパスフィルタ５の出力と１
ビットＤ／Ａ変換器２５の出力Ｖ３とを比較しその差を
増幅する差動増幅器２１、差動増幅器２１の出力Ｖ１を
１サイクル前の出力値Ｖ２に加算して新たなＶ２として
出力する積分器２２、積分器２２の出力Ｖ２と基準電圧
とを比較し、その比較結果により「０」か「１」かの１
ビット信号を出力する比較器２３、比較器２３の１ビッ
ト信号を受け「０」か「１」かに応じて０Ｖか＋３．８
Ｖのアナログ電圧を差動増幅器２１にフィードバックす
る１ビットＤ／Ａ変換器２５とから構成される。

【００２６】Ａ／Ｄ変換部６の出力側、すなわち比較器
２３の出力側にはデジタルフィルタ２６が接続されてい
る。デジタルフィルタ２６は、Ａ／Ｄ変換部６の出力信
号を受け積和演算処理を行う、上述した図１９に示す構
成の積和演算手段２６ａと、この出力の平均をとる平均
化手段２６ｃと、これら積和演算手段２６ａと平均化手
段２６ｃとの間に設けられたデータ選択手段２６ｂとか
ら成る。

【００２７】デジタルフィルタ２６の平均化手段２６ｃ
はＣＰＵ７に接続され、平均化手段２６ｃの出力はＣＰ
Ｕ７にて温度補正などの各種補正が行われ、表示部９に
伝送されデジタル表示される。ＣＰＵ７には、クロック
信号発生器１３より例えば４．１９ＭＨｚのクロック信
号が与えられる。

【００２８】ブリッジ回路２には、これに電圧を供給す
るロードセル電圧印加回路８ｂが接続され、このロード
セル電圧印加回路８ｂの入力側にはロジック回路８ａの
出力側が接続されている。更にロジック回路８ａの入力
側には、例えば５００Ｈｚのクロック信号発生器１２が
接続されている。

【００２９】また、ロードセル電圧印加回路８ｂの出力
側はサンプル・ホールド回路８ｃ、ローパスフィルタ８
ｄを介してＡ／Ｄ変換部６にも接続されている。これに
より、ロードセル電圧印加回路８ｂからＡ／Ｄ変換部６
に基準電圧が与えられる。

【００３０】次に、本実施の形態によるデジタルロード
セルの作用について説明する。

【００３１】デジタルロードセルの電源としては、例え
ば６Ｖの電池が使用され、これからレギュレータ１１に
よって３Ｖと５Ｖの２つの電源電圧が形成される。この
うち、３ＶはＣＰＵ７の電源電圧として用いられる。５
Ｖはロードセル電圧印加回路８ｂに供給され、ここで更
に例えば３．８Ｖの電圧が形成される。ブリッジ回路２
には、例えば特開昭６２−２６６４６９号公報に示され
ているように間欠的に電圧が印加される。これにより、
ブリッジ回路２にて消費される電力を小さくすることが
できる。すなわち、ロードセル電圧印加回路８ｂはスイ
ッチ回路であり、ロジック回路８ａによってタイミング
をとられて例えば５００Ｈｚの周波数で、図３Ａに示さ
れるように正負両極性のパルス状で３．８Ｖの電圧がブ
リッジ回路２に印加される。図３ＡにおいてＴは１周期
を示し、１／Ｔ＝５００Ｈｚである。

【００３２】上述した起歪体４０に荷重が加わることに
よりブリッジ回路２の平衡はくずれ、その荷重に比例し
た電圧がプリアンプ３へと出力される。このアナログ出
力信号は、ブリッジ回路２に印加される電圧と同様、５
００Ｈｚの周波数でパルス状に出力されプリアンプ３に
て増幅される。図３Ｂはそのプリアンプ３の出力信号を
示す。

【００３３】プリアンプ３の出力信号はスイッチ回路１
７に入力する。スイッチ回路１７では図３Ｃに示される
ように同一の極性をもつパルス列に変えられる。

【００３４】スイッチ回路１７の出力信号はサンプル・
ホールド回路４に入力される。サンプル・ホールド回路
４においては、パルス状の信号の出力レベルを次のパル
スの立ち上がりまで保持して図３Ｄに示されるように連
続的な信号にする。

【００３５】そして、この連続的なアナログ信号はロー
パスフィルタ５にて平滑化されて（図３Ｅ）、Ａ／Ｄ変
換部６へと入力される。

【００３６】ロードセル電圧印加回路８ｂからの３．８
Ｖの間欠的な電圧は、サンプル・ホールド回路８ｃにも
印加されており、上述したサンプル・ホールド回路４で
の作用と同様に連続的なアナログ信号とされ、ローパス
フィルタ８ｄにて平滑化され、Ａ／Ｄ変換部６に基準電
圧として供給される。これにより、ロードセル電圧印加
回路８ｂにおいて形成される電圧に変動が生じても、Ａ
／Ｄ変換部６では、ブリッジ回路２側から入力する信号
と、サンプル・ホールド回路８ｃ及びローパスフィルタ
８ｄを介して入力する信号とにより変動分が打ち消さ
れ、電圧変動の影響を相殺できる。

【００３７】Ａ／Ｄ変換部６においては、従来と同様、
最後段に配設された比較器２３より１ビットのデジタル
信号が所定のクロック周期で出力される。そして、デジ
タルフィルタ２６の積和演算手段２６ａに取り込まれ積
和演算処理され、例えば１６ビットのデータが出力され
る。そして、出力された１６ビットのデータは例えば１
６個ずつの平均を平均化手段２６ｃにて演算される。こ
のとき、積和演算手段２６ａより出力される全てのデー
タ列を平均化手段２６ｃに入力させるのではなく、デー
タ選択手段（これはＣＰＵ７からの制御信号を受けて動
作するスイッチ回路）２６ｂにより、少なくとも１つお
きに平均化手段２６ｃへと入力させる。

【００３８】すなわち、積和演算手段２６ａより出力さ
れるデータを全て順次、平均化手段２６ｃに送り込むの
ではなく、例えば１つ入力させたら次のデータをとばし
て２つ後のデータを入力させる。あるいは間を抜かすデ
ータの数は１つに限らず２つ、３つ、４つ・・・・とい
うようにデータ列をとびとびに入力させていく。そし
て、平均化手段２６ｃではそれら取り込まれたデータの
みを用いて平均化を行う。取り込むデータ列間の間を抜
くことにより、平均化手段２６ｃにデータが取り込まれ
るサンプリング周期が大きくなり、すなわちサンプリン
グ周波数が小さくなり、これと比例関係にあるカットオ
フ周波数が小さくなる。例えば、１つおきにデータを取
り込むとカットオフ周波数は１／２に、２つおきにする
とカットオフ周波数は１／３に、３つおきにするとカッ
トオフ周波数は１／４というように小さくなっていく。
従って、起歪体に一定の静荷重が作用してブリッジ回路
２のアナログ出力信号が一定（直流）であるべき状態に
おいてノイズが混入している場合には、より低い周波数
成分まで除去できるようになるのでデジタルフィルタ２
６のローパスフィルタとしての性能が向上することにな
る。

【００３９】次に、平均化手段２６ｃにて、例えば２つ
ずつのデータの移動平均を演算処理していく例を用いて
上記の作用について説明する。

【００４０】図４はアナログ信号の時間経過による出力
の変移を示すグラフである。図５は、図４に示すアナロ
グ信号を量子化したグラフである。図６は、図５に示す
量子化データ列を間を抜くことなく順次平均化手段２６
ｃに入力させて、１番目のデータと２番目のデータ、２
番目のデータと３番目のデータ、・・・というように２
個ずつの移動平均演算を行ったときのグラフである。図
７は、図５に示す量子化データを１つおきに平均化手段
２６ｃに入力させて、１番目のデータと３番目のデー
タ、３番目のデータと５番目のデータ、・・・というよ
うに１つおきの２個の移動平均演算を行ったときのグラ
フである。１つおきの移動平均をとっていったときのサ
ンプリング周期２ｔは、全てのデータについて順次移動
平均をとっていったときのサンプリング周期ｔの２倍と
なる。

【００４１】順次連続的に２個ずつの移動平均をとって
いった場合は、図１０Ａに示すように、積和演算手段２
６ａよりデータが周期ｔで出力されており、例えば１番
目のデータが平均化手段２６ｃに入力すると、このｔ秒
後に次の２番目のデータが入力し、１番目と２番目のデ
ータの平均が演算される。本実施の形態では、図１０Ｂ
に示すように、１番目のデータが入力後、２番目のデー
タは入力させないで、３番目のデータを次に入力させ
る。従って、平均化手段２６ｃにデータが取り込まれる
サンプリング周期は２ｔとなり図１０Ａに示す従来の２
倍となり、よってサンプリング周波数は１／２小さくな
る。従って、平均化手段２６ｃにおいてサンプリング周
波数と比例関係にあるカットオフ周波数も１／２小さく
なる。

【００４２】このことは、図８及び図９を参照すること
でも理解できる。図８は、図４のアナログ信号の一定値
部分にノイズが混入している状態を示し、図９はその部
分を量子化したグラフである。図９の量子化データのう
ちで順次隣接する２個のデータの移動平均をとっていく
よりも、データ列の間を抜いて例えば８番目のデータと
１５番目のデータの平均をとった方がアナログ信号の変
動分をより平滑化できる。

【００４３】以上のように、デジタルフィルタ２６にお
ける平均化手段２６ｃに入力するデータを選択的にする
という簡単な方法でカットオフ周波数を小さくすること
ができ、ノイズカット効果を高めることができる。従っ
て、信頼性の高い計量が行える。

【００４４】また、本実施の形態ではブリッジ回路２で
の消費電力を低減するために、例えば５００Ｈｚの周波
数で間欠的に電圧が印加されている。更に、プリアンプ
（オペアンプ）３を構成するトランジスタとして、バイ
ポーラトランジスタに比べて低消費電力なＣ−ＭＯＳト
ランジスタを用いている。

【００４５】図１１はＣ−ＭＯＳトランジスタとバイポ
ーラトランジスタそれぞれについて、動作される周波数
と発生するノイズレベルとの関係を示すグラフである。
これによると、５００Ｈｚにて動作されるＣ−ＭＯＳト
ランジスタは同じ周波数にて動作されるバイポーラトラ
ンジスタに比べて発生するノイズのレベルが大きくなっ
ている。また、ある周波数以上ではＣ−ＭＯＳトランジ
スタとバイポーラトランジスタのノイズレベルはほぼ同
レベルとなるが、この周波数域での使用は動作が不安定
になってしまう。

【００４６】そこで、本実施の形態ではＣ−ＭＯＳトラ
ンジスタにおけるソースとドレイン間の面積を大きくす
ることにより、発生するノイズを低減させるようにし
た。図１３は、例えばｎ型のシリコン基板３１上に形成
されたＣ−ＭＯＳ回路の平面図を示す。ｎ型のシリコン
基板３１上にｐ型不純物を拡散させることによってソー
ス３４とドレイン３５を形成したｐＭＯＳ３７と、ｎ型
のシリコン基板３１上にｐ型不純物を拡散させてｐ−ウ
ェル３６を形成した後、このｐ−ウェル３６にｎ型の不
純物を拡散させてソース３４とドレイン３５を形成した
ｎＭＯＳ３８とからＣ−ＭＯＳ回路は構成される。ｐＭ
ＯＳ３７とｎＭＯＳ３８とはアルミニウム配線３２によ
って接続されている。また、ゲートはシリコン基板３１
上に酸化シリコン及びこの上にポリシリコン３３を積層
して形成されている。

【００４７】図１２に示されるように、Ｃ−ＭＯＳトラ
ンジスタにおいてそのソースとドレイン間の面積とノイ
ズレベルとの関係は反比例にあり、本実施の形態では、
図１３において符号Ｓで示されるソース３４とドレイン
３５間の平面的に見た面積を、標準的なサイズのＣ−Ｍ
ＯＳトランジスタに比べて、約４００倍の大きさとして
いる。これにより、５００Ｈｚで動作させてもノイズレ
ベルをバイポーラトランジスタを用いた場合とほぼ同レ
ベルとすることができ、低消費電力化と低ノイズ化の両
方の効果が得られる。

【００４８】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。

【００４９】デジタルロードセルに限らず、例えばデジ
タル温度計やデジタル電圧計などの他のデジタル計器の
信号処理回路にも本発明は適用可能である。特に、直流
の微小電圧を計測するデジタル計器に有効となる。

【００５０】また、以上の実施の形態では、ブリッジ回
路２へは、例えば５００Ｈｚの周波数で間欠的に電圧を
印加したが、連続的な電圧を印加させた場合にも、デジ
タルフィルタ２６でのカットオフ周波数を小さくすると
いう効果は得られる。また、プリアンプ３をＣ−ＭＯＳ
トランジスタではなくバイポーラトランジスタで構成し
ても同様の効果が得られる。

【００５１】また、上記実施の形態ではデルタ・シグマ
変調方式のＡ／Ｄコンバータを用いたが、これに限ら
ず、２重積分型や逐次比較型のＡ／Ｄコンバータを用い
てもよい。

【００５２】

【発明の効果】以上述べたように本発明によれば、デジ
タルフィルタにおける平均化手段に取り込むデータ列を
選択して、少なくとも１つおきに取り込むという簡単な
操作にて、サンプリング周波数を小さくして、よってデ
ジタルフィルタのカットオフ周波数を小さくできる。こ
れにより、安定的な直流電圧が検出されている状態にお
いて、より低い周波数成分まで除去でき、精度の良い安
定的な検出出力が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるデジタル計器の信号
処理回路の構成を示すブロック図である。

【図２】図１における要部のブロック図である。

【図３】図１における各部の入出力波形図であり、Ａは
ブリッジ回路２への印加電圧、Ｂはプリアンプ３の出力
波形、Ｃはスイッチ回路１７の出力波形、Ｄはサンプル
・ホールド回路４の出力波形、Ｅはローパスフィルタ５
の出力波形を示す。

【図４】アナログ出力信号の時間経過を示すグラフであ
る。

【図５】図４のアナログ信号を量子化したグラフであ
る。

【図６】図５の量子化データを順に２個ずつの移動平均
をとっていったグラフである。

【図７】図５の量子化データを１つおきに２個ずつの移
動平均をとっていったグラフである。

【図８】図４のアナログ信号における一定値部分にノイ
ズが混入したグラフである。

【図９】図８におけるノイズ混入部分を量子化したグラ
フである。

【図１０】本発明によるデジタルフィルタのサンプリン
グ周波数が小さくなる作用を説明するための模式図であ
り、Ａは入力データ列の間をとばさない全てのデータ列
の取り込みをした場合、Ｂは１つおきのデータの取り込
みをした場合を示す。

【図１１】Ｃ−ＭＯＳトランジスタとバイポーラトラン
ジスタそれぞれについて、取り扱う信号の周波数とノイ
ズレベルとの関係を示すグラフである。

【図１２】Ｃ−ＭＯＳトランジスタにおけるソースとド
レイン間の面積とノイズレベルとの関係を示すグラフで
ある。

【図１３】シリコン基板上につくられたＣ−ＭＯＳ回路
の平面図である。

【図１４】デジタルロードセルの側面図である。

【図１５】ストレインゲージが貼付された起歪体の側面
図である。

【図１６】従来のデジタルロードセルの信号処理回路の
構成を示すブロック図である。

【図１７】図１６における要部のブロック図である。

【図１８】デルタ・シグマ方式Ａ／Ｄコンバータの作用
を説明するための表であり、図２及び図１６における差
動増幅器２１の出力Ｖ１、積分器２２の出力Ｖ２、１ビ
ットＤ／Ａ変換器２５の出力Ｖ３のそれぞれのクロック
サイクルごとの値の一例を示す。

【図１９】デジタルフィルタの構成を示すブロック図で
ある。

【符号の説明】

１ デジタルロードセル ２ ブリッジ回路 ３ 増幅器 ６ Ａ／Ｄコンバータ ２１ 差動増幅器 ２２ 積分器 ２３ 比較器 ２５ １ビットＤ／Ａコンバータ ２６ デジタルフィルタ ２６ａ 積和演算処理手段 ２６ｂ データ選択手段 ２６ｃ 平均化手段 ３４ ソース ３５ ドレイン ４０ 起歪体 ４２ ストレインゲージ Ｓ ソース・ドレイン間面積

フロントページの続き (72)発明者 瀬川 浩一 大阪府八尾市神武町２番23号 株式会社ク ボタ久宝寺工場内 (72)発明者 成山 桂一 大阪府八尾市神武町２番23号 株式会社ク ボタ久宝寺工場内 Ｆターム(参考） 2F049 AA00 CA11 2F063 AA25 CA08 DA02 DA05 EC00 LA06 LA09 LA11 LA13 LA16 LA19 LA27

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アナログ信号をデジタル信号に変換する
   Ａ／Ｄ変換部と、該Ａ／Ｄ変換部にて形成されるデジタ
   ルデータを取り込んで、前記アナログ信号に含まれるノ
   イズ成分を除去するデジタルフィルタとを有するデジタ
   ル計器の信号処理回路において、 前記デジタルフィルタは、前記Ａ／Ｄ変換部の出力デー
   タを積和演算処理する積和演算手段と、該積和演算手段
   の出力データを平均化する平均化手段と、これら積和演
   算手段と平均化手段との間に設けられるデータ選択手段
   とから成り、 前記データ選択手段は、前記積和演算手段の出力データ
   を少なくとも１つおきに前記平均化手段に入力させて、
   該平均化手段に前記積和演算手段の出力データが取り込
   まれるサンプリング周波数を小さくして、前記デジタル
   フィルタにおけるカットオフ周波数を小さくするように
   したことを特徴とするデジタル計器の信号処理回路。
2. 【請求項２】 前記デジタル計器は荷重を検出してデジ
   タル表示するデジタルロードセルであり、起歪体に貼付
   されたブリッジ回路より出力されるアナログ信号を前記
   Ａ／Ｄ変換部にてデジタル信号に変換することを特徴と
   する請求項１に記載のデジタル計器の信号処理回路。
3. 【請求項３】 前記ブリッジ回路には周期的なパルス状
   の電圧が印加されることを特徴とする請求項２に記載の
   デジタル計器の信号処理回路。
4. 【請求項４】 前記ブリッジ回路のアナログ出力信号を
   増幅する増幅器を設け、該増幅器をＣ−ＭＯＳトランジ
   スタで構成し、このＣ−ＭＯＳトランジスタに発生する
   ノイズを低減させるべくソースとドレイン間の面積を大
   としたことを特徴とする請求項３に記載のデジタル計器
   の信号処理回路。