JPS62165281A - 積分回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、積分回路に関するもので、例えば、半導体
集積回路により構成され、高精度の積分動作が要求され
る積分回路に有効な技術に関するものである。

〔背景技術〕

演算増幅回路を用いたミラー積分回路が公知である（例
えば、昭和５０年１１月２０日、オーム社発行「半導体
マニュアル」のＰＰ、　１５５〜１５６参照）。ところ
で、演算増幅回路は、いわゆるオフセットを持っている
。すなわち、その一対の入力レベルが互いに等しくても
、出力信号が生じてしまう。これは、例えば演算増幅回
路が差動増幅回路を含んでおり、その差動増幅回路を構
成するベア素子、例えばＭＯＳＦＥＴ　（絶縁ゲート型
電界効果トランジスタ）の特性が、製造条件のバラツキ
等によって一致しないために生じる。このため、積分回
路は、演算増幅回路の持つオフセントのために、高精度
の積分を行うことができないという欠点を持っている。

そこで、本願発明者等は、カウンタ回路で形成されたデ
ィジタル信号を受けるＤ／Ａ変喚回路により上記ディジ
タル信号に対応した微少可変調整電圧を形成して、ミラ
ー積分回路を構成する演算増幅回路の非反転入力端子に
供給することによって、入力電圧が零の時に積分出力も
零になるように上記カウンタ動作を制御してオフセット
の補償を行うことを考えた。しかしながら、上記ディジ
タル信号に対応した微少可変調整電圧を形成するＤ／Ａ
変換回路において、その１ステツプ当たりの電圧Δ■が
最大誤差として残ってしまう。

〔発明の目的〕 この発明の目的は、簡単な構成によって精度の向上を図
った積分回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの４！
を要を簡単に説明すれば、下記の通りである。

すなわち、オフセット調整用電圧を形成するＤ／Ａ変換
回路の入力部に減算回路を設けて、積分動作のときにそ
の最下位ビットの減算を周期的に行うようにするもので
ある。

〔実施例〕

第１図には、この発明の一実施例の積分回路の回路図が
示されている。

同図の回路は、特に制限されないが、公知のＭＯ３集積
回路の製造技術により、単結晶シリコンのような半導体
基板上において構成される。

積分回路を構成する抵抗Ｒを通した積分すべき入力信号
ＩＮと、特に制限されないが、基準電圧としての回路の
接地電位０■は、スイッチＳ１を介して選択的に演算増
幅回路ｏｐの反転入力端子（＝）に供給される。この演
算増幅回路ＯＰの反転入力端子（−）と出力端子との間
には、積分用のキャパシタＣとリセット用のスイッチ手
段Ｓ２とが並列形態に設けられる。

上記演算増幅回路ＯＰにおけるオフセット電圧を除去す
るため、その非反転入力端子（＋）には、Ｄ／Ａ変換回
路ＤＡＣで形成された出力電圧Ｖｏｓが印加される。こ
のＤ／Ａ変換回路ＤＡＣには、減算回路）Ｉｓを通した
カウンタ回路ＣＮＴで形成されたディジタル信号が供給
される。減算回路Ｈ３は、積分動作中において周期的な
パルス信号φによって、ディジタル信号の最下位ビット
に対して−１の減算動作を周期的に行い、後述するオフ
セット除去動作中では、その入力信号をそのまま出力さ
せる。これにより、オフセント除去動作において、カウ
ンタ回路ＣＮＴのカウンタ動作に従って形成されたカウ
ンタ出力（ディジタル信号）に見合った可変アナログ電
圧Ｖｏｓが上記演算増幅回路ｏｐの非反転入力端子（＋
）に供給されることになる。

上記演算増幅回路ｏｐの出力端子から得られる積分電圧
Ｖｏの極性を判定するため、電圧比較回路ＶＣが設けら
れる。特に制限されないが、この電圧比較回路ＶＣは、
スイッチ手段Ｓ３を介して選択的に２種類の電圧＋Ｖｒ
ｅｆ　、接地電位０■が基準電圧として印加される。上
記基準電圧としての接地電位ＯＶは、上記権性判定のた
めに用いられ、基準電圧＋Ｖ　ｒｅｆは後述する積分動
作を行うために用いられる。

次に、この実施例の積分回路におけるオフセント除去動
作を第２図の動作波形図に従って説明する。

このオフセント除去（初］υ１設定）動作においては、
スイッチＳｔは接点す側に接続され、演算増幅回路ＯＰ
の反転入力端子（−）に回路の接地電位を供給する。こ
のスイッチＳ１のオン抵抗や配線抵抗を介して回路の接
地電位が演算１９幅回路ＯＰの反転入力端子（−）に供
給されることになるため、上記キャパシタＣと上もに積
分回路を＋？！成する。また、スイッチＳ３は、接点す
側に接続され、電圧比較回路ＶＣに回路の接地電位を供
給する。また、カウンタ回路ＣＮＴは、初期設定開始時
にクリアされ、減算回路ＨＳは非動作状態、言い換える
ならば、カウンタ回路ＣＮＴの出力信号をそのままＤ／
Ａ変換回路ＤＡＣに伝える。

この状態において、図示しないタイミング信号によって
スイッチ２は、周期的にオン状態／オフ状態にされる。

したがって、時間ｔＱおいて、スイッチＳ２をオフ状態
にしたとき、演算増幅回路ｏｐは、回路の接地電位を入
力信号とする積分動作を開始する。すなわち、上記カウ
ンタ回路ＣＮＴのクリア状態により、Ｄ／Ａ変換回路Ｄ
ＡＣの出力電圧Ｖｏｓは負の最大値にされているため、
その電圧差に従った積分出力ｖＯが出力される。

電圧比較回路ＶＣは、上記演算増幅回路ＯＰの再入力端
子（＋、−）の電圧差に従った負極性の積分出力Ｖｏを
受けてロウレベルの出力信号を形成する。カウンタ回路
ＣＮＴは、上記ロウレベルの出力信号を受けて＋１の計
数動作を行う。

上記スイッチＳ２がオン状態にされるとキャパシタＣの
リセット動作が行われ、そのオフ状態とともに再び積が
動作が行われる。上記繰り返し動作によってカウンタ回
路ＣＮＴの出力信号が＋１づつ増加するため、上記Ｄ／
Ａ変換回路ＤＡＣの出力電圧Ｖｏｓは、１ステツプづつ
増加する。これにより、上記入力信号としての回路の接
地電位との電圧差が小さくされて、上記負極性の積分出
力ｖＯが絶対値的に順次小さくされる。そして、その出
力電圧Ｖｏが正の極性に最初に反転したとき（時間ｔｌ
）に、電圧比較回路ＶＣの出力がハイレベルとなる。上
記カウンタ回路ＣＮＴは、上記ハイレベルの出力信号に
よりその計数動作を停止して、そのときの計数値を保持
するものとなる。

上記動作において、入力端子を接地電位として状態で、
その積分出力が一方の極性から他方の極性に切り替わっ
たということは、演算増幅回路ＯＰにおけるオフセント
電圧Ｖｏｆｆと上記電圧Ｖｏｓとかはソ゛相殺されたみ
なすことができる。

以上により初期設定が終了し、スイッチＳ１とＳ３は接
点ａ側に切り換えられる。これによって、本来の積分す
べき入力信号ＩＮが抵抗Ｒを介して演算増幅回路ｏｐに
供給され、電圧比較回路ＶＣには基準電圧＋’／ｒｅｆ
が供給される。

この積分動作の概略を次に説明する。

入力端子には、例えば電流値に比例した電圧値を持ち、
電圧値に比例したパルス幅を持つパルス信号が印加され
る。このパルス信号を積分することによって、電力値を
求めることができる。この積分動作は、上記積分出力電
圧Ｖｏが上記基準電圧＋Ｖ　ｒｅｆに達するまで行われ
る。上記積分出力電圧Ｖｏが基準電圧子Ｖｒｅｆに達す
ると、上記電圧比較回路ＶＣがこれを検出してスイッチ
Ｓ２をオン状態にさせる信号を形成し、キャパシタＣを
リセットさせる。この後、再び上記積分動作を行うもの
となる。上記電圧比較回路ＶＣの出力信号により図示し
ない所定のカウンタ回路をインクリメントさせて、上記
積分値をディジタル値として出力させるものである。

上記オフセント除去動作においては、第３図に示すよう
に、真のオフセット電圧ＶｏｆｆがＤ／Ａ変換回路ＤＡ
Ｃのステップ電圧Ｖｎ−１とＶｎの中間点にあった場合
、ステップ電圧Ｖｎがオフセット除去用の出力電圧Ｖｏ
ｓとして、上記演算増幅回路ｏＰの非反転入力端子（＋
）に供給される。

したがって、上記オセット電圧Ｖｏｆｆと、上記出力電
圧ＶＯ３との差電圧ΔＶ°が残ってしまい、積分出力の
精度を悪くする。

この実施例では、タイミング信号φによって、減算回路
Ｈ３が周期的に動作させられ、カウンタ回路ＣＮＴによ
り形成されたディジタル信号の最下位ビットの減算を行
う、したがって、上記減算回路Ｈ３によりカウンタ回路
ＣＮＴにより形成されるディジタル信号の減算動作が行
われるとき、Ｄ／Ａ変換回路ＤＡＣの出力電圧Ｖｏｓは
、ステップ電圧ＶｎからＶｎ−１に低下させられる。こ
れにより、上記オフセット電圧Ｖｏｆｆ　と上記出力電
圧Ｖｏｓとに差電圧Δ■゛が生じる。上記２つの差電圧
Δ■゛　とΔ■”は、上記具のオフセット電圧Ｖｏｆｆ
に対して極性が逆になるため、上記ステンプ電圧Ｖｎと
Ｖｎ−１が交互に演算増幅回路ＯＰの非反転入力端子（
＋）に供給された状態での積分出力ｖＯに生じる誤差分
は、最大でも上記１ステツプ電圧Δ■のはゾ１／２に軽
減される。これにより、みかけ上Ｄ／Ａ変換回路ＤＡＣ
の持つ分解能の同上を図ることができるため、積分精度
の向上を図ることができる。

〔効　果〕

オフセッＨＪＩ整用電圧を形成するＤ／Ａ変換回路の入
力部に減算回路を設けて、積分動作のときにそのＭ′Ｆ
位ビラビット算を周期的に行うことによって、実効的な
オフセット電圧の極性を反転できる。これによって、積
分出力に含まれる上記実効的なオフセント電圧により生
じる誤差分が、最大でも上記Ｄ／Ａ変換回路の１ステツ
プ電圧の１／２に軽減できるという効果が得られる。言
い換えるならば、オフセントキャセル用のａｌｌ！電圧
を形成するＤ／Ａ変換回路の分解能を２倍に向上できる
ものとなる。

以上本発明者によっ°ζなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、スイッチ手
段及び演算増幅器を構成する増幅素子等は、ＭＯＳＦＥ
Ｔの他、同様な動作を行うものであれば何であってもよ
い。また、Ｄ／Ａ変換回路は、直列抵抗とスイッチトリ
ーからなるもの等種々の実施形態を採ることができるも
のである。また、減算回路は、ディジタル減算回路を用
いるのの他、シフトレジスタを用いて１ビットの桁下げ
を行・）もの、又はマルチプレクサによってカウンタ回
路の出力信号をそのままＤ／Ａ変換回路の入力に伝えた
り、１ビット桁下げしてＤ／Ａ変換回路の入力に伝える
もの等何であってもよい。

〔利用分野〕

この発明は、アナログ乗算回路等の構成する積分回路と
して広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのオフセント除去動作を説明するための波
形図、 第３図は、そのオフセット除去動作を説明するためのＤ
／Ａ変換出力の拡大図である。 ＯＰ・・演算増幅回路、ＶＣ・・電圧比較回路、ＤＡＣ
・・Ｄ／Ａ変換回銘、ＣＮＴ・・カウンタ回路、ＨＳ・
・減算回路

Claims (1)

1. 【特許請求の範囲】 １、反転入力端子にスイッチ手段を介して入力信号と所
   定の基準電圧が選択的に供給され、非反転入力端子にデ
   ィジタル信号を受けるＤ／Ａ変換回路により形成された
   出力電圧が供給された演算増幅回路と、上記演算増幅回
   路の出力電圧の極性反転を検出する電圧比較回路と、そ
   の計数動作によって上記ディジタル信号を形成するカウ
   ンタ回路と、所定のタイミング信号によって周期的に上
   記カウンタ回路によって形成されたディジタル信号の最
   下位ビットの減算を行う減算回路とを含み、上記減算回
   路の減算動作を非動作状態にして、上記カウンタ回路の
   計数動作を上記極性反転出力により停止させるというオ
   フセット除去動作を行わせた後、上記カウンタ回路に保
   持されたディジタル信号と周期的な減算動作によって減
   算されたディジタル信号のＤ／Ａ変換出力を演算増幅回
   路の非反転入力端子に供給して積分動作を行わせること
   を特徴とする積分回路。 ２、上記積分回路は、第１の入力値に従った振幅と、第
   ２の入力値に従ったパルス幅を持つパルス信号を入力と
   して、その積分出力を形成するものであることを特徴と
   する特許請求の範囲第１項記載の積分回路。