JPH059969B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は二重積分型のＡ／Ｄ変換器に関し、更
に詳しくは、応答速度を損なうことなく、高分解
能化を図ることの出来るＡ／Ｄ変換器に関する。

（従来の技術） 第５図は、従来公知の二重積分型Ａ／Ｄ変換器
の構成ブロツク図である。図においてＳ１は入力
アナログ信号Exと基準信号Esとを切り替えて取
り出すスイツチ、INTはスイツチＳ１で取り出
された信号を積分する積分器で、抵抗Ｒ、コンデ
ンサＣ、増幅器Ａ及びコンデンサＣと並列に接続
されたスイツチＳ２で構成されている。

CPは積分器の出力と、コモン電位とを比較す
る比較器、OSはクロツク発信器でスイツチＳ１，
Ｓ２のオンオフを制御している。CUはクロツク
を計数するカウンタで、比較器CPからの信号で
その計数動作が制御される。DSはカウンタの出
力を表示する表示器である。

スイツチＳ１は、初めに、一定の時間Tsだけ
入力信号Exを第６図に示すように積分器INTに
入力させる。これによつて積分器INTの出力は、
第７図に示すように変化し、Ts後の積分器出力
Eoは(1)式で表される。

Eo＝｛−Ex／（Ｃ・Ｒ）｝Ts …(1) 次にスイツチＳ１は基準電圧Esを第６図に示
すように積分器INTに入力させる。

第７図は積分器INTの出力電圧Eoの変化を示
す線図であり、このときの積分器出力Eoは(2)式
で表される。

Eo＝｛−Ex／（Ｃ・Ｒ）｝・Ts ＋｛Es／（Ｃ・Ｒ）｝・ｔ …(2) ここで出力電圧Eoが零になるまでの時間をTx
とすると、(3)式が得られる。

Ex＝（Tx／Ts）・Es …(3) 従つて積分時間Ts，基準電圧Esが一定であれ
ば、入力信号Exは、Tx即ちスイツチＳ１が基準
電圧Es側に接続されてから、出力電圧Eoが零に
なるまでの時間をカウンタCUで計数することに
よつて、カウンタ内に入力アナログ信号Exに対
応したデジタル信号を得ることができる。

（発明が解決しようとする問題点） このような構成のＡ／Ｄ変換器は、積分定数
CR及びクロツク周波数のドリフトが誤差になら
ない等の特徴がある。しかしながらＡ／Ｄ変換の
精度を上げるためには、クロツク周波数を高くす
るか、積分時間を長くする必要がある。

ここでクロツク周波数を高くすると、高周波用
の回路部品を使用しなくてはならないと言う問題
点があり、積分時間を長くすると、応答特性が劣
化すると言う問題点がある。

本発明は、このような問題点に鑑みてなされた
もので、その目的は応答特性を損なうことなく、
高分解能のＡ／Ｄ変換器を簡単な構成で実現する
ことにある。

（問題点を解決するための手段） 第１図は本発明の基本的な構成ブロツク図であ
る。図において、１は積分器、２は基準電源、３
は所定の値を持つた予備積分電源、４はデジタル
信号に変換する入力アナログ信号Ex、基準電圧
±Es、予備電源信号Ebを選択して積分器１に入
力するスイツチ回路である。５は積分器１の出力
を入力とする比較器、６は比較器５からの信号を
入力する計数手段、７は計数手段６からの計数値
を入力し、平均演算処理を行う演算処理回路であ
る。８は比較器５からの信号を入力し、スイツチ
回路４、積分器１、計数手段６を制御する制御手
段である。

（作用） 制御手段８は、スイツチ回路４を制御し、はじ
めに、予備信号（Eb）を選択し、この予備信号
を積分器１に印加して予備積分動作を行い、次
に、入力アナログ信号（Ex）及び基準信号（±
Es）を順次選択し積分器１に印加して二重積分
動作を行い、以後、予備積分動作と二重積分動作
とからなるAD変換動作を予備積分動作の時間
（T1）を計数パルスの１パルスからＮパルス
（１／Ｎは予備積分動作の時の積分電流Ｉ１と、
基準信号を積分する逆積分動作の時の積分電流Ｉ
４との比率）の時間内で変化させて繰り返して行
う。

演算処理手段は７は、繰り返して行われるAD
変換動作により計数手段に得られた計数値の複数
回の平均演算を行い、入力アナログ信号（Ex）
に対応したデイジタル信号を得る。

（実施例） 以下、図面を用いて本発明の実施例を詳細に説
明する。

第２図は本発明の一実施例を示す構成ブロツク
図である。図において、第１図の各部分に対応す
るものには、同一符号を付して示す。積分器１
は、演算増幅器OP１、コンデンサＣ、抵抗Ｒ３
〜Ｒ６で構成されている。基準電圧源２は、基準
電圧±Esを出力するものであり、予備積分電源
３は、基準電圧−Esを抵抗Ｒ１，Ｒ２で分圧す
るものを用いている。９は内部に計数手段として
のカウンタ６を含むマイクロプロセツサで、第１
図に於ける演算処理手段７、制御手段８としての
動作を行うものである。マイクロプロセツサ９
は、カウンタ６のほかに、クロツク源９１、クロ
ツク源９１からのクロツクに同期して動作する出
力ポート９２、演算制御部（CPU）９３、メモ
リ９４を含んでいる。

この様に構成した装置の動作を次に説明する。

第３図は、その動作の一例を示す動作波形図で
ある。ここでは、基本分解能を４倍に向上させる
場合を想定しており、予備積分電源を構成してい
る抵抗Ｒ１，Ｒ２及び積分抵抗Ｒ４，Ｒ５は(1)〜
(3)式のような関係になつている。

R1／（R1＋R2）＝１／４ （R1：R2＝３：１） ……(1) R1≪R5，R2≪R5 ……(2) R4＝R5 ……(3) 第３図において、Toは初期状態であり、スイ
ツチ回路４のスイツチSOがａに示すようにオン
となつており、積分器１のコンデンサＣが短絡さ
れている。この状態では、積分器の出力電圧eA
はほぼOV、比較器５の出力電圧eBは演算増幅器
OP１及び比較器５のオフセツト電圧次第で、
Ｈ／Ｌ両レベルのいずれとも不確定である。

T1は本発明に於いて特徴としている、高分解
能化のための予備積分期間である。この期間で
は、スイツチＳ３がオンとなり、予備積分電源３
からの信号Ｉ１を積分する。ここでの積分電流値
Ｉ１は、(4)式で表される。

I1＝｛R2／（R1＋R2）｝×（−Es／R5） ＝（１／４）×（−Es／R5） ＝（１／４）×I4 ……(4) また、その積分期間T1は、計数パルス（クロ
ツク電源９１のクロツク）の１〜４クロツクのい
ずれかで、かつ時系列上均等に分布するようマイ
クロプロセツサ９によつて制御される。この点に
ついての詳細は後で述べる。

T2は、別の予備積分期間で、本発明とは直接
関係しないが、この区間を設けることで、入力ア
ナログ信号Exが負の値をとる場合もAD変換を可
能としている。この予備積分期間では、スイツチ
Ｓ１がｂに示すようにオンで、積分器１はその期
間に(5)式に示す電荷量を積分する。

I2×T2＝（Es／R3）×T2 ……(5) 次の期間T3で、この電荷量を相殺する入力は、
負入力であり、その負入力がAD変換の入力カレ
ンジ下端に相当する。

T3は、入力積分区間である。この区間では、
スイツチＳ４がｅに示すようにオンとなり、抵抗
Ｒ６を通して入力アナログ信号に比例した電流Ｉ
３を一定時間積分する。

T4は、逆積分区間である。この区間では、ス
イツチＳ２がｃに示すようにオンとなり、(6)式で
示される一定電流値Ｉ４を逆積分する。

I4＝−Es／R4 ……(6) 入力積分区間T3及び逆積分区間T4の動作は、
一般的な二重積分回路の動作そのものであり、第
５図で示した従来装置のものと同様である。

比較器５はｆに示すような積分器１の出力電圧
eAと、基準電位とを比較増幅し、ｇに示すよう
にＨ／Ｌのデジタル信号eBをマイクロプロセツ
サ９に入力する。マイクロプロセツサ９は比較器
５からの信号を受け、T0〜T4のタイミング信号
を発生し、スイツチ回路４を動作させると共に、
T4区間の開始から比較器５の出力eBのＨからＬ
へ変化するまでの時間Txをカウンタ６でカウン
トする。これによつて入力アナログ信号Exに対
応したデジタル信号をカウンタ６内に得ることが
できる。

以上は第２図の動作の概略であるが、次に本発
明において特徴としている高分解能化の為の動作
について説明する。

予備積分期間T1の積分電流Ｉ１と、逆積分期
間T4の積分電流Ｉ４は、(7)式で示される関係に
ある。

I1＝（１／４）×I4 ……(7) よつて予備積分区間の１クロツクは逆積分期間
T4の1/4クロツクに相当する。

第３図において、実線で示すタイミングはT1
＝１クロツク、破線で示したタイミングはT1＝
２クロツクのものである。同一の入力アナログ信
号に対して比較器５の出力eBの変化タイミング
は、1/4クロツクずれている。

本発明においては、二重積分動作の前に設けら
れている予備積分期間T1を、例えば１〜４クロ
ツク、均等にバラツクように、毎AD変換時タイ
ミングを制御するもので、比較器５の出力eBは、
第４図ｂのバラツキ区間に示す範囲において、Ｌ
からＨになる時点が均等に分布することとなる。

従つて、ｃに示すクロツクをカウントするカウ
ンタ６のカウント値（AD変換値）は、Ｋとカウ
ントされる場合が1/4、（Ｋ−１）とカウントされ
る場合が3/4出現する。

マイクロプロセツサ９内の演算処理手段７は、
カウンタ６のカウント値を平均処理することで高
い精度のAD変換値Dxを得るようにしている。即
ち、この例によれば(8)式で表される平均演算を行
う。

Dx＝（１／４）×Ｋ＋（３／４）×（Ｋ−１） ＝Ｋ−（３／４） ……(8) この様な平均演算処理を行うことによつて、
AD変換の分解能を４倍向上させることができ
る。

また、４倍の分解能を得るためには、少なくと
も４回のAD変換が必要であるが、１回のAD変
換で、基本の分解能までの情報量は得ることがで
きる。よつて、単純に積分時間を長くすることで
高分解化する従来のものに比べ、AD変換時間を
短縮することができる。

次に、本発明装置におけるＡ／Ｄ変換動作の全
体の流れについて、第３図および第４図を参照し
ながら再度説明する。

第３図は、１回のＡ／Ｄ変換シーケンス（Ａ／
Ｄ変換動作）を示しており、実際には、このＡ／
Ｄ変換動作が、積分器１をリセツトする（コンデ
ンサＣをスイツチSoをオンとして短絡する）動
作を区切り（初期状態）として繰り返して行われ
る。

この１回のＡ／Ｄ変換動作は、積分器１が予備
信号（Eb）を積分する予備積分動作と、積分器
１が入力アナログ信号（Ex）および基準信号
（Es）を積分する二重積分動作からなつている。

すなわち、制御手段８は、はじめに、スイツチ
回路４を制御し、スイツチＳ３をオンとし、予備
信号（Eb）を積分器１に印加してこれを積分す
る。この予備信号（Eb）を積分器１により積分
する動作を予備積分動作といつている。

ここで、予備積分動作を行つている時間（予備
積分動作時間）T1は、計数手段（カウンタ）６
に与えられる計数パルスの１パルスからＮパルス
（１／Ｎは予備積分動作の時の積分電流Ｉ１と二
重積分動作の中で、基準信号を積分している逆積
分動作の時の積分電流Ｉ４との比率で、前述した
(7)式の例では、I1／I4＝１／４となつている従つ
て、この場合、Ｎ＝４となる）の時間内で任意の
時間が選定される。

第３図のａ，ｄ，ｆ，ｇにおいて、実線で示す
特性は、この逆積分動作の時間T1を、１パルス
分とした場合である。

そして、この予備積分動作の時間T1は、次に
繰り返されるＡ／Ｄ変換動作の時には、計数パル
スの１パルスからＮパルスの時間内で、別の時間
（例えば、２パルスないし４パルス分）が選定さ
れることとなる。

次に、制御手段８は、スイツチ回路４を制御
し、スイツチＳ１をオンとして一定の時間T2の
間基準信号（＋Es）を積分する。なお、この積
分動作は、前述したように入力アナログ信号
（Ex）が負の値をとる場合を想定したもので、な
くともよい。

次に、スイツチＳ４をオンとして、入力アナロ
グ信号（Ex）を積分器１に一定の時間T3だけ印
加して、入力積分を行う。一定の時間T3だけ入
力積分を行つた後、引続き、スイツチＳ２をオン
として、今度は基準信号（−Es）を積分器１に
印加して、逆積分動作（積分電流Ｉ４）を行う。

ここで、前述した入力積分の動作と逆積分動作
とを合わせて、二重積分動作と呼んでおり、この
動作は従来のものと同様である。

逆積分動作が行われると、積分器１の出力信号
eAは、第３図ｆに示すように、T4の区間に入つ
た時点（この時点での信号eAのレベルは、入力
アナログ信号の大きさに対応している）から次第
にコモンレベルに向けて変化し、やがてコモンレ
ベルに達する。

比較器５は積分器１からの信号eAのレベルが
コモンレベルに達したのを検出し、カウンタ６の
計数動作を停止する。この結果、カウンタ６に
は、逆積分動作が行われてから信号eAのレベル
がコモンレベルに達するまでの間（Tx）、計数パ
ルスをカウントすることとなる。

以上のように、予備積分動作と二重積分動作と
により、１回のＡ／Ｄ変換動作（シーケンス）が
終了し、この時にカウンタ６に得られたカウント
値が、例えばＫとなる。ここで、カウント値
（Ａ／Ｄ変換値）Ｋは、逆積分動作に入る直前の
積分器１の信号eAのレベルに対応しており、そ
れは、入力アナログ信号の大きさに対応したもの
となつている。

ただし、その分解能は、パルスを計数するのに
割り当てられた時間と、計数パルスの周波数で決
まる基本分解能である。

続いて、次のＡ／Ｄ変換動作（シーケス）に移
り、前述したと同様に、はじめに予備積分動作、
次に二重積分動作を行つて、同様にカウンタ６か
ら入力アナログ信号に対応するカウント値を得る
動作が繰り返される。この時のＡ／Ｄ変換動作で
は、予備積分動作の時間T1は、計数パルスの１
パルスからＮパルスの時間内で、異なつた時間に
選定される。

第３図のａ，ｄ，ｆ，ｇにおいて、破線で示す
特性は、この予備積分動作の時間T1を、計数パ
ルスの２パルス分とした場合である。

この場合は、予備信号Ebを積分している時間
が実線で示す場合に比べて長くなるので、T4の
区間に入つる時点での積分器１からの信号eAの
レベルは、実線に示すレベルに比べて、破線に示
すように、その絶対値はやや小さい値となり、計
数区間Txは実線の場合に比べてやや短くなる。

この結果、計数区間が短くなる程度によつて
は、カウンタ６のカウント値は、実線の場合のカ
ウント値Ｋに対して、Ｋ−１となる場合が出現す
る。

以下、同じようにして、次のＡ／Ｄ変換動作に
おいても、予備積分動作の時間T1を、計数パル
スの１パルスからＮパルスの時間内で、異なつた
時間に選定し、Ａ／Ｄ変換動作が繰り返して行わ
れる。

このように、入力アナログ信号Exの値がある
時間範囲では一定であると仮定し、その時間範囲
で行われる各Ａ／Ｄ変換動作（シーケンス）ごと
に、予備積分動作の時間T1を、計数パルスの１
パルスからＮパルスの範囲内で、異なつた時間に
なるように変化させることで、入力積分動作の初
期値（区間T3に入る時点での積分器出力）を僅
かづつ変えることができ、カウンタ６のカウント
値を、入力アナログ信号Exの値が一定であるに
もかかわらず意図的にバラツかせることが可能と
なる。

演算処理手段７は、繰り返して行われる各Ａ／
Ｄ変換動作によりカウンタ６に得られたカウント
値（例えばＫ，Ｋ−１）の複数回（例えば４回）
の平均演算を行い、入力アナログ信号に対応した
デイジタル信号を、(8)式で示されるように得るこ
とができる。

このような、平均演算処理による結果は、計数
パルスのパルス間隔内を内挿しているのと同じ形
となり、Ａ／Ｄ変換の分解能を前述した基本分解
能よりも向上させることができるのである。

（発明の効果） 以上詳細に説明したように、本発明によれば、
従来より公知の二重積分方式のＡ／Ｄ変換動作に
おいて、二重積分動作の前の段階に予備信号を積
分する予備積分動作期間T1を設けるとともに、
この予備積分動作の時間を、各Ａ／Ｄ変換動作
（シーケンス）毎に変化させるようにしたもので、
これにより、意図的にＡ／Ｄ変換値が適度にバラ
ツキ、複数回のＡ／Ｄ変換動作の中で得られた複
数のＡ／Ｄ変換値の平均演算処理を行うことで、
Ａ／Ｄ変換の分解能を、基本分解能より向上させ
ることができる。

本発明は、計数パルスの周波数を高くしたり、
Ａ／Ｄ変換時間を長くするなどの特別な構成や処
置を行わないで、簡単に、Ａ／Ｄ変換の分解能を
向上できるという点で効果がある。

【図面の簡単な説明】

第１図は本発明の基本的な構成ブロツク図、第
２図は本発明の一実施例を示す構成ブロツク図、
第３図及び第４図はその動作を説明するための波
形図、第５図は従来装置の構成ブロツク図、第６
図及び第７図はその動作波形図である。 １…積分器、２…基準電源、３…予備積分電
源、４…スイツチ回路、５…比較器、６…計数手
段、７…演算処理手段、８…制御手段、９…マイ
クロプロセツサ。

Claims (1)

1. 【特許請求の範囲】 １ 積分器と、基準電源と、この基準電源から出
   力される基準信号の値に対して所定比率の値を有
   する予備信号を出力する予備積分電源と、 入力アナログ信号（Ex）、基準電源から得られ
   る基準信号（±Es）、予備積分電源から得られる
   予備信号（Eb）を選択して積分器に入力するス
   イツチ回路と、 積分器の出力とコモン電位とを比較する比較器
   と、 比較器からの信号に基づいてパルスを計数する
   計数手段と、 計数手段で計数された計数値を入力し、所定の
   平均演算処理を行う演算処理手段と、 比較器からの信号を入力し、前記スイツチ回
   路、積分器、計数手段をそれぞれ制御する制御手
   段とを備え、 前記制御手段は、 スイツチ回路を制御し、はじめに、予備信号
   （Eb）を選択し、この予備信号を前記計数手段に
   与えられる計数パルスの１パルスからＮパルス
   （１／Ｎは予備信号を積分している予備積分動作
   時の積分電流Ｉ１と、基準信号を積分している逆
   積分動作時の積分電流Ｉ４との比率）の時間内で
   任意の時間（T1）だけ積分器に印加して予備積
   分動作を行い、 次に、入力アナログ信号（Ex）及び基準信号
   （±Es）を順次選択し積分器に印加して二重積分
   動作を行い、 以後、前記予備積分動作と二重積分動作とから
   なるAD変換動作を前記予備積分動作の時間
   （T1）を計数パルスの１パルスからＮパルスの時
   間内で変化させて繰り返し、 演算処理手段は、繰り返して行われる前記AD
   変換動作により計数手段に得られた計数値の複数
   回の平均演算を行い、前記入力アナログ信号に対
   応したデイジタル信号を得ることを特徴とする
   Ｄ／Ａ変換器。