JPH04277929A - 積分型アナログ・デジタル変換器 - Google Patents
積分型アナログ・デジタル変換器Info
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- JPH04277929A JPH04277929A JP3063954A JP6395491A JPH04277929A JP H04277929 A JPH04277929 A JP H04277929A JP 3063954 A JP3063954 A JP 3063954A JP 6395491 A JP6395491 A JP 6395491A JP H04277929 A JPH04277929 A JP H04277929A
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- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 230000002441 reversible effect Effects 0.000 claims abstract description 9
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル電圧計やデジ
タル抵抗計等に使用するアナログ・デジタル変換器に関
し、詳しくは二重積分型アナログ・デジタル変換器にお
ける変換の精度および分解能の改善に関するものである
。
タル抵抗計等に使用するアナログ・デジタル変換器に関
し、詳しくは二重積分型アナログ・デジタル変換器にお
ける変換の精度および分解能の改善に関するものである
。
【０００２】
【従来の技術】従来より高精度および高分解能を得るよ
うにしたアナログ・デジタル変換器（以下ＡＤ変換器と
いう）として、三重積分型のＡＤ変換器がある。図５に
特公昭６３−４９４０９に記載の三重積分型ＡＤ変換器
の一例を示す。なお、図６はその動作を説明するための
タイムチャートである。初期状態（時点ｔ１ までの状
態）ではスイッチＳ１ ，Ｓ２ ，Ｓ３ がオフ、リセ
ットスイッチＳＲ がオンで、積分器４はリセットされ
ている。時点ｔ１ から時点ｔ２ までの所定期間（Ｔ
ｉ ）の間スイッチＳ１ をオンにして被測定電圧−Ｖ
ｉ を積分する。積分器１４の出力は図６のＡに示すよ
うに正方向に増大する。この期間Ｔｉ は計数およびス
イッチ制御回路２２でクロックパルスを計数することに
より管理される。時点ｔ２ に達するとスイッチＳ１
をオフにし、代わってスイッチＳ２ をオンにし、被測
定電圧−Ｖｉ と逆極性の第１の基準電圧＋Ｖｒ１を積
分する。この期間では高速のクロックパルスを利用して
時間計測するが、積分器１４の出力が第１の検出レベル
＋ＶＣ になると、図６のＨに示すように第１のレベル
検出器１９によってそれが検出され、クロックパルスに
同期してスイッチＳ２ がオフになり、スイッチＳ３
がオンになる。これにより＋Ｖｒ１よりも低い第２の基
準電圧＋Ｖｒ２が積分器１４に供給され、積分される。 積分器１４の出力はゆるい傾斜で初期値０Ｖに向かって
減少する。なお、このＴｒ２の期間（ｔ３ 〜ｔ４ ）
では低速のクロックパルスで時間計測する。積分器４の
出力が０Ｖに達すると、それは第２のレベル検出器２０
によって検出され、スイッチＳ３ がオフ、リセットス
イッチＳＲ がオンになり、ＡＤ変換が終了する。
うにしたアナログ・デジタル変換器（以下ＡＤ変換器と
いう）として、三重積分型のＡＤ変換器がある。図５に
特公昭６３−４９４０９に記載の三重積分型ＡＤ変換器
の一例を示す。なお、図６はその動作を説明するための
タイムチャートである。初期状態（時点ｔ１ までの状
態）ではスイッチＳ１ ，Ｓ２ ，Ｓ３ がオフ、リセ
ットスイッチＳＲ がオンで、積分器４はリセットされ
ている。時点ｔ１ から時点ｔ２ までの所定期間（Ｔ
ｉ ）の間スイッチＳ１ をオンにして被測定電圧−Ｖ
ｉ を積分する。積分器１４の出力は図６のＡに示すよ
うに正方向に増大する。この期間Ｔｉ は計数およびス
イッチ制御回路２２でクロックパルスを計数することに
より管理される。時点ｔ２ に達するとスイッチＳ１
をオフにし、代わってスイッチＳ２ をオンにし、被測
定電圧−Ｖｉ と逆極性の第１の基準電圧＋Ｖｒ１を積
分する。この期間では高速のクロックパルスを利用して
時間計測するが、積分器１４の出力が第１の検出レベル
＋ＶＣ になると、図６のＨに示すように第１のレベル
検出器１９によってそれが検出され、クロックパルスに
同期してスイッチＳ２ がオフになり、スイッチＳ３
がオンになる。これにより＋Ｖｒ１よりも低い第２の基
準電圧＋Ｖｒ２が積分器１４に供給され、積分される。 積分器１４の出力はゆるい傾斜で初期値０Ｖに向かって
減少する。なお、このＴｒ２の期間（ｔ３ 〜ｔ４ ）
では低速のクロックパルスで時間計測する。積分器４の
出力が０Ｖに達すると、それは第２のレベル検出器２０
によって検出され、スイッチＳ３ がオフ、リセットス
イッチＳＲ がオンになり、ＡＤ変換が終了する。
【０００３】この場合、ｔ１ 〜ｔ２ 期間の電荷蓄積
量とｔ２ 〜ｔ４ 期間（Ｔｒ１＋Ｔｒ２）の電荷放出
量とが等しいことから、期間Ｔｒ１のパルス数と期間Ｔ
ｒ２のパルス数とに重みづけをした和によって被測定電
圧のデジタル値を求めることができる。要するにこの三
重積分型のＡＤ変換器は、基準電圧による積分期間を第
１の基準電圧積分と第２の基準電圧積分の２つに分け、
前半で粗く後半で傾斜をゆるやかにして細かく積分する
方式である。
量とｔ２ 〜ｔ４ 期間（Ｔｒ１＋Ｔｒ２）の電荷放出
量とが等しいことから、期間Ｔｒ１のパルス数と期間Ｔ
ｒ２のパルス数とに重みづけをした和によって被測定電
圧のデジタル値を求めることができる。要するにこの三
重積分型のＡＤ変換器は、基準電圧による積分期間を第
１の基準電圧積分と第２の基準電圧積分の２つに分け、
前半で粗く後半で傾斜をゆるやかにして細かく積分する
方式である。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
式では、クロックパルスを２種類必要とし、また電圧の
異なる２種類の基準電圧も必要とし、更には基準レベル
の交差を検知する比較器の他に積分の傾斜を変えるため
のもう一つの比較器と比較レベルを必要とするという欠
点がある。
式では、クロックパルスを２種類必要とし、また電圧の
異なる２種類の基準電圧も必要とし、更には基準レベル
の交差を検知する比較器の他に積分の傾斜を変えるため
のもう一つの比較器と比較レベルを必要とするという欠
点がある。
【０００５】本発明の目的は、このような点に鑑みてな
されたもので、クロックパルスの周波数を途中で変える
こともなく、基準電圧積分期間において基準レベル交差
点から交差直後のクロックパルスまでの時間を拡大し、
この区間を同じ周波数のクロックパルスで計数すること
によって、ＡＤ変換桁数を増加し高い変換精度と分解能
を実現することのできる積分型ＡＤ変換器を提供するこ
とにある。
されたもので、クロックパルスの周波数を途中で変える
こともなく、基準電圧積分期間において基準レベル交差
点から交差直後のクロックパルスまでの時間を拡大し、
この区間を同じ周波数のクロックパルスで計数すること
によって、ＡＤ変換桁数を増加し高い変換精度と分解能
を実現することのできる積分型ＡＤ変換器を提供するこ
とにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、入力端子に接続された被測定電圧
による積分と、前記被測定電圧とは逆極性の基準電圧に
よる積分を行なう積分器と、この積分器の出力に接続さ
れ、積分出力が基準レベルを通過した後のクロックパル
スに同期した点で切りはなし、前記クロックパルスに同
期した点での積分出力の電位を記憶する記憶コンデンサ
と、前記積分器の出力に接続し積分出力を一定比に分圧
する分圧抵抗器と、前記積分器の積分出力が前記基準レ
ベルを通過したことを検知し、続いて前記記憶コンデン
サに記憶された電位と前記分圧抵抗器により分圧された
積分出力の電位を比較し、一致した点で前記積分を終了
させるための信号を出力する比較器と、クロックパルス
を発生するクロックパルス発生回路と、前記基準電圧を
接続したときの積分出力が基準レベルを通過するまでの
期間をクロックパルスを用いて計数する計数回路と、前
記積分出力が基準レベルを通過したときから積分終了ま
での期間をクロックパルスにより計数し、その値を前記
計数回路の計数値に下位桁として付加する可逆計数回路
と、前記積分器に被測定電圧あるいは基準電圧を供給す
るための制御、前記記憶コンデンサに積分器の出力を供
給するための制御、前記比較器に所定の入力電圧を供給
するための制御、前記計数回路および可逆計数回路にク
ロックパルスを供給するための制御を行なう制御回路を
具備したことを特徴とする。
るために、本発明は、入力端子に接続された被測定電圧
による積分と、前記被測定電圧とは逆極性の基準電圧に
よる積分を行なう積分器と、この積分器の出力に接続さ
れ、積分出力が基準レベルを通過した後のクロックパル
スに同期した点で切りはなし、前記クロックパルスに同
期した点での積分出力の電位を記憶する記憶コンデンサ
と、前記積分器の出力に接続し積分出力を一定比に分圧
する分圧抵抗器と、前記積分器の積分出力が前記基準レ
ベルを通過したことを検知し、続いて前記記憶コンデン
サに記憶された電位と前記分圧抵抗器により分圧された
積分出力の電位を比較し、一致した点で前記積分を終了
させるための信号を出力する比較器と、クロックパルス
を発生するクロックパルス発生回路と、前記基準電圧を
接続したときの積分出力が基準レベルを通過するまでの
期間をクロックパルスを用いて計数する計数回路と、前
記積分出力が基準レベルを通過したときから積分終了ま
での期間をクロックパルスにより計数し、その値を前記
計数回路の計数値に下位桁として付加する可逆計数回路
と、前記積分器に被測定電圧あるいは基準電圧を供給す
るための制御、前記記憶コンデンサに積分器の出力を供
給するための制御、前記比較器に所定の入力電圧を供給
するための制御、前記計数回路および可逆計数回路にク
ロックパルスを供給するための制御を行なう制御回路を
具備したことを特徴とする。
【０００７】
【作用】第１の積分期間で被測定電圧による積分を行な
った後、積分電圧が基準レベルに達するまで基準電圧に
よる積分を行なう。この基準電圧による積分期間は基準
のクロックパルスで計数するが、この時の計数値には誤
差分がある。すなわち、実際に積分電圧が基準レベルを
横切った時点から、計数した最後のクロックパルスの時
点までの間の時間が誤差となる。本発明では、この誤差
分に相当する時間を拡大し、クロックパルスを用いてそ
の時間を計数することによって変換精度と分解能を高め
ている。
った後、積分電圧が基準レベルに達するまで基準電圧に
よる積分を行なう。この基準電圧による積分期間は基準
のクロックパルスで計数するが、この時の計数値には誤
差分がある。すなわち、実際に積分電圧が基準レベルを
横切った時点から、計数した最後のクロックパルスの時
点までの間の時間が誤差となる。本発明では、この誤差
分に相当する時間を拡大し、クロックパルスを用いてそ
の時間を計数することによって変換精度と分解能を高め
ている。
【０００８】
【実施例】以下図面を参照して本発明を詳細に説明する
。図１は本発明に係る積分型ＡＤ変換器の一実施例を示
す構成図、図２は動作を説明するためのタイムチャート
である。図１において、１は被測定電圧Ｖｘ が印加さ
れる入力端子、２および３は大きさが同じで極性のみ互
いに異なる基準電圧、４は積分器、５は比較器、６はク
ロックパルス発生回路、７は制御回路、８は計数回路、
９は可逆計数回路、Ｒ１およびＲ２は分圧抵抗器、Ｃｍ
は記憶コンデンサである。
。図１は本発明に係る積分型ＡＤ変換器の一実施例を示
す構成図、図２は動作を説明するためのタイムチャート
である。図１において、１は被測定電圧Ｖｘ が印加さ
れる入力端子、２および３は大きさが同じで極性のみ互
いに異なる基準電圧、４は積分器、５は比較器、６はク
ロックパルス発生回路、７は制御回路、８は計数回路、
９は可逆計数回路、Ｒ１およびＲ２は分圧抵抗器、Ｃｍ
は記憶コンデンサである。
【０００９】積分器４は、入力端に積分抵抗器Ｒを備え
、帰還路に積分コンデンサＣとリセットスイッチＳ８の
並列接続回路を備えた増幅器Ａで構成されている。この
積分抵抗器Ｒの入力側には、スイッチＳ１，Ｓ２，Ｓ３
，Ｓ４を介してコモンライン、被測定電圧、基準電圧２
および３がそれぞれ接続される。各スイッチＳ１，Ｓ２
，Ｓ３，Ｓ４は制御回路７によりオン、オフ制御される
。分圧抵抗器Ｒ１，Ｒ２は直列接続され、Ｒ２の他端は
積分器４の出力端に、Ｒ１の他端はコモンラインに接続
される。記憶コンデンサＣｍはスイッチＳ５を介して積
分器４の出力端に接続される。
、帰還路に積分コンデンサＣとリセットスイッチＳ８の
並列接続回路を備えた増幅器Ａで構成されている。この
積分抵抗器Ｒの入力側には、スイッチＳ１，Ｓ２，Ｓ３
，Ｓ４を介してコモンライン、被測定電圧、基準電圧２
および３がそれぞれ接続される。各スイッチＳ１，Ｓ２
，Ｓ３，Ｓ４は制御回路７によりオン、オフ制御される
。分圧抵抗器Ｒ１，Ｒ２は直列接続され、Ｒ２の他端は
積分器４の出力端に、Ｒ１の他端はコモンラインに接続
される。記憶コンデンサＣｍはスイッチＳ５を介して積
分器４の出力端に接続される。
【００１０】比較器５の一方の入力端は前記記憶コンデ
ンサＣｍに接続され、他方の入力端はスイッチＳ７を介
して分圧抵抗器Ｒ１，Ｒ２の共通接続点ｋに接続される
と共にスイッチＳ６を介してコモンラインに接続されて
いて、２つの入力の大小関係に対応した２値信号を出力
する。制御回路７は、クロックパルス発生回路６より与
えられるクロックｂを受け、各スイッチを制御すると共
に、計数回路８および可逆計数回路９でカウントするク
ロックを出力する。
ンサＣｍに接続され、他方の入力端はスイッチＳ７を介
して分圧抵抗器Ｒ１，Ｒ２の共通接続点ｋに接続される
と共にスイッチＳ６を介してコモンラインに接続されて
いて、２つの入力の大小関係に対応した２値信号を出力
する。制御回路７は、クロックパルス発生回路６より与
えられるクロックｂを受け、各スイッチを制御すると共
に、計数回路８および可逆計数回路９でカウントするク
ロックを出力する。
【００１１】このような構成における動作を図２のタイ
ムチャートを参照して次に説明する。変換開始前の初期
状態においては、入力端子１に被測定電圧Ｖｘを印加し
、スイッチＳ１、リセットスイッチＳ８、スイッチＳ５
およびスイッチＳ６をオンにし、その他のすべてのスイ
ッチはオフに保持されている。これらスイッチは制御回
路７により制御される。
ムチャートを参照して次に説明する。変換開始前の初期
状態においては、入力端子１に被測定電圧Ｖｘを印加し
、スイッチＳ１、リセットスイッチＳ８、スイッチＳ５
およびスイッチＳ６をオンにし、その他のすべてのスイ
ッチはオフに保持されている。これらスイッチは制御回
路７により制御される。
【００１２】変換の開始時点ｔ０でスイッチＳ１，Ｓ８
をオフにし、スイッチＳ２をオンにする。これにより被
測定電圧Ｖｘ が積分抵抗器Ｒを通して積分器４に加え
られ、そして一定の期間（Ｔ１ の間）積分を行なう。 この期間を第１の積分期間とする。第１の積分期間の終
わりで積分出力Ｖ０ は（１） 式となる。 Ｖ０ ＝−Ｖｘ ・Ｔ１ ／（Ｒ・Ｃ）
……（１） 一定の時
間Ｔ１ は、クロックパルス発生回路６にから与えられ
るクロックパルスｂを制御回路７で計数して決定するが
、そのクロックパルス数をＮ１ とすると、クロックパ
ルスｂの周期をＴ０ として、 Ｔ１ ＝Ｎ１ ×Ｔ０
……（
２） が成り立つ。式（２） を式（１） に代入する
と、 Ｖ０ ＝−Ｖｘ （Ｎ１ ・Ｔ０ ）／（
Ｒ・Ｃ） ……（３） となる。
をオフにし、スイッチＳ２をオンにする。これにより被
測定電圧Ｖｘ が積分抵抗器Ｒを通して積分器４に加え
られ、そして一定の期間（Ｔ１ の間）積分を行なう。 この期間を第１の積分期間とする。第１の積分期間の終
わりで積分出力Ｖ０ は（１） 式となる。 Ｖ０ ＝−Ｖｘ ・Ｔ１ ／（Ｒ・Ｃ）
……（１） 一定の時
間Ｔ１ は、クロックパルス発生回路６にから与えられ
るクロックパルスｂを制御回路７で計数して決定するが
、そのクロックパルス数をＮ１ とすると、クロックパ
ルスｂの周期をＴ０ として、 Ｔ１ ＝Ｎ１ ×Ｔ０
……（
２） が成り立つ。式（２） を式（１） に代入する
と、 Ｖ０ ＝−Ｖｘ （Ｎ１ ・Ｔ０ ）／（
Ｒ・Ｃ） ……（３） となる。
【００１３】一定の時間Ｔ１ の積分が終了した時点で
、スイッチＳ２をオフにすると共にスイッチＳ３（また
はＳ４）をオンとし、入力端子１に接続されていた被測
定電圧Ｖｘ とは逆の極性を持つ基準電圧２または３の
いずれか一方を選択する。スイッチＳ３とＳ４のいずれ
をオンとするかは、比較器５の出力から制御回路７が判
断する。基準電圧は積分抵抗器Ｒを通して積分器４に接
続され積分される。この時、積分の傾斜は前記第１の積
分期間とは逆向きになる。積分出力の基準レベル通過は
比較器５により検知される。この基準電圧２又は３の積
分開始から基準レベル通過までの期間を第２の積分期間
とする。
、スイッチＳ２をオフにすると共にスイッチＳ３（また
はＳ４）をオンとし、入力端子１に接続されていた被測
定電圧Ｖｘ とは逆の極性を持つ基準電圧２または３の
いずれか一方を選択する。スイッチＳ３とＳ４のいずれ
をオンとするかは、比較器５の出力から制御回路７が判
断する。基準電圧は積分抵抗器Ｒを通して積分器４に接
続され積分される。この時、積分の傾斜は前記第１の積
分期間とは逆向きになる。積分出力の基準レベル通過は
比較器５により検知される。この基準電圧２又は３の積
分開始から基準レベル通過までの期間を第２の積分期間
とする。
【００１４】ここで、基準電圧をＶｒ 、基準レベルを
０、第２の積分期間の時間幅をＴ２ とすると、
０＝Ｖ０ −（−Ｖｒ ）・Ｔ２ ／（Ｒ・Ｃ）
……（４） したがって、 Ｔ２ ＝−（Ｒ・Ｃ）・Ｖ０ ／Ｖｒ
……（５） 式（３）
を代入すると、上式は、 Ｔ２ ＝−Ｖｘ （Ｎ１ ・Ｔ０ ）／Ｖｒ
……（６） となる
。この第２の積分期間は、クロックパルス発生回路６か
ら送出されるクロックパルスｂを用いて計数回路８で計
数する。このとき計数回路に送出されるクロックパルス
の数をＮｘ とすると、 Ｎｘ ＝Ｔ２ ／Ｔ０
……（
７） であり、式（６），（７） を整理すると、
Ｎｘ ＝Ｖｘ ・Ｎ１ ／Ｖｒ
……（８） と
なる。
０、第２の積分期間の時間幅をＴ２ とすると、
０＝Ｖ０ −（−Ｖｒ ）・Ｔ２ ／（Ｒ・Ｃ）
……（４） したがって、 Ｔ２ ＝−（Ｒ・Ｃ）・Ｖ０ ／Ｖｒ
……（５） 式（３）
を代入すると、上式は、 Ｔ２ ＝−Ｖｘ （Ｎ１ ・Ｔ０ ）／Ｖｒ
……（６） となる
。この第２の積分期間は、クロックパルス発生回路６か
ら送出されるクロックパルスｂを用いて計数回路８で計
数する。このとき計数回路に送出されるクロックパルス
の数をＮｘ とすると、 Ｎｘ ＝Ｔ２ ／Ｔ０
……（
７） であり、式（６），（７） を整理すると、
Ｎｘ ＝Ｖｘ ・Ｎ１ ／Ｖｒ
……（８） と
なる。
【００１５】ここでＴ２ は、
Ｔ２ ＝Ｔ３ ＋Ｔ４
……（
９） であり、これを式（８） に代入すると、Ｎｘ
＝Ｔ３ ／Ｔ０＋Ｔ４ ／Ｔ０
……（１０）となる。Ｔ３ ／Ｔ
０ は周期Ｔ０ を持つクロックパルスｂが計数回路８
へ送出される分である。これをＮ２ とすると、
Ｎｘ ＝Ｎ２ ＋Ｔ４ ／Ｔ０
……（１１）とな
る。
……（
９） であり、これを式（８） に代入すると、Ｎｘ
＝Ｔ３ ／Ｔ０＋Ｔ４ ／Ｔ０
……（１０）となる。Ｔ３ ／Ｔ
０ は周期Ｔ０ を持つクロックパルスｂが計数回路８
へ送出される分である。これをＮ２ とすると、
Ｎｘ ＝Ｎ２ ＋Ｔ４ ／Ｔ０
……（１１）とな
る。
【００１６】従来の二重積分型ＡＤ変換器ではこの第２
の積分期間におけるクロックパルスの総数Ｎ２ をＡＤ
変換量として取扱い、Ｔ４ ／Ｔ０ はＴ４ ＜Ｔ０
であるから誤差分として切り捨てられている。しかしな
がら、このＴ４ の時間幅をクロックパルスｂを用いて
計数することができれば、クロックパルスの速度を速め
ることもなく精度を高め分解能を上げることができる。 本発明においては、図３に示すように基準レベル通過点
から次のクロックパルスｔ４ までの時間幅Ｔ５ を拡
大し、クロックパルスｂを用いて計数しＴ４ 相当を演
算して求め、精度を高めかつ分解能を上げるようにして
いる。Ｔ４ とＴ５ の関係は、 Ｔ４ ＝Ｔ０ −Ｔ５
……（
１２）したがって、 Ｔ５ ＝Ｔ０ −Ｔ４
……（
１３）である。
の積分期間におけるクロックパルスの総数Ｎ２ をＡＤ
変換量として取扱い、Ｔ４ ／Ｔ０ はＴ４ ＜Ｔ０
であるから誤差分として切り捨てられている。しかしな
がら、このＴ４ の時間幅をクロックパルスｂを用いて
計数することができれば、クロックパルスの速度を速め
ることもなく精度を高め分解能を上げることができる。 本発明においては、図３に示すように基準レベル通過点
から次のクロックパルスｔ４ までの時間幅Ｔ５ を拡
大し、クロックパルスｂを用いて計数しＴ４ 相当を演
算して求め、精度を高めかつ分解能を上げるようにして
いる。Ｔ４ とＴ５ の関係は、 Ｔ４ ＝Ｔ０ −Ｔ５
……（
１２）したがって、 Ｔ５ ＝Ｔ０ −Ｔ４
……（
１３）である。
【００１７】以下、Ｔ５ を拡大しクロックパルスｂを
用いて計数を行う動作について説明する。第２の積分期
間に続いて、基準電圧２（または３）による積分を続行
し（この期間を第３の積分期間とする）、基準レベル通
過後のクロックパルスｂに同期した点でスイッチＳ５を
オフにし、記憶コンデンサＣｍ に電位を記憶する。こ
の時の積分器４の出力をＶ３ とし、記憶コンデンサＣ
ｍ に記憶された電位をＶｍ とすると、 Ｖｍ ＝Ｖ３
…
…（１４）である。また、Ｖ３ は基準電圧２（または
３）による積分出力であるから次式で表される。 Ｖ３ ＝−Ｖｒ ・Ｔ５ ／（Ｒ・Ｃ）
……（１５）
用いて計数を行う動作について説明する。第２の積分期
間に続いて、基準電圧２（または３）による積分を続行
し（この期間を第３の積分期間とする）、基準レベル通
過後のクロックパルスｂに同期した点でスイッチＳ５を
オフにし、記憶コンデンサＣｍ に電位を記憶する。こ
の時の積分器４の出力をＶ３ とし、記憶コンデンサＣ
ｍ に記憶された電位をＶｍ とすると、 Ｖｍ ＝Ｖ３
…
…（１４）である。また、Ｖ３ は基準電圧２（または
３）による積分出力であるから次式で表される。 Ｖ３ ＝−Ｖｒ ・Ｔ５ ／（Ｒ・Ｃ）
……（１５）
【００１
８】そしてこの時、スイッチＳ６をオフ、スイッチＳ７
をオンにし、分圧比ｎの分圧抵抗器Ｒ１ とＲ２ の分
圧点ｋを比較器５の入力ｐに接続する。この分圧比ｎと
分圧抵抗Ｒ１とＲ２の比は次のように設定しておく。 ｎ：１＝Ｒ２：Ｒ１
……（１６）し
たがって、 ｎ＝Ｒ２ ／Ｒ１
……（
１７）である。
８】そしてこの時、スイッチＳ６をオフ、スイッチＳ７
をオンにし、分圧比ｎの分圧抵抗器Ｒ１ とＲ２ の分
圧点ｋを比較器５の入力ｐに接続する。この分圧比ｎと
分圧抵抗Ｒ１とＲ２の比は次のように設定しておく。 ｎ：１＝Ｒ２：Ｒ１
……（１６）し
たがって、 ｎ＝Ｒ２ ／Ｒ１
……（
１７）である。
【００１９】積分器４の出力はこの時点ｔ４で１／ｎに
分圧されて比較器５の入力ｐに接続される。上記第３の
積分期間以降においても積分器４は基準電圧２（または
３）によって積分を引続き行う。比較器５は分圧点ｋの
電位と記憶コンデンサＣｍ の記憶電位Ｖｍ との比較
を行っていて、図４に示すように分圧点ｋの電位Ｖｋ
がＶｍを越えると、比較器５の出力ｑは反転する。ここ
までを第４の積分期間とする。Ｖｋ ＝Ｖｍ の点での
積分器５の出力Ｖ４ は、 Ｖ４ ・Ｒ１ ／（Ｒ１ ＋Ｒ２ ）＝Ｖｍ
……（１８）となり
、式（１４），（１７），（１８）をＶ４ について整
理すると、 Ｖ４ ＝Ｖ３ ＋ｎＶ３
……（１９）となる。また第４の積分期間の終わりの
時点ｔ５ における積分器４の振幅Ｖ５ は、 Ｖ５ ＝Ｖ４ −Ｖ３
……（
２０）となり、式（１９）を式（２０）に代入すると、
Ｖ５ ＝ｎＶ３
……
（２１）となる。すなわち、先の基準レベル通過後クロ
ックパルスｂに同期した時の積分器４の出力Ｖ３ は第
４の積分期間の終わりでｎ倍に拡大されたことになる。
分圧されて比較器５の入力ｐに接続される。上記第３の
積分期間以降においても積分器４は基準電圧２（または
３）によって積分を引続き行う。比較器５は分圧点ｋの
電位と記憶コンデンサＣｍ の記憶電位Ｖｍ との比較
を行っていて、図４に示すように分圧点ｋの電位Ｖｋ
がＶｍを越えると、比較器５の出力ｑは反転する。ここ
までを第４の積分期間とする。Ｖｋ ＝Ｖｍ の点での
積分器５の出力Ｖ４ は、 Ｖ４ ・Ｒ１ ／（Ｒ１ ＋Ｒ２ ）＝Ｖｍ
……（１８）となり
、式（１４），（１７），（１８）をＶ４ について整
理すると、 Ｖ４ ＝Ｖ３ ＋ｎＶ３
……（１９）となる。また第４の積分期間の終わりの
時点ｔ５ における積分器４の振幅Ｖ５ は、 Ｖ５ ＝Ｖ４ −Ｖ３
……（
２０）となり、式（１９）を式（２０）に代入すると、
Ｖ５ ＝ｎＶ３
……
（２１）となる。すなわち、先の基準レベル通過後クロ
ックパルスｂに同期した時の積分器４の出力Ｖ３ は第
４の積分期間の終わりでｎ倍に拡大されたことになる。
【００２０】一方、この期間および第３の積分期間にお
ける積分器４の出力は、基準電圧２（または３）による
積分であるから、 Ｖ４ ＝−Ｖｒ （Ｔ５ ＋Ｔ６ ）／（Ｒ・
Ｃ） ……（２２）となる。Ｔ６
期間における積分器４の振幅Ｖ５ は式（２０），（２
２） より、 Ｖ５ ＝−Ｖｒ ・Ｔ６ ／（Ｒ・Ｃ）
……（２３）となり、
したがって式（２１），（２３） を整理すると、
ｎ・Ｖ３ ＝−Ｖｒ ・Ｔ６ ／（Ｒ・Ｃ）
……（２４）となる。式（２４
）を式（１５）に代入して、 ｎ・Ｔ５ ＝Ｔ６
……（２５）を得る。
ける積分器４の出力は、基準電圧２（または３）による
積分であるから、 Ｖ４ ＝−Ｖｒ （Ｔ５ ＋Ｔ６ ）／（Ｒ・
Ｃ） ……（２２）となる。Ｔ６
期間における積分器４の振幅Ｖ５ は式（２０），（２
２） より、 Ｖ５ ＝−Ｖｒ ・Ｔ６ ／（Ｒ・Ｃ）
……（２３）となり、
したがって式（２１），（２３） を整理すると、
ｎ・Ｖ３ ＝−Ｖｒ ・Ｔ６ ／（Ｒ・Ｃ）
……（２４）となる。式（２４
）を式（１５）に代入して、 ｎ・Ｔ５ ＝Ｔ６
……（２５）を得る。
【００２１】これは分圧抵抗の分圧比ｎによってＴ５
を拡大することができたことを意味する。Ｔ５ が拡大
されたときの確度は分圧抵抗の分圧比ｎに依存する。周
期Ｔ０ のクロックパルスｂとこの拡大されたＴ６ に
よるゲート通過クロックパルスｉの総数Ｎ３ は、
Ｎ３ ＝Ｔ６ ／Ｔ０
……（２６
）であり、式（１２），（２６） により、 Ｔ
４ ＝Ｔ０ （ｎ−Ｎ３ ）／ｎ
……（２７）が成立する。こ
れはＴ４ を拡大し周期Ｔ０ のクロックパルスｂによ
り計数できたことを意味し、Ｔ０ ／ｎはクロックパル
スｂの速度をｎ倍に速めたことに相当する。またこのク
ロックパルスの総数Ｎ３ は可逆計数回路９に送出され
、ここで（ｎ−Ｎ３ ）の計数および演算を行い、先の
第２の積分期間で計算されたＮ２ に重み付けされ合算
される。この時のデジタル変換量の総和Ｎｘ は、次の
ようになる。式（１１）に式（２７）を代入すると、
Ｎｘ ＝Ｎ２ ＋（ｎ−Ｎ３ ）／ｎ
……（２８）となる。 両辺にｎを掛けると、 ｎ・Ｎｘ ＝ｎ・Ｎ２ ＋（ｎ−Ｎ３ ）
……（２９）更に、整理
すると、 ｎ・Ｎｘ ＝ｎ（Ｎ２ ＋１）−Ｎ３
……（３０）となる。
を拡大することができたことを意味する。Ｔ５ が拡大
されたときの確度は分圧抵抗の分圧比ｎに依存する。周
期Ｔ０ のクロックパルスｂとこの拡大されたＴ６ に
よるゲート通過クロックパルスｉの総数Ｎ３ は、
Ｎ３ ＝Ｔ６ ／Ｔ０
……（２６
）であり、式（１２），（２６） により、 Ｔ
４ ＝Ｔ０ （ｎ−Ｎ３ ）／ｎ
……（２７）が成立する。こ
れはＴ４ を拡大し周期Ｔ０ のクロックパルスｂによ
り計数できたことを意味し、Ｔ０ ／ｎはクロックパル
スｂの速度をｎ倍に速めたことに相当する。またこのク
ロックパルスの総数Ｎ３ は可逆計数回路９に送出され
、ここで（ｎ−Ｎ３ ）の計数および演算を行い、先の
第２の積分期間で計算されたＮ２ に重み付けされ合算
される。この時のデジタル変換量の総和Ｎｘ は、次の
ようになる。式（１１）に式（２７）を代入すると、
Ｎｘ ＝Ｎ２ ＋（ｎ−Ｎ３ ）／ｎ
……（２８）となる。 両辺にｎを掛けると、 ｎ・Ｎｘ ＝ｎ・Ｎ２ ＋（ｎ−Ｎ３ ）
……（２９）更に、整理
すると、 ｎ・Ｎｘ ＝ｎ（Ｎ２ ＋１）−Ｎ３
……（３０）となる。
【００２２】このようにして、Ｎ２ はｎ倍に重み付け
され下位桁がｎ倍になった分解能を得ることになる。す
なわち、ｎを１０あるいは１００とすると、ＡＤ変換の
精度および分解能が１０倍あるいは１００倍高まること
になる。第４の積分期間の終わりで比較器５の反転信号
によりオンしている側のスイッチＳ３またはＳ４をオフ
にし、またスイッチＳ１，Ｓ８，Ｓ５，Ｓ６をオンにし
て初期状態へ戻し、変換を終了させる。
され下位桁がｎ倍になった分解能を得ることになる。す
なわち、ｎを１０あるいは１００とすると、ＡＤ変換の
精度および分解能が１０倍あるいは１００倍高まること
になる。第４の積分期間の終わりで比較器５の反転信号
によりオンしている側のスイッチＳ３またはＳ４をオフ
にし、またスイッチＳ１，Ｓ８，Ｓ５，Ｓ６をオンにし
て初期状態へ戻し、変換を終了させる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明によ
れば容易に変換精度と分解能を上げることができ、次の
ような効果がある。■クロックパルスの周期を変える必
要がない。したがって、従来例に比べて回路構成が簡単
になる。■比較器は１個でよい。従来例のように２個必
要としないため、回路構成が簡単になる。■変換時間を
長くすることなく、分解能を上げることができる。すな
わち、ＡＤ変換桁数の大小に関係なく、分圧抵抗比ｎに
より分解能をｎ倍に上げることができる。分解能をｎ倍
に上げるために必要な時間は、ｎ個のクロックパルスの
時間で済み、それほどの時間を必要としない。■従来例
のように電圧の異なる複数の基準電圧を必要としない。 そのため回路構成が簡単になる。
れば容易に変換精度と分解能を上げることができ、次の
ような効果がある。■クロックパルスの周期を変える必
要がない。したがって、従来例に比べて回路構成が簡単
になる。■比較器は１個でよい。従来例のように２個必
要としないため、回路構成が簡単になる。■変換時間を
長くすることなく、分解能を上げることができる。すな
わち、ＡＤ変換桁数の大小に関係なく、分圧抵抗比ｎに
より分解能をｎ倍に上げることができる。分解能をｎ倍
に上げるために必要な時間は、ｎ個のクロックパルスの
時間で済み、それほどの時間を必要としない。■従来例
のように電圧の異なる複数の基準電圧を必要としない。 そのため回路構成が簡単になる。
【図１】本発明に係るＡＤ変換器の一実施例を示す要部
構成図である。
構成図である。
【図２】図１の動作を説明するためのタイムチャートで
ある。
ある。
【図３】図２のタイムチャートの部分拡大図である。
【図４】図２のタイムチャートの部分拡大図である。
【図５】従来の三重積分型ＡＤ変換器の一例を示す構成
図である。
図である。
【図６】図５の動作を説明するためのタイムチャートで
ある。
ある。
１ 入力端子
２，３ 基準電圧
４ 積分器
５ 比較器
６ クロックパルス発生器
７ 制御回路
８ 計数回路
９ 可逆計数回路
Ｒ１，Ｒ２ 分圧抵抗器
Ｃｍ 記憶コンデンサ
Ｒ 積分抵抗器
Ｃ 積分コンデンサ
Ｓ８ リセットスイッチ
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７ ス
イッチ
イッチ
Claims (1)
- 【請求項１】入力端子に接続された被測定電圧による積
分と、前記被測定電圧とは逆極性の基準電圧による積分
を行なう積分器（４）と、この積分器（４）の出力に接
続され、積分出力が基準レベルを通過した後のクロック
パルスに同期した点で切りはなし、前記クロックパルス
に同期した点での積分出力の電位を記憶する記憶コンデ
ンサ（Ｃｍ ）と、前記積分器（４）の出力に接続し積
分出力を一定比に分圧する分圧抵抗器（Ｒ１ ，Ｒ２
）と、前記積分器（４）の積分出力が前記基準レベルを
通過したことを検知し、続いて前記記憶コンデンサ（Ｃ
ｍ ）に記憶された電位と前記分圧抵抗器により分圧さ
れた積分出力の電位を比較し、一致した点で前記積分を
終了させるための信号を出力する比較器（５）と、クロ
ックパルスを発生するクロックパルス発生回路（６）と
、前記基準電圧を接続したときの積分出力が基準レベル
を通過するまでの期間をクロックパルスを用いて計数す
る計数回路（８）と、前記積分出力が基準レベルを通過
したときから積分終了までの期間をクロックパルスによ
り計数し、その値を前記計数回路（８）の計数値に下位
桁として付加する可逆計数回路（９）と、前記積分器（
４）に被測定電圧あるいは基準電圧を供給するための制
御、前記記憶コンデンサ（Ｃｍ ）に積分器（４）の出
力を供給するための制御、前記比較器（５）に所定の入
力電圧を供給するための制御、前記計数回路（８）およ
び可逆計数回路（９）にクロックパルスを供給するため
の制御を行なう制御回路（７）を具備し、基準レベル通
過までの期間における計数値にその後から積分終了まで
の期間における計数値を下位桁として追加し、分解能を
高めるようにしたことを特徴とする積分型アナログ・デ
ジタル変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063954A JP2512349B2 (ja) | 1991-03-05 | 1991-03-05 | 積分型アナログ・デジタル変換器 |
| DE199292102857T DE502368T1 (de) | 1991-03-05 | 1992-02-20 | Integrierender analog-digitalwandler. |
| EP92102857A EP0502368B1 (en) | 1991-03-05 | 1992-02-20 | Integrating analog-to-digital converter |
| DE69219506T DE69219506T2 (de) | 1991-03-05 | 1992-02-20 | Integrierender Analog-Digitalwandler |
| US07/841,134 US5216426A (en) | 1991-03-05 | 1992-02-25 | Integrating adc having memory capacitor connected to integrator output and one comparator input and voltage divider connected to integrator output and the other comparator input |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3063954A JP2512349B2 (ja) | 1991-03-05 | 1991-03-05 | 積分型アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277929A true JPH04277929A (ja) | 1992-10-02 |
| JP2512349B2 JP2512349B2 (ja) | 1996-07-03 |
Family
ID=13244229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3063954A Expired - Lifetime JP2512349B2 (ja) | 1991-03-05 | 1991-03-05 | 積分型アナログ・デジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5216426A (ja) |
| EP (1) | EP0502368B1 (ja) |
| JP (1) | JP2512349B2 (ja) |
| DE (2) | DE69219506T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5565869A (en) * | 1994-08-09 | 1996-10-15 | Fluke Corporation | Multiple slope analog-to-digital converter having increased linearity |
| DE4441043C1 (de) * | 1994-11-18 | 1995-12-07 | Krohne Messtechnik Kg | Verfahren zur Wandlung eines Analogsignals in ein Digitalsignal |
| US7061462B1 (en) * | 1998-10-26 | 2006-06-13 | Pir Hacek Over S Janez | Driving scheme and electronic circuitry for the LCD electrooptical switching element |
| DE19936677A1 (de) | 1999-08-04 | 2001-03-15 | Infineon Technologies Ag | Sigma-Delta-A/D-Wandler |
| ES2240633T3 (es) * | 2001-12-22 | 2005-10-16 | EBM-PAPST ST. GEORGEN GMBH & CO. KG | Procedimiento y disposicion para digitalizar una tension. |
| EP1643656A1 (en) * | 2004-09-30 | 2006-04-05 | Mitsubishi Electric Information Technology Centre Europe B.V. | Interleaved analog-to-digital converting and integrating circuit and telecommunication device comprising such a circuit |
| US7414553B1 (en) | 2006-11-17 | 2008-08-19 | Zilog, Inc. | Microcontroller having in-situ autocalibrated integrating analog-to-digital converter (IADC) |
| TWI426712B (zh) * | 2010-05-25 | 2014-02-11 | Sitronix Technology Corp | Analog - to - digital conversion circuit |
| US9316695B2 (en) * | 2012-12-28 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101919635B1 (ko) * | 2014-02-24 | 2018-11-19 | 매그나칩 반도체 유한회사 | 적분형 아날로그-디지털 변환기 |
| WO2020142149A1 (en) | 2018-12-31 | 2020-07-09 | Flir Commercial Systems, Inc. | Analog-to-digital conversion systems and methods with pulse generators |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3674937A (en) * | 1970-02-02 | 1972-07-04 | Trt Telecom Radio Electr | Transmission device for the transmission of analog signals by means of pulse code modulation |
| US3818246A (en) * | 1971-04-06 | 1974-06-18 | Ibm | Switching circuits particularly useful for analog-to-digital converters |
| JPS5168164A (en) * | 1974-12-10 | 1976-06-12 | Tokyo Shibaura Electric Co | Aad henkanki |
| US4117477A (en) * | 1976-05-24 | 1978-09-26 | Westinghouse Electric Corp. | Single-point analog subsystem interfaced with a computer |
| JPS5451454A (en) * | 1977-09-30 | 1979-04-23 | Toshiba Corp | Analog digital conversion unit |
| US4395701A (en) * | 1980-03-25 | 1983-07-26 | Intersil, Inc. | High speed integrating analog-to-digital converter |
| US4567465A (en) * | 1982-05-25 | 1986-01-28 | Iwatsu Electric Co., Ltd. | Method and apparatus for converting analog signal into digital signal |
-
1991
- 1991-03-05 JP JP3063954A patent/JP2512349B2/ja not_active Expired - Lifetime
-
1992
- 1992-02-20 EP EP92102857A patent/EP0502368B1/en not_active Expired - Lifetime
- 1992-02-20 DE DE69219506T patent/DE69219506T2/de not_active Expired - Fee Related
- 1992-02-20 DE DE199292102857T patent/DE502368T1/de active Pending
- 1992-02-25 US US07/841,134 patent/US5216426A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE502368T1 (de) | 1993-03-18 |
| EP0502368A2 (en) | 1992-09-09 |
| DE69219506D1 (de) | 1997-06-12 |
| DE69219506T2 (de) | 1997-11-06 |
| JP2512349B2 (ja) | 1996-07-03 |
| EP0502368A3 (ja) | 1995-01-18 |
| US5216426A (en) | 1993-06-01 |
| EP0502368B1 (en) | 1997-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960206 |