JPH04345321A - ジュアルスロープインテグレーティングａ／ｄコンバーター - Google Patents
ジュアルスロープインテグレーティングａ／ｄコンバーターInfo
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- JPH04345321A JPH04345321A JP3205241A JP20524191A JPH04345321A JP H04345321 A JPH04345321 A JP H04345321A JP 3205241 A JP3205241 A JP 3205241A JP 20524191 A JP20524191 A JP 20524191A JP H04345321 A JPH04345321 A JP H04345321A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄコンバーターに関し、特に“Ｘ
１０モード”で分解能を向上させ、オートゼロ（Ａｕｔ
ｏ Ｚｅｒｏ）方式を適用してオフセット電圧（Ｏｆ
ｆｓｅｔ Ｖｏｌｔａｇｅ）を除去させてレイショメ
トリックリーディング（Ｒａｔｉｏ Ｍｅｔｒｉｃ
Ｒｅａｄｉｎｇ）を可能ならしめた高分解能ジュアル
スロープインテグレーティングＡ／Ｄコンバーターに関
する。
ル信号に変換するＡ／Ｄコンバーターに関し、特に“Ｘ
１０モード”で分解能を向上させ、オートゼロ（Ａｕｔ
ｏ Ｚｅｒｏ）方式を適用してオフセット電圧（Ｏｆ
ｆｓｅｔ Ｖｏｌｔａｇｅ）を除去させてレイショメ
トリックリーディング（Ｒａｔｉｏ Ｍｅｔｒｉｃ
Ｒｅａｄｉｎｇ）を可能ならしめた高分解能ジュアル
スロープインテグレーティングＡ／Ｄコンバーターに関
する。
【０００２】
【従来の技術】一般的に、ＤＭＭ（Ｄｉｓｉｔａｌ
Ｍｕｌｔｉｍｅｔｅｒ）に用いられるジュアルスロープ
Ａ／Ｄコンバーター（Ｄｕａｌ Ｓｌｏｐｅ Ａ／
Ｄ Ｃｏｎｖｅｒｔｅｒ）の分解能（Ｒｅｓｏｌｕｔ
ｉｏｎ）は３ １／２ディジットである。しかし、その
Ａ／Ｄコンバーターにおいて、ゼロクロッシング（Ｚｅ
ｒｏ Ｃｒｏｓｓｉｎｇ）後の残留電荷を１／１０倍
の容量を有するキャパシターへ移動させて、電圧を１０
倍増幅し、これを更に変換することにより４ １／２デ
ィジタル以上のＡ／Ｄコンバーターを構成している。
Ｍｕｌｔｉｍｅｔｅｒ）に用いられるジュアルスロープ
Ａ／Ｄコンバーター（Ｄｕａｌ Ｓｌｏｐｅ Ａ／
Ｄ Ｃｏｎｖｅｒｔｅｒ）の分解能（Ｒｅｓｏｌｕｔ
ｉｏｎ）は３ １／２ディジットである。しかし、その
Ａ／Ｄコンバーターにおいて、ゼロクロッシング（Ｚｅ
ｒｏ Ｃｒｏｓｓｉｎｇ）後の残留電荷を１／１０倍
の容量を有するキャパシターへ移動させて、電圧を１０
倍増幅し、これを更に変換することにより４ １／２デ
ィジタル以上のＡ／Ｄコンバーターを構成している。
【０００３】このような方式を“Ｘ１０モード”という
ところ、このような“Ｘ１０モード”方式を採用した従
来のジュアルスロープＡ／Ｄコンバーターは、第１図に
示す通り構成されている。即ち、入力部１とＡ／Ｄコア
部２およびディジタル部３で構成され、上記入力部１は
電圧測定時に図１（Ｂ）に示す通りスイッチＳ１ ，Ｓ
２ と基準電源±ＶＲＥＦ で構成され、抵抗測定時に
は、図１（Ｃ）に示す通り、供給電源ＶＳ とスイッチ
Ｓ３ −Ｓ８ 、基準抵抗Ｒｒｅｆ 、キャパシターＣ
Ｘ 及び測定抵抗ＲＸ で構成される。更に、Ａ／Ｄコ
ア部２はバッファー（ＢＦ）と演算増幅器（ＯＰ Ａ
ＭＰ）、比較器ＣＭ、スイッチＳ９ −Ｓ１１、抵抗Ｒ
１ 及びキャパシターＣ１ −Ｃ３ で構成され、ディ
ジタル部３は、図１（Ｄ）に示す通り、クロック信号入
力部４とゼロクロッシング検出部５、ロジック制御部６
、カウンター７、ディコーダー／レジスター８及び駆動
／表示部９で構成されている。
ところ、このような“Ｘ１０モード”方式を採用した従
来のジュアルスロープＡ／Ｄコンバーターは、第１図に
示す通り構成されている。即ち、入力部１とＡ／Ｄコア
部２およびディジタル部３で構成され、上記入力部１は
電圧測定時に図１（Ｂ）に示す通りスイッチＳ１ ，Ｓ
２ と基準電源±ＶＲＥＦ で構成され、抵抗測定時に
は、図１（Ｃ）に示す通り、供給電源ＶＳ とスイッチ
Ｓ３ −Ｓ８ 、基準抵抗Ｒｒｅｆ 、キャパシターＣ
Ｘ 及び測定抵抗ＲＸ で構成される。更に、Ａ／Ｄコ
ア部２はバッファー（ＢＦ）と演算増幅器（ＯＰ Ａ
ＭＰ）、比較器ＣＭ、スイッチＳ９ −Ｓ１１、抵抗Ｒ
１ 及びキャパシターＣ１ −Ｃ３ で構成され、ディ
ジタル部３は、図１（Ｄ）に示す通り、クロック信号入
力部４とゼロクロッシング検出部５、ロジック制御部６
、カウンター７、ディコーダー／レジスター８及び駆動
／表示部９で構成されている。
【０００４】上記の構成を有する従来のジュアルスロー
プＡ／Ｄコンバーターは、電圧測定時に図１（Ｂ）にお
いて、電源端子Ｖと共通端子ＡＣＯＭ 間に電圧を測定
しようとする部分が連結され、基準電源±ＶＲＥＦ は
ローレベルの共通端子ＡＣＯＭ を基準として、図１（
Ａ）のＡ／Ｄコア部２にあるインテグレーティングキャ
パシターＣ１ に充電された電荷を放電させる電圧に用
いられ、その値は調整されることができる。ここで、測
定しようとする電圧ＶＩＮがネガティブ極性であれば、
基準電源＋ＶＲＥＦ が供給され、ポジティブ極性であ
れば、基準電源−ＶＲＥＦ が供給される。
プＡ／Ｄコンバーターは、電圧測定時に図１（Ｂ）にお
いて、電源端子Ｖと共通端子ＡＣＯＭ 間に電圧を測定
しようとする部分が連結され、基準電源±ＶＲＥＦ は
ローレベルの共通端子ＡＣＯＭ を基準として、図１（
Ａ）のＡ／Ｄコア部２にあるインテグレーティングキャ
パシターＣ１ に充電された電荷を放電させる電圧に用
いられ、その値は調整されることができる。ここで、測
定しようとする電圧ＶＩＮがネガティブ極性であれば、
基準電源＋ＶＲＥＦ が供給され、ポジティブ極性であ
れば、基準電源−ＶＲＥＦ が供給される。
【０００５】抵抗測定時には入力時１がレイショメトリ
ックリーディング回路の構成を有するため、図１（Ｃ）
に示す通り、供給電源ＶＳ と基準抵抗Ｒｒｅｆ 、抵
抗を測定しようとする部分（抵抗ＲＸ ）及び共通端子
ＡＣＯＭ が直列に連結されて電流が流れるが、この時
、基準抵抗Ｒｒｅｆ における電圧降下をＶＲＥＦ と
し、測定しようとする抵抗ＲＸ における電圧降下をＶ
Ｘ とする。更に、基準抵抗Ｒｒｅｆ はスイッチＳ３
，Ｓ４ を通じてキャパシターＣＸ に連結され、こ
のキャパシターＣＸの一端はスイッチＳ５ を経て出力
端子ＬＯに連結され、他端はスイッチＳ６ を通じて出
力端子ＨＩに連結される。尚、入力端子ＲはスイッチＳ
７ を通じて出力端子ＨＩに連結され、共通端子ＡＣＯ
ＭはスイッチＳ８ を通じて出力端子ＬＯに連結されて
、キャパシターＣＸ に充電された電圧がディインテグ
レーティングされるようになる。
ックリーディング回路の構成を有するため、図１（Ｃ）
に示す通り、供給電源ＶＳ と基準抵抗Ｒｒｅｆ 、抵
抗を測定しようとする部分（抵抗ＲＸ ）及び共通端子
ＡＣＯＭ が直列に連結されて電流が流れるが、この時
、基準抵抗Ｒｒｅｆ における電圧降下をＶＲＥＦ と
し、測定しようとする抵抗ＲＸ における電圧降下をＶ
Ｘ とする。更に、基準抵抗Ｒｒｅｆ はスイッチＳ３
，Ｓ４ を通じてキャパシターＣＸ に連結され、こ
のキャパシターＣＸの一端はスイッチＳ５ を経て出力
端子ＬＯに連結され、他端はスイッチＳ６ を通じて出
力端子ＨＩに連結される。尚、入力端子ＲはスイッチＳ
７ を通じて出力端子ＨＩに連結され、共通端子ＡＣＯ
ＭはスイッチＳ８ を通じて出力端子ＬＯに連結されて
、キャパシターＣＸ に充電された電圧がディインテグ
レーティングされるようになる。
【０００６】一方、変換動作は、図２に示す通りゼロイ
ンテグレーション（ＺＩ；ＺｅｒｏＩｎｔｅｇｒａｔｉ
ｏｎ）、インテグレーション（ＩＮＴ；Ｉｎｔｅｇｒａ
ｔｉｏｎ）、第一ディインテグレーション（ＤＥ１；Ｆ
ｉｒｓｔ Ｄｅｉｎｔｅｇｒａｔｉｏｎ）、レスト（
ＲＥＳＴ）、Ｘ１０、第二ディインテグレーション（Ｄ
Ｅ２；Ｓｅｃｏｎｄ Ｄｅｉｎｔｅｇｒａｔｉｏｎ）
の変換位相（Ｃｏｎｖｅｒｓｉｏｎ Ｐｈａｓｏｒ）
で成り、オフセット電圧を変換して入力（ＶＩＮ；測定
電圧）を変換した値との差を求めてディスプレーするた
めに、先ず、電源端子Ｖを共通端子ＡＣＯＭ にショー
ト（ｓｈｏｒｔ）した後（Ｚｅｒｏ Ｒｅａｄｉｎｇ
後）に入力ＶＩＮを受け入れるようになる。ゼロインテ
グレーション（ＺＩ）位相の時間をＴＺＩとし、電圧測
定の場合に図１（Ａ）においてＡ／Ｄコア部２のスイッ
チＳ９ ，Ｓ１０を閉じると、ゼロインテグレーション
ＺＩ位相の間にノードＰの電位Ｖ０ は、
ンテグレーション（ＺＩ；ＺｅｒｏＩｎｔｅｇｒａｔｉ
ｏｎ）、インテグレーション（ＩＮＴ；Ｉｎｔｅｇｒａ
ｔｉｏｎ）、第一ディインテグレーション（ＤＥ１；Ｆ
ｉｒｓｔ Ｄｅｉｎｔｅｇｒａｔｉｏｎ）、レスト（
ＲＥＳＴ）、Ｘ１０、第二ディインテグレーション（Ｄ
Ｅ２；Ｓｅｃｏｎｄ Ｄｅｉｎｔｅｇｒａｔｉｏｎ）
の変換位相（Ｃｏｎｖｅｒｓｉｏｎ Ｐｈａｓｏｒ）
で成り、オフセット電圧を変換して入力（ＶＩＮ；測定
電圧）を変換した値との差を求めてディスプレーするた
めに、先ず、電源端子Ｖを共通端子ＡＣＯＭ にショー
ト（ｓｈｏｒｔ）した後（Ｚｅｒｏ Ｒｅａｄｉｎｇ
後）に入力ＶＩＮを受け入れるようになる。ゼロインテ
グレーション（ＺＩ）位相の時間をＴＺＩとし、電圧測
定の場合に図１（Ａ）においてＡ／Ｄコア部２のスイッ
チＳ９ ，Ｓ１０を閉じると、ゼロインテグレーション
ＺＩ位相の間にノードＰの電位Ｖ０ は、
【０００７】
【数１】
【０００８】になる。従って、ノードＰの電位Ｖ０ は
ＴＺＩの変化によって変化するのを分る。インテグレー
ション（ＩＮＴ）位相の時間をＴＩＮＴ とし、図１（
Ｂ）においてスイッチＳ１ をとじると、インテグレー
ション（ＩＮＴ）位相の間には、図１（Ａ）にあるＡ／
Ｄコア部２のバッファーＢＦと抵抗Ｒ１ 及びキャパシ
ターＣ１ を通じて電流が流れるようになって、ノード
Ｐの電位Ｖ０ が変化するようになるところ、この時、
電位Ｖ０ の変化ΔＶ０ は、
ＴＺＩの変化によって変化するのを分る。インテグレー
ション（ＩＮＴ）位相の時間をＴＩＮＴ とし、図１（
Ｂ）においてスイッチＳ１ をとじると、インテグレー
ション（ＩＮＴ）位相の間には、図１（Ａ）にあるＡ／
Ｄコア部２のバッファーＢＦと抵抗Ｒ１ 及びキャパシ
ターＣ１ を通じて電流が流れるようになって、ノード
Ｐの電位Ｖ０ が変化するようになるところ、この時、
電位Ｖ０ の変化ΔＶ０ は、
【０００９】
【数２】
【００１０】になり、第一ディインテグレーション（Ｄ
Ｅ１）位相の間に基準電源−ＶＲＥＦ が加えられなが
ら、ゼロクロッシングする時まで動作するようになるが
、その動作時間をＴＤＥ１ とすれば、ノードＰで電位
Ｖ０ の変化ΔＶ０ は、
Ｅ１）位相の間に基準電源−ＶＲＥＦ が加えられなが
ら、ゼロクロッシングする時まで動作するようになるが
、その動作時間をＴＤＥ１ とすれば、ノードＰで電位
Ｖ０ の変化ΔＶ０ は、
【００１１】
【数３】
【００１２】になる。そして、ゼロクロッシング瞬間の
電位変化量は“０”であるため、ΔＶ０ ｜ＴＩＮＴ
＋ΔＶ０ ｜ＴＤＥＩ ＝０ ───（４）
電位変化量は“０”であるため、ΔＶ０ ｜ＴＩＮＴ
＋ΔＶ０ ｜ＴＤＥＩ ＝０ ───（４）
【００１
３】になり、
３】になり、
【００１４】
【数４】
【００１５】になる。ここで、基準電源ＶＲＥＦ を調
整してＶＲＥＦ ＋ＶＯＳ１ −ＶＯＳ２ ＝ＶＲＥＦ
’とすれば、上記（５） 式は、
整してＶＲＥＦ ＋ＶＯＳ１ −ＶＯＳ２ ＝ＶＲＥＦ
’とすれば、上記（５） 式は、
【００１６】
【数５】
【００１７】になる。従って、先ずゼロリーディング（
Ｚｅｒｏ Ｒｅａｄｉｎｇ）して
Ｚｅｒｏ Ｒｅａｄｉｎｇ）して
【００１８】
【数６】
【００１９】が求められているならば、ＴＤＥ１ −Ｔ
ＤＥ（ゼロクロッシング）でオフセット電圧を除去する
ことができる。即ち、
ＤＥ（ゼロクロッシング）でオフセット電圧を除去する
ことができる。即ち、
【００２０】
【数７】
【００２１】になる。ここで、ＶＲＥＦ’＝ＶＲＥＦ
＋ＶＯＳ１ −ＶＯＳ２ であり、ＴＩＮＴ は固定さ
れた一定時間である。 次に、レスト（ＲＥＳＴ）位相の時間をＴＲＥＳＴとし
、図１（Ａ）においてＡ／Ｄコア部２のスイッチＳ９
を閉じると、レスト（ＲＥＳＴ）位相の間にキャパシタ
ーＣ３ に残存している残留電荷が保存されるようにな
るが、この時、キャパシターＣ１ の両端電圧とキャパ
シターＣ３ の両端電圧は同一になる。
＋ＶＯＳ１ −ＶＯＳ２ であり、ＴＩＮＴ は固定さ
れた一定時間である。 次に、レスト（ＲＥＳＴ）位相の時間をＴＲＥＳＴとし
、図１（Ａ）においてＡ／Ｄコア部２のスイッチＳ９
を閉じると、レスト（ＲＥＳＴ）位相の間にキャパシタ
ーＣ３ に残存している残留電荷が保存されるようにな
るが、この時、キャパシターＣ１ の両端電圧とキャパ
シターＣ３ の両端電圧は同一になる。
【００２２】そして、Ｘ１０位相では図１（Ａ）におい
てＡ／Ｄコア部２のスイッチＳ１０が閉じられ、スイッ
チＳ１１が開くようになる。そうなれば、比較器６の出
力がバッファー（ＢＦ）と演算増幅器（ＯＰ ＡＭＰ
）にフィードバックされてキャパシターＣ３ の残留電
荷がキャパシターＣ２ へ移動するようになる。ここで
キャパシターＣ２ ，Ｃ３ 夫々の容量に従ってノード
Ｐの電圧増幅が異になるが、実質的にキャパシターＣ３
の容量はキャパシターＣ２ の容量に対し１０倍大き
いため、キャパシターＣ２ の両端電圧はキャパシター
Ｃ３ の両端電圧より１０倍大きな電圧になる。
てＡ／Ｄコア部２のスイッチＳ１０が閉じられ、スイッ
チＳ１１が開くようになる。そうなれば、比較器６の出
力がバッファー（ＢＦ）と演算増幅器（ＯＰ ＡＭＰ
）にフィードバックされてキャパシターＣ３ の残留電
荷がキャパシターＣ２ へ移動するようになる。ここで
キャパシターＣ２ ，Ｃ３ 夫々の容量に従ってノード
Ｐの電圧増幅が異になるが、実質的にキャパシターＣ３
の容量はキャパシターＣ２ の容量に対し１０倍大き
いため、キャパシターＣ２ の両端電圧はキャパシター
Ｃ３ の両端電圧より１０倍大きな電圧になる。
【００２３】このように増幅されたノードＰの電圧Ｖ０
を第二インテグレーションＤＥ２位相の間に放電させ
てゼロクロッシングする時までの時間をカウンティング
し、このカウンティングされた値を第一インテグレーシ
ョンＤＥ１位相の間の時間ＴＤＥ１ と計算することに
より、１０倍高い分解能を得ることができる。
を第二インテグレーションＤＥ２位相の間に放電させ
てゼロクロッシングする時までの時間をカウンティング
し、このカウンティングされた値を第一インテグレーシ
ョンＤＥ１位相の間の時間ＴＤＥ１ と計算することに
より、１０倍高い分解能を得ることができる。
【００２４】以上の各変換位相におけるスイッチの動作
状態を表で示すと、次の表１の通りである。
状態を表で示すと、次の表１の通りである。
【００２５】
【表１】
【００２６】今まで電圧測定の場合について説明したが
、抵抗測定の場合にも変換位相は電圧測定の場合と同様
に進行される。抵抗測定時にゼロインテグレーションＺ
Ｉ位相の間には図１（Ｃ）において入力端子Ｒと共通端
子ＡＣＯＭ 間に測定抵抗ＲＸ が連結され、基準抵抗
Ｒｒｅｆ を通じて供給電源ＶＳ が印加されるため、
、抵抗測定の場合にも変換位相は電圧測定の場合と同様
に進行される。抵抗測定時にゼロインテグレーションＺ
Ｉ位相の間には図１（Ｃ）において入力端子Ｒと共通端
子ＡＣＯＭ 間に測定抵抗ＲＸ が連結され、基準抵抗
Ｒｒｅｆ を通じて供給電源ＶＳ が印加されるため、
【００２７】
【数８】
【００２８】の電流が測定抵抗ＲＸ に流れるようにな
る。更に、インテグレーション（ＩＮＴ）位相の間には
スイッチＳ７ ，Ｓ８ が閉じられて測定抵抗ＲＸ に
かかる電圧ＶＸ がインテグレーションされるため、図
１（Ｃ）において基準抵抗Ｒｒｅｆ にかかる電圧ＶＲ
ＥＦ は、
る。更に、インテグレーション（ＩＮＴ）位相の間には
スイッチＳ７ ，Ｓ８ が閉じられて測定抵抗ＲＸ に
かかる電圧ＶＸ がインテグレーションされるため、図
１（Ｃ）において基準抵抗Ｒｒｅｆ にかかる電圧ＶＲ
ＥＦ は、
【００２９】
【数９】
【００３０】になり、第一ディインテグレーションＤＥ
１位相の間にスイッチＳ５ ，Ｓ６ が閉じられながら
、電圧ＶＸ により積分されたノードＰの電圧Ｖ０ を
更に放電させて、ゼロクロッシングする時まで作動する
ようになる。この時、第一ディインテグレーションＤＥ
１位相の間の時間ＴＤＥ１ を計算してみれば、
１位相の間にスイッチＳ５ ，Ｓ６ が閉じられながら
、電圧ＶＸ により積分されたノードＰの電圧Ｖ０ を
更に放電させて、ゼロクロッシングする時まで作動する
ようになる。この時、第一ディインテグレーションＤＥ
１位相の間の時間ＴＤＥ１ を計算してみれば、
【００
３１】
３１】
【数１０】
【００３２】になる。しかし、ここで
【００３３】
【数１１】
【００３４】は測定抵抗ＲＸ の変化に従ってその値が
異になるため、一定の値にならないから、ゼロリーディ
ングをするとしてもオフセット電圧であるＶＯＳ１ −
ＶＯＳ２ を除去することができない。
異になるため、一定の値にならないから、ゼロリーディ
ングをするとしてもオフセット電圧であるＶＯＳ１ −
ＶＯＳ２ を除去することができない。
【００３５】
【発明が解決しようとする課題】以上説明したように動
作する従来のジュアルスロープＡ／Ｄコンバーターはゼ
ロリーディング（Ｚｅｒｏ Ｒｅａｄｉｎｇ）が必要
になり、各変換位相における変換時間が長くなるため、
動作速度が遅くなるとの欠点のみならず、レイショメト
リックリーディングにおいてはオフセット電圧を完全に
除去することができなく、高い分解能を得るのが極めて
難しいという欠点があった。
作する従来のジュアルスロープＡ／Ｄコンバーターはゼ
ロリーディング（Ｚｅｒｏ Ｒｅａｄｉｎｇ）が必要
になり、各変換位相における変換時間が長くなるため、
動作速度が遅くなるとの欠点のみならず、レイショメト
リックリーディングにおいてはオフセット電圧を完全に
除去することができなく、高い分解能を得るのが極めて
難しいという欠点があった。
【００３６】本発明は上記の従来のジュアルスロープＡ
／Ｄコンバーターが有する諸欠点を除去しようとして発
明したのであって、分解能が３ １／２ディジットであ
る一般的なジュアルスロープＡ／Ｄコンバーターにおい
て簡単な回路の変更とロジックの追加でオートゼロ（Ａ
ｕｔｏ Ｚｅｒｏ）を用いることにより、ゼロリーデ
ィング（Ｚｅｒｏ Ｒｅａｄｉｎｇ）が不要であるた
め、動作速度が早く、オフセット電圧の除去が容易にな
って、分解能が４ １／２ディジット以上のＤＭＭ（Ｄ
ｉｓｉｔａｌ Ｍｕｌｔｉｍｅｔｅｒ）を容易に構成
し得るジュアルスロープインテグレーティングＡ／Ｄコ
ンバーターを提供することにその目的がある。
／Ｄコンバーターが有する諸欠点を除去しようとして発
明したのであって、分解能が３ １／２ディジットであ
る一般的なジュアルスロープＡ／Ｄコンバーターにおい
て簡単な回路の変更とロジックの追加でオートゼロ（Ａ
ｕｔｏ Ｚｅｒｏ）を用いることにより、ゼロリーデ
ィング（Ｚｅｒｏ Ｒｅａｄｉｎｇ）が不要であるた
め、動作速度が早く、オフセット電圧の除去が容易にな
って、分解能が４ １／２ディジット以上のＤＭＭ（Ｄ
ｉｓｉｔａｌ Ｍｕｌｔｉｍｅｔｅｒ）を容易に構成
し得るジュアルスロープインテグレーティングＡ／Ｄコ
ンバーターを提供することにその目的がある。
【００３７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係るジュアルスロープインテグレーティン
グＡ／Ｄコンバーターは、入力部１１と；入力部１１の
出力を夫々入力するバッファー（ＢＦ）と、演算増幅器
（ＯＰ ＡＭＰ）、バッファー（ＢＦ）の出力端に連
結される抵抗Ｒ１ 、抵抗Ｒ１と演算増幅器（ＯＰ
ＡＭＰ）間に連結されるオートゼロキャパシターＣＡＺ
、オフセット電圧を充電し、抵抗Ｒ１ と共に入力電圧
を積分するキャパシターＣ１ 、残留電荷でノードＰの
電圧Ｖ０ を増幅させるキャパシターＣ２ 、残留電荷
を保存するキャパシターＣ３ 、比較器ＣＭ及びスイッ
チＳＡ −ＳＣ ，Ｓ９ −Ｓ１１でなるＡ／Ｄコア部
１２；スイッチＳＡ −ＳＤ ，Ｓ１ −Ｓ１１の制御
信号ＡＺ、ＩＮＴ、ＤＥ１、ＲＥＳＴ、Ｘ１０、Ｘ１０
の反転、ＲＥＸ、ＤＥ２を発生してスイッチＳＡ −Ｓ
Ｃ ，Ｓ１ −Ｓ１１を駆動し、Ａ／Ｄコア部１２の出
力を入力してゼロクロッシングを感知し、出力値をディ
スプレーするディジタル部１３で構成される。ここで、
入力部１１の構成は電圧測定及び抵抗測定に従って図１
（Ｂ）及び図１（Ｃ）に示す従来の構成と同一であり、
ディジタル部１３の構成図図１（Ｄ）に示す従来回路の
ディジタル部３の構成と同一である。
めの本発明に係るジュアルスロープインテグレーティン
グＡ／Ｄコンバーターは、入力部１１と；入力部１１の
出力を夫々入力するバッファー（ＢＦ）と、演算増幅器
（ＯＰ ＡＭＰ）、バッファー（ＢＦ）の出力端に連
結される抵抗Ｒ１ 、抵抗Ｒ１と演算増幅器（ＯＰ
ＡＭＰ）間に連結されるオートゼロキャパシターＣＡＺ
、オフセット電圧を充電し、抵抗Ｒ１ と共に入力電圧
を積分するキャパシターＣ１ 、残留電荷でノードＰの
電圧Ｖ０ を増幅させるキャパシターＣ２ 、残留電荷
を保存するキャパシターＣ３ 、比較器ＣＭ及びスイッ
チＳＡ −ＳＣ ，Ｓ９ −Ｓ１１でなるＡ／Ｄコア部
１２；スイッチＳＡ −ＳＤ ，Ｓ１ −Ｓ１１の制御
信号ＡＺ、ＩＮＴ、ＤＥ１、ＲＥＳＴ、Ｘ１０、Ｘ１０
の反転、ＲＥＸ、ＤＥ２を発生してスイッチＳＡ −Ｓ
Ｃ ，Ｓ１ −Ｓ１１を駆動し、Ａ／Ｄコア部１２の出
力を入力してゼロクロッシングを感知し、出力値をディ
スプレーするディジタル部１３で構成される。ここで、
入力部１１の構成は電圧測定及び抵抗測定に従って図１
（Ｂ）及び図１（Ｃ）に示す従来の構成と同一であり、
ディジタル部１３の構成図図１（Ｄ）に示す従来回路の
ディジタル部３の構成と同一である。
【００３８】
【実施例】以下、本発明の構成及び作用・効果を添付図
面を参照して詳細に説明する。図３は本発明に係るジュ
アルスロープインテグレーティングＡ／Ｄコンバーター
の回路構成図、図４は図３に示すスイッチ等を制御する
制御信号の波形図、図５は本発明に係るジュアルスロー
プインテグレーティングＡ／Ｄコンバーターの出力信号
制御波形図であって、オートゼロ（ＡＺ）位相でオフセ
ット電圧をＡ／Ｄコア部１２にあるオートゼロキャパシ
ターＣＡＺとキャパシターＣ１ に充電させ、インテグ
レーション（ＩＮＴ）位相の間に入力電圧ＶＩＮを抵抗
Ｒ１ とキャパシターＣ１ を通じて積分し、第一ディ
インテグレーション（ＤＥ１）位相の間に上記充電電圧
を基準電源±ＶＲＥＦ に放電させる。その後にＲＥＸ
位相とレスト（ＲＥＳＴ）位相の間に電流電荷をキャパ
シターＣ３ に保管し、この残留電荷はＲＥＸ位相とＸ
１０位相の間にキャパシターＣ２ へ移動してノードＰ
の電圧Ｖ０ を増幅させる。
面を参照して詳細に説明する。図３は本発明に係るジュ
アルスロープインテグレーティングＡ／Ｄコンバーター
の回路構成図、図４は図３に示すスイッチ等を制御する
制御信号の波形図、図５は本発明に係るジュアルスロー
プインテグレーティングＡ／Ｄコンバーターの出力信号
制御波形図であって、オートゼロ（ＡＺ）位相でオフセ
ット電圧をＡ／Ｄコア部１２にあるオートゼロキャパシ
ターＣＡＺとキャパシターＣ１ に充電させ、インテグ
レーション（ＩＮＴ）位相の間に入力電圧ＶＩＮを抵抗
Ｒ１ とキャパシターＣ１ を通じて積分し、第一ディ
インテグレーション（ＤＥ１）位相の間に上記充電電圧
を基準電源±ＶＲＥＦ に放電させる。その後にＲＥＸ
位相とレスト（ＲＥＳＴ）位相の間に電流電荷をキャパ
シターＣ３ に保管し、この残留電荷はＲＥＸ位相とＸ
１０位相の間にキャパシターＣ２ へ移動してノードＰ
の電圧Ｖ０ を増幅させる。
【００３９】先ず、オートゼロ（ＡＺ）位相の間の回路
構成及び動作をみれば、Ａ／Ｄコア部１２の入力端子Ｈ
ＩがスイッチＳＡ により共通端子ＡＣＯＭ に連結さ
れ、スイッチＳＢ が開かれ、スイッチＳ１１が閉じら
れる。そして、スイッチＳＣ により比較器ＣＭの出力
がネガティブフィードバックされる。従って、この場合
、キャパシターＣ３ が比較器ＣＭのポジティブ入力と
分離されるため、回路に影響を与えることができなくな
り、ＴＡＺ時間の間ノードＡの電位ＶＡ はＶＡ ≒−
ＶＯＳ１ になつて、Ｖ０Ｓ１ はバッファー（ＢＦ）
のオフセット電圧を示す。抵抗Ｒ１ に電流が流れるよ
うになる。この時、ノードＰの電圧Ｖ０ は、 Ｖ０ ｜ＴＡＺ≒（ＶＯＳ２ ＋ＶＯＳ３ ）────
─（Ａ）になる。更に、インテグレーション（ＩＮＴ）
位相の間には、図１（Ｂ）に示すスイッチＳ１ が閉じ
られて測定しようとする入力電圧ＶＩＮが積分されるが
、この時には図４に示すスイッチ制御信号（ＡＺ、ＲＥ
Ｘ）によりスイッチＳＡ ，ＳＢ ，ＳＣ が開かれ、
オートゼロ（ＡＺ）位相でノードＡ，Ｐの電位ＶＡ が
夫々ＶＡ ＝−ＶＯＳ１ 、Ｖ０ ＝ＶＯＳ２ ＋ＶＯ
Ｓ３ になっているため、入力電圧ＶＩＮが加えられる
と、抵抗Ｒ１ の両端にかかる電圧は（ＶＩＮ−ＶＯＳ
１ ）−ＶＡ ＝ＶＩＮ−ＶＯＳ１ −（−ＶＯＳ１
）＝ＶＩＮになるため、オフセット電圧ＶＯＳ１ は除
去されるようになる。この時、ノードＰの電位Ｖ０ 変
化をΔＶ０ とすれば、
構成及び動作をみれば、Ａ／Ｄコア部１２の入力端子Ｈ
ＩがスイッチＳＡ により共通端子ＡＣＯＭ に連結さ
れ、スイッチＳＢ が開かれ、スイッチＳ１１が閉じら
れる。そして、スイッチＳＣ により比較器ＣＭの出力
がネガティブフィードバックされる。従って、この場合
、キャパシターＣ３ が比較器ＣＭのポジティブ入力と
分離されるため、回路に影響を与えることができなくな
り、ＴＡＺ時間の間ノードＡの電位ＶＡ はＶＡ ≒−
ＶＯＳ１ になつて、Ｖ０Ｓ１ はバッファー（ＢＦ）
のオフセット電圧を示す。抵抗Ｒ１ に電流が流れるよ
うになる。この時、ノードＰの電圧Ｖ０ は、 Ｖ０ ｜ＴＡＺ≒（ＶＯＳ２ ＋ＶＯＳ３ ）────
─（Ａ）になる。更に、インテグレーション（ＩＮＴ）
位相の間には、図１（Ｂ）に示すスイッチＳ１ が閉じ
られて測定しようとする入力電圧ＶＩＮが積分されるが
、この時には図４に示すスイッチ制御信号（ＡＺ、ＲＥ
Ｘ）によりスイッチＳＡ ，ＳＢ ，ＳＣ が開かれ、
オートゼロ（ＡＺ）位相でノードＡ，Ｐの電位ＶＡ が
夫々ＶＡ ＝−ＶＯＳ１ 、Ｖ０ ＝ＶＯＳ２ ＋ＶＯ
Ｓ３ になっているため、入力電圧ＶＩＮが加えられる
と、抵抗Ｒ１ の両端にかかる電圧は（ＶＩＮ−ＶＯＳ
１ ）−ＶＡ ＝ＶＩＮ−ＶＯＳ１ −（−ＶＯＳ１
）＝ＶＩＮになるため、オフセット電圧ＶＯＳ１ は除
去されるようになる。この時、ノードＰの電位Ｖ０ 変
化をΔＶ０ とすれば、
【００４０】
【数１２】
【００４１】になり、ノードＰの電位Ｖ０ は、
【００
４２】
４２】
【数１３】
【００４３】になる。尚、第一ディインテグレーション
（ＤＥ１）位相の間には図４に示したスイッチ制御信号
ＤＥ１になる図１（Ｂ）のスイッＳ２ が閉じられる。 すると、基準電位ＶＲＥＦ でインテグレーション（Ｉ
ＮＴ）位相の間に充電された電荷を放電させるため、ゼ
ロクロッシングがなされるようになる。この時、ゼロク
ロッシング電位はオートゼロ位相時の電圧であるＶ０
｜ＴＡＺ＝ＶＯＳ２ ＋ＶＯＳ３ になる。一方、基準
電位ＶＲＥＦ の極性は入力電圧ＶＩＮの極性と逆にな
り、ノードＰの電位Ｖ０ 変化ΔＶ０ は、
（ＤＥ１）位相の間には図４に示したスイッチ制御信号
ＤＥ１になる図１（Ｂ）のスイッＳ２ が閉じられる。 すると、基準電位ＶＲＥＦ でインテグレーション（Ｉ
ＮＴ）位相の間に充電された電荷を放電させるため、ゼ
ロクロッシングがなされるようになる。この時、ゼロク
ロッシング電位はオートゼロ位相時の電圧であるＶ０
｜ＴＡＺ＝ＶＯＳ２ ＋ＶＯＳ３ になる。一方、基準
電位ＶＲＥＦ の極性は入力電圧ＶＩＮの極性と逆にな
り、ノードＰの電位Ｖ０ 変化ΔＶ０ は、
【００４４】
【数１４】
【００４５】になり、ゼロクロッシングでノードＰの電
位Ｖ０ は、 Ｖ０ ｜ＴＩＮＴ ＋ＴＤＥ１ ＝Ｖ０ ｜ＴＡＺ
＝ＶＯＳ２ ＋ＶＯＳ３ ────（Ｅ）になるため、
位Ｖ０ は、 Ｖ０ ｜ＴＩＮＴ ＋ＴＤＥ１ ＝Ｖ０ ｜ＴＡＺ
＝ＶＯＳ２ ＋ＶＯＳ３ ────（Ｅ）になるため、
【００４６】
【数１５】
【００４７】になる。故に、Ｖ０ ｜ＴＩＮＴ ＋ＴＤ
Ｅ１ ＝（Ｖ０Ｓ２ ＋ＶＯＳ３ ）になるＴＤＥ１
の時間を求めると、
Ｅ１ ＝（Ｖ０Ｓ２ ＋ＶＯＳ３ ）になるＴＤＥ１
の時間を求めると、
【００４８】
【数１６】
【００４９】になって、オフセット電圧ＶＯＳ２ ，Ｖ
ＯＳ３ は完全に除去される。これは、入力電圧ＶＩＮ
の大きさや基準電位ＶＲＥＦ の大きさに関係なくオフ
セット電圧が除去されるため、レイショメトリックリー
ディング、即ち、抵抗測定にも適用することができる。 そして、レスト（ＲＥＳＴ）位相の間には、図４に示す
スイッチ制御信号ＲＥＳＴ、Ｘ１０の反転、ＲＥＸによ
りスイッチＳ９ ，Ｓ１１，ＳＢが閉じられるため、ゼ
ロクロッシング後のノードＰの出力電圧Ｖ０ によりキ
ャパシターＣ３ に残留電荷が保存されるようになる。
ＯＳ３ は完全に除去される。これは、入力電圧ＶＩＮ
の大きさや基準電位ＶＲＥＦ の大きさに関係なくオフ
セット電圧が除去されるため、レイショメトリックリー
ディング、即ち、抵抗測定にも適用することができる。 そして、レスト（ＲＥＳＴ）位相の間には、図４に示す
スイッチ制御信号ＲＥＳＴ、Ｘ１０の反転、ＲＥＸによ
りスイッチＳ９ ，Ｓ１１，ＳＢが閉じられるため、ゼ
ロクロッシング後のノードＰの出力電圧Ｖ０ によりキ
ャパシターＣ３ に残留電荷が保存されるようになる。
【００５０】Ｘ１０位相の間には、図４に示すスイッチ
制御信号Ｘ１０，Ｘ１０の反転によりスイッチＳ１０が
閉じられ、スイッＳ１１が開かれる。すると、キャパシ
ターＣ３ の容量がキャパシターＣ２ の容量よりずっ
と大きいため、キャパシターＣ３ の電荷がキャパシタ
ーＣ２ へ移動し、キャパシターＣ３ とキャパシター
Ｃ２ の容量値に従ってノードＰの電圧Ｖ０ が増幅さ
れるようになるが、残留電荷によるノードＰの電圧Ｖ０
より１０倍大きく増幅されるためには、キャパシター
Ｃ２ の容量に比べてキャパシターＣ３ の容量を１０
倍大きくすればよい。即ち、Ｃ３ ＝１０×Ｃ２ でな
ければならない。
制御信号Ｘ１０，Ｘ１０の反転によりスイッチＳ１０が
閉じられ、スイッＳ１１が開かれる。すると、キャパシ
ターＣ３ の容量がキャパシターＣ２ の容量よりずっ
と大きいため、キャパシターＣ３ の電荷がキャパシタ
ーＣ２ へ移動し、キャパシターＣ３ とキャパシター
Ｃ２ の容量値に従ってノードＰの電圧Ｖ０ が増幅さ
れるようになるが、残留電荷によるノードＰの電圧Ｖ０
より１０倍大きく増幅されるためには、キャパシター
Ｃ２ の容量に比べてキャパシターＣ３ の容量を１０
倍大きくすればよい。即ち、Ｃ３ ＝１０×Ｃ２ でな
ければならない。
【００５１】ここで、Ｘ１０位相の間にキャパシターＣ
３ とオートゼロキャパシターＣＡＺの組合によりノー
ドＰの電圧Ｖ０ がスイングする場合、スイング電圧が
ノードＰの電圧ＶＡ に更に作用して、利得エラーを誘
発させるが、これを防止しようとして図４に示すスイッ
チ制御信号（ＲＥＸ）でレスト（ＲＥＳＴ）位相とＸ１
０位相の期間にのみスイッチＳＢ を閉じてＲＥＸ位相
を動作させる。尚、第二インテグレーション（ＤＥ２）
位相で基準電位ＶＲＥＦ で増幅された電圧Ｖ０ を更
にディインテグレーティング（Ｄｅｉｎｔｅｇｒａｔｉ
ｎｇ）して分解能を増加させる。以上の全ての変換位相
におけるスイッチ等の動作状態を表で示せば、表２の通
りである。
３ とオートゼロキャパシターＣＡＺの組合によりノー
ドＰの電圧Ｖ０ がスイングする場合、スイング電圧が
ノードＰの電圧ＶＡ に更に作用して、利得エラーを誘
発させるが、これを防止しようとして図４に示すスイッ
チ制御信号（ＲＥＸ）でレスト（ＲＥＳＴ）位相とＸ１
０位相の期間にのみスイッチＳＢ を閉じてＲＥＸ位相
を動作させる。尚、第二インテグレーション（ＤＥ２）
位相で基準電位ＶＲＥＦ で増幅された電圧Ｖ０ を更
にディインテグレーティング（Ｄｅｉｎｔｅｇｒａｔｉ
ｎｇ）して分解能を増加させる。以上の全ての変換位相
におけるスイッチ等の動作状態を表で示せば、表２の通
りである。
【００５２】
【表２】
【００５３】図６は本発明に係る簡単な実施例を示す。
即ち、図６は本発明に係るジュアルスロープインテグレ
ーティングＡ／Ｄコンバーターをマイコン制御形態であ
るＤＭＭに適用した構成で、入力部２１にはＤＭＭのオ
ートレンジ（Ａｕｔｏ Ｒａｎｇｅ）機能を遂行する
ために示していない減衰機能等が連結され、電圧Ｖ、抵
抗Ｒ、電流Ｉ等の測定モードに従って入力部２１の機能
が異になるが、これはマイコン２４が機能選択情報を認
識して入力部２１の機能を変化させるようになる。ここ
で電圧Ｖ、抵抗Ｒ、電流Ｉの測定における共通点を入力
部２１で適当な電圧に換算された電圧をＡ／Ｄコア部２
２に出力して、Ａ／Ｄコア部２２で変換されるように回
路が構成されるのである。
ーティングＡ／Ｄコンバーターをマイコン制御形態であ
るＤＭＭに適用した構成で、入力部２１にはＤＭＭのオ
ートレンジ（Ａｕｔｏ Ｒａｎｇｅ）機能を遂行する
ために示していない減衰機能等が連結され、電圧Ｖ、抵
抗Ｒ、電流Ｉ等の測定モードに従って入力部２１の機能
が異になるが、これはマイコン２４が機能選択情報を認
識して入力部２１の機能を変化させるようになる。ここ
で電圧Ｖ、抵抗Ｒ、電流Ｉの測定における共通点を入力
部２１で適当な電圧に換算された電圧をＡ／Ｄコア部２
２に出力して、Ａ／Ｄコア部２２で変換されるように回
路が構成されるのである。
【００５４】そして、Ａ／Ｄコンバーター自体が基準電
圧ＶＲＥＦ を発生器を備えているため、この基準電圧
ＶＲＥＦ がＡ／Ｄコア部２２に供給され、外部で微細
値に調整できるように構成される。尚、Ａ／Ｄコア部２
２は入力される電圧を変換してゼロクロッシング時間を
マイコンインターフェース２３に伝達し、マイコンイン
ターフェース２３はマイコン２４の諸制御信号を入力部
２１及びＡ／Ｄコア部２２に伝達し、Ａ／Ｄコア部２２
で発生した信号をマイコン２４に伝達する役割も果たす
。マイコン２４はソフトウェアの構成に従って各種の変
換位相を発生させ、ゼロクロッシングの信号を受けて計
算してディジタル信号を発生させたり、ＬＥＤ２５を駆
動してディスプレーできる信号を発生させる。
圧ＶＲＥＦ を発生器を備えているため、この基準電圧
ＶＲＥＦ がＡ／Ｄコア部２２に供給され、外部で微細
値に調整できるように構成される。尚、Ａ／Ｄコア部２
２は入力される電圧を変換してゼロクロッシング時間を
マイコンインターフェース２３に伝達し、マイコンイン
ターフェース２３はマイコン２４の諸制御信号を入力部
２１及びＡ／Ｄコア部２２に伝達し、Ａ／Ｄコア部２２
で発生した信号をマイコン２４に伝達する役割も果たす
。マイコン２４はソフトウェアの構成に従って各種の変
換位相を発生させ、ゼロクロッシングの信号を受けて計
算してディジタル信号を発生させたり、ＬＥＤ２５を駆
動してディスプレーできる信号を発生させる。
【００５５】
【本発明の効果】従って、本システムはマイコンのソフ
トウェア構成によって各測定モード別に変換位相を異に
したり、演算機能を活用して平均値、最小値、最大値を
求めることができる機能とメモリ等のディジタル機能を
付加できる長所がある。以上で説明した通り、本発明に
係るジュアルスロープインテグレーティングＡ／Ｄコン
バーターはゼロリーディングが不要になり回路の動作速
度が早くなるとの長所のみならず、マイコンで制御する
場合、ソフトウェアの負担が減り、オートゼロでオフセ
ット電圧を除去するようになるため、全ての測定モード
でもオフセット電圧除去に係る困難なくＤＭＭを構成す
ることができる長所がある。尚、３ １／２ディジット
の一般的な分解能を有するＡ／Ｄコンバーターに簡単な
構造変更と論理を追加してオートゼロを用いることによ
り、４ １／２ ディジット以上の分解能を有せしめ
る長所がある。
トウェア構成によって各測定モード別に変換位相を異に
したり、演算機能を活用して平均値、最小値、最大値を
求めることができる機能とメモリ等のディジタル機能を
付加できる長所がある。以上で説明した通り、本発明に
係るジュアルスロープインテグレーティングＡ／Ｄコン
バーターはゼロリーディングが不要になり回路の動作速
度が早くなるとの長所のみならず、マイコンで制御する
場合、ソフトウェアの負担が減り、オートゼロでオフセ
ット電圧を除去するようになるため、全ての測定モード
でもオフセット電圧除去に係る困難なくＤＭＭを構成す
ることができる長所がある。尚、３ １／２ディジット
の一般的な分解能を有するＡ／Ｄコンバーターに簡単な
構造変更と論理を追加してオートゼロを用いることによ
り、４ １／２ ディジット以上の分解能を有せしめ
る長所がある。
【図１】（Ａ）は従来のジュアルスロープインテグレー
ティングＡ／Ｄコンバーターの回路構成図。 （Ｂ）は電圧測定時の入力部の回路構成図。 （Ｃ）は抵抗測定時の入力部の回路構成図。 （Ｄ）はディジタル部の概略的なブロック構成図。
ティングＡ／Ｄコンバーターの回路構成図。 （Ｂ）は電圧測定時の入力部の回路構成図。 （Ｃ）は抵抗測定時の入力部の回路構成図。 （Ｄ）はディジタル部の概略的なブロック構成図。
【図２】従来のジュアルスロープインテグレーティング
Ａ／Ｄコンバーターの出力信号波形図。
Ａ／Ｄコンバーターの出力信号波形図。
【図３】本発明に係るジュアルスロープインテグレーテ
ィングＡ／Ｄコンバーターの回路構成図。
ィングＡ／Ｄコンバーターの回路構成図。
【図４】スイッチ制御信号の波形図。
【図５】本発明に係るジュアルスロープインテグレーテ
ィングＡ／Ｄコンバーターの出力信号波形図。
ィングＡ／Ｄコンバーターの出力信号波形図。
【図６】本発明をＤＭＭに適用した一実施例のブロック
構成図。
構成図。
１ 入力部
２ Ａ／Ｄコア部
３ ディジタル部
１１ 入力部
１２ Ａ／Ｄコア部
１３ ディジタル部
２１ 入力部
２２ Ａ／Ｄコア部
Claims (6)
- 【請求項１】 入力部（１１）と入力部（１１）の出
力を入力してゼロクロッシング後に増幅して変換するＡ
／Ｄコア部（１２）及び制御信号（ＡＺ、ＩＮＴ、ＤＥ
１、ＲＥＳＴ、Ｘ１０、Ｘ１０の反転、ＲＥＸ、ＤＥ２
）を発生して、スイッチ（ＳＡ −ＳＣ ，Ｓ１ −Ｓ
１１）等を駆動し、Ａ／Ｄコア部（１２）の出力を入力
してゼロクロッシングを感知し、出力値をディスプレー
するディジタル部（１３）で構成されて、オートゼロで
オフセット電圧を除去することを特徴とするジュアルス
ロープインテグレーティングＡ／Ｄコンバーター。 - 【請求項２】 Ａ／Ｄコア部（１２）がバッファー（
ＢＦ）と演算増幅器（ＯＰ ＡＭＰ）、バッファー（
ＢＦ）の出力端に連結される抵抗（Ｒ１ ）、抵抗（Ｒ
１ ）と演算増幅器（ＯＰ ＡＭＰ）間に連結される
オートゼロキャパシター（ＣＡＺ）、オフセット電圧を
充電して抵抗（Ｒ１ ）と共に入力電圧を積分するキャ
パシター（Ｃ１ ）、残留電荷でノード（Ｐ）の電圧（
Ｖ０ ）を増幅させるキャパシター（Ｃ２ ）、残留電
荷を保存するキャパシター（Ｃ３ ）、比較器（ＣＭ）
及びスイッチ（ＳＡ −ＳＣ ，Ｓ９ −Ｓ１１）で構
成されて、変換位相別に動作されることを特徴とする請
求項１記載のジュアルスロープインテグレーティングＡ
／Ｄコンバーター。 - 【請求項３】 スイッチ（ＳＢ ）が動作してレスト
（ＲＥＳＴ）位相とＸ１０位相の間に電荷が入力側へ移
動して発生する利得エラーを防止することを特徴とする
請求項１記載のジュアルスロープインテグレーティング
Ａ／Ｄコンバーター。 - 【請求項４】 キャパシター（Ｃ３ ）にレスト（Ｒ
ＥＳＴ）位相期間の間に残留電荷が保存されることを特
徴とする請求項２記載のジュアルスロープインテグレー
ティングＡ／Ｄコンバーター。 - 【請求項５】 キャパシター（Ｃ３ ）に保存された
電荷がＸ１０位相期間の間にキャパシター（Ｃ２ ）へ
移動されて、ノード（Ｐ）の電圧（Ｖ０ ）が増幅され
ることを特徴とする請求項２記載のジュアルスロープイ
ンテグレーティングＡ／Ｄコンバーター。 - 【請求項６】 キャパシター（Ｃ２ ）の容量がキャ
パシター（Ｃ３ ）の容量より極めて大きいことを特徴
とする請求項１記載のジュアルスロープインテグレーテ
ィングＡ／Ｄコンバーター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR91-5945 | 1991-04-13 | ||
| KR1019910005945A KR920020859A (ko) | 1991-04-13 | 1991-04-13 | 듀얼슬로우프 인티그레이팅 a/d 컨버터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04345321A true JPH04345321A (ja) | 1992-12-01 |
Family
ID=19313241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205241A Pending JPH04345321A (ja) | 1991-04-13 | 1991-08-15 | ジュアルスロープインテグレーティングａ／ｄコンバーター |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5194868A (ja) |
| JP (1) | JPH04345321A (ja) |
| KR (1) | KR920020859A (ja) |
| CN (1) | CN1025094C (ja) |
| DE (1) | DE4126941C2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448239A (en) * | 1994-02-25 | 1995-09-05 | Hewlett-Packard Company | Analog-to-digital converter |
| US5592168A (en) * | 1994-04-29 | 1997-01-07 | Industrial Technology Research Institute | High speed dual-slope analog-to-digital converter |
| US5519352A (en) * | 1994-09-30 | 1996-05-21 | Telcom Semiconductor, Inc. | Integrator system with variable gain feedback |
| JP3468264B2 (ja) * | 1996-12-09 | 2003-11-17 | ソニー株式会社 | オフセット補償回路および方法 |
| US6243034B1 (en) * | 1998-10-29 | 2001-06-05 | National Instruments Corporation | Integrating analog to digital converter with improved resolution |
| US6420983B1 (en) * | 2000-05-25 | 2002-07-16 | Texas Instruments Incorporated | On-line offset cancellation in flash A/D with interpolating comparator array |
| JP3878458B2 (ja) * | 2001-11-16 | 2007-02-07 | 株式会社ルネサステクノロジ | Ａ／ｄコンバータ |
| US6784823B1 (en) * | 2003-12-31 | 2004-08-31 | Winbond Electronics Corp. | Rail to rail dual slope ADC |
| DE102004036352B4 (de) * | 2004-05-27 | 2007-10-25 | Atmel Germany Gmbh | Schaltkreis zur Strommessung und Stromüberwachung und deren Verwendung für eine Funktionseinheit |
| CN103262422B (zh) * | 2010-12-07 | 2016-09-21 | 马维尔国际贸易有限公司 | 数模转换器电路以及方法 |
| CN103095232A (zh) * | 2013-01-08 | 2013-05-08 | 上海创远仪器技术股份有限公司 | 双斜率对数放大器电路结构 |
| CN108693400B (zh) * | 2018-05-29 | 2021-01-05 | 成都师范学院 | 一种双斜分数阶积分式模数转换器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4031533A (en) * | 1975-10-02 | 1977-06-21 | Analogic Corporation | Differential floating dual slope converter |
| US4303880A (en) * | 1979-09-26 | 1981-12-01 | Sangamo Weston, Inc. | Gated precision offset circuit for a digital meter having a dual slope analog-to-digital converter |
| US4568913A (en) * | 1980-03-25 | 1986-02-04 | Intersil, Inc. | High speed integrating analog-to-digital converter |
| US4556867A (en) * | 1982-11-01 | 1985-12-03 | John Fluke Mfg. Co., Inc. | Dual rate, integrating, analog-to-digital converter |
| DE3323463A1 (de) * | 1983-06-29 | 1985-01-03 | Siemens AG, 1000 Berlin und 8000 München | Tastenschalter |
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