DE4126941C2 - Integrierender Analog/Digital-Zweirampen-Umsetzer - Google Patents

Description

Die Erfindung betrifft einen integrierenden Analog/Digital- Zweirampen-Umsetzer zum Kompensieren eines Offsetfehlersignals während eines der automatischen Nullung dienenden Taktabschnittes eines Umsetzungszyklus.

Im allgemeinen beträgt die Auflösung eines herkömmlichen integrierenden A/D-Zweirampen-Umsetzers für den Einsatz in einem Digitalmultimeter (DMM) 3 1/2 Stellen. In einem A/D- Zweirampen-Umsetzer mit 3 1/2 Stellen Auflösung wird allerdings beim Nulldurchgang ein erster Kondensator aus einem zweiten Kondensator von zehnfacher Kapazität, bezogen auf den ersten, mit einer elektrischen Restladung aufgeladen, wodurch eine Spannungsverzehnfachung am zweiten Kondensator, bezogen auf die Spannung am ersten, hervorgerufen wird. Daraufhin wird der verzehnfachte Wert wiederum entladen bzw. "abintegriert", so daß die Auflösung des A/D-Zweirampen-Umsetzers mindestens 4 1/2 Stellen beträgt. Diese Methode wird "X10-Modus" genannt.

Ein herkömmlicher integrierender A/D-Zweirampen-Umsetzer, der nach dem "X10-Modus" arbeitet, umfaßt, wie aus Fig. 1A ersichtlich, einen Eingangsabschnitt 1, einen A/D- Kernabschnitt 2 sowie einen Digitalabschnitt 3.

Zur Spannungsmessung umfaßt der Eingangsabschnitt 1 zwei Schalter S₁ und S₂ sowie eine Referenzspannung ±V_REF, wie aus Fig. 1B ersichtlich.

Zur Widerstandsmessung hingegen umfaßt der Eingangsabschnitt 1, wie aus Fig. 1C ersichtlich, eine Stromversorgungsquelle V_s, Schalter S₃ bis S₈, einen Referenz- bzw. Vergleichswiderstand R_ref, einen Kondensator C_x sowie einen zu messenden Widerstand R_x.

Der A/D-Kernabschnitt 2 umfaßt einen Puffer BF, einen Operationsverstärker OP AMP, einen Komparator CM, Schalter S₉ bis S₁₁, einen Widerstand R₁ sowie die Kondensatoren C₁ bis C₃ (Fig. 1A).

Wie aus Fig. 1D ersichtlich, umfaßt der Digitalabschnitt 3 einen Taktsignaleingangsabschnitt 4, einen Nulldurchgangsdetektorabschnitt 5, einen Verknüpfungssteuerungsabschnitt 6, eine Zählvorrichtung 7, einen Dekodierer/Widerstand 8 sowie einen Ansteuerungs/Display-Abschnitt 9.

Der derart aufgebaute herkömmliche A/D-Zweirampen-Umsetzer verbindet bei der Spannungsmessung den spannungsmessenden Abschnitt mit einem Anschluß V der Spannungsquelle und einen Nulleiter A_com (Fig. 1B). Hierbei wird die Referenzspannung ±V_REF als diejenige Spannung genutzt, die die dem Integrier- Kondensator C₁ des A/D-Kernabschnitts 2 (Fig. 2A) aufgeprägte Ladung über den Nulleiteranschluß aufgrund dessen niedrigen Pegels entlädt, wobei die Entladungsmenge der elektrischen Ladung geregelt werden kann.

Wie oben erläutert, wird eine positive Referenzspannung +V_REF angelegt, wenn eine zu messende Spannung V_IN von negativer Polarität ist. Umgekehrt wird eine negative Referenzspannung -V_REF angelegt, wenn die zu messende Spannung V_IN von positiver Polarität ist.

Zur Widerstandsmessung weist der Eingangsabschnitt 1 die quotientenmetrische (ratio metric) Anzeigeschaltung auf (Fig. 1C). Hierbei sind eine Spannungsversorgungsquelle V_s, ein Referenzwiderstand R_ref, ein einen Widerstand messender Abschnitt (d. h. R_x) sowie ein Nulleiteranschluß A_com in Reihe geschaltet, wie dies aus Fig. 1C ersichtlich ist. Der bei Stromfluß am Referenzwiderstand R_ref auftretende Spannungsabfall wird als V_REF und der Spannungsabfall am zu messenden Widerstand R_x hingegen als V_x bezeichnet.

Der Referenzwiderstand R_ref wird über die Schalter S₃ und S₄ an den Kondensator C_x angeschlossen. Eine Anschlußklemme des Kondensators C_x wird über den Schalter S₅ an die Ausgangsanschlußklemme LO, während die andere Anschlußklemme des Kondensators C_x über den Schalter S₆ an die Ausgangsanschlußklemme HI angelegt wird.

Wenn die Eingangsklemme R über den Schalter S₇ mit der Ausgangsklemme HI und die Nulleitungsklemme A_com über den Schalter S₈ mit der Ausgangsklemme LO verbunden werden, wird die dem Kondensator C_x aufgeprägte Spannung entladen bzw. "abintegriert".

Andererseits wird das A/D-Konvertierungsverfahren mittels eines Konvertierungstakts, wie aus Fig. 2 ersichtlich, durchgeführt. Der Konvertierungstakt umfaßt: eine Nullungsintegration Z1, eine Integration INT, eine erste Entladung bzw. "Abintegration" DE1, REST, X10 sowie eine zweite Entladung bzw. "Abintegration" DE2.

Um die Differenz zwischen dem die Offsetspannung konvertierenden Wert und dem die nachfolgende Eingangsspannung V_IN (Meßspannung) konvertierenden Wert zu eliminieren, muß zuerst der Versorgungsspannungsanschluß V mit dem Nulleiter A_com kurzgeschlossen werden (d. h. es erfolgt die Nullung). Sodann wird die Eingangsspannung V_IN angelegt. Die Taktzeit während der Nullungsintegration Z1 wird als T_Z1 bezeichnet.

Im Falle der Spannungsmessung errechnet sich die Spannung V₀ am Knoten P, falls die Schalter S₉ und S₁₀ des A/D- Kernabschnitts 2 (Fig. 1A) während der Nullungsintegration Z1 geschlossen sind, nach folgender Gleichung:

Demgemäß ändert sich die Spannung V₀ am Knoten P in Abhängigkeit von Änderungen von T_Z1.

Die Taktzeit der Integration INT wird als T_INT bezeichnet. Wenn der Schalter S₁ (Fig. 1B) während der Integration INT geschlossen ist, fließt Strom durch den Puffer BF, den Widerstand R₁ sowie den Kondensator C₁ des A/D-Kernabschnitts 2 (Fig. 1A). Demzufolge ändert sich die Spannung V₀ am Knoten P. Diese Änderung ΔV₀ der Spannung V₀ berechnet sich nach folgender Gleichung:

Die erste Entladung bzw. Abintegration DE1 erfolgt durch Anlegen der Referenzspannung -V_REF bis zum Beginn des Nulldurchgangs.

Die Änderung ΔV₀ der Spannung V₀ am Knoten P berechnet sich nach folgender Gleichung:

wobei die Taktzeit der ersten Entladung DE1 mit T_DE1 bezeichnet wird.

Da der Wert der Spannungsänderung ΔV₀ im Augenblick des Nulldurchgangs gleich Null wird, ergeben sich folgende Gleichungen:

und

Falls die Referenzspannung V_REF geregelt wird und V_REF + V_0s1 -V_0s2 mit V_REF gleichgesetzt werden kann, vereinfacht sich Gleichung (5) folgendermaßen:

Falls die Nullablesung zuerst durchgeführt wird, und

gilt, kann die Offsetspannung durch T_DE1 - T_DE (Nullablesung) eliminiert werden, d. h. T_DE berechnet sich nach folgender Gleichung:

wobei V_REF′ gleich V_REF + V_0s1-V_0s2 und T_INT eine festgelegte Zeitspanne ist.

Die Taktzeit während REST wird als T_REST bezeichnet.

Falls der Schalter S₁₁ des A/D-Kernabschnitts 2 (Fig. 1A) während des Taktabschnitts REST geschlossen ist, bleibt die im Kondensator C₃ gespeicherte elektrische Restladung erhalten. Dadurch nimmt die Spannung am Kondensator C₁ den gleichen Wert wie die Spannung am Kondensator C₃ an.

Während des "X10-Modus"-Taktabschnitts ist der Schalter S₁₀ des A/D-Kernabschnitts 2 (Fig. 1A) geschlossen, der Schalter S₁₁ jedoch geöffnet.

Hierdurch wird das Ausgangssignal des Komparators CM auf den Puffer BF sowie den Operationsverstärker OP AMP rückgekoppelt und die elektrische Restladung im Kondensator C₃ auf den Kondensator C₂ umgeladen. Die multiplizierte Spannung V₀ am Knoten P wird in Abhängigkeit von der jeweiligen Kapazität der Kondensatoren C₂ bzw. C₃ verändert.

Da der Kondensator C₃ etwa die zehnfache Kapazität des Kondensators C₂ aufweist, nimmt die Spannung am Kondensator C₂ den zehnfachen Wert der Spannung am Kondensator C₃ an.

Die zweite Entladung DE2 führt die verstärkte Spannung V₀ am Knoten P ab und bestimmt die Zeitspanne bis zum Beginn des Nulldurchgangs. Die gemessene Zeitspanne und die Zeitspanne T_DE1 während der ersten Entladung DE1 wird rechnerisch ausgewertet, so daß eine zehnfache Auflösung erzielt werden kann.

Die Stellung der Schalter S₁ bis S₁₁ bei dem jeweiligen Konvertierungstaktabschnitt ist in der nachfolgenden Tabelle 1 aufgeführt.

Tabelle 1

Betriebsstellungen der Schalter in den jeweiligen Konvertierungstakten

Der Konvertierungstakt läuft bei der Widerstandsmessung prinzipiell genauso ab wie bei der Spannungsmessung. Bei der Widerstandsmessung wird während der Nullungsintegration Z1 der zu messende Widerstand R_x zwischen die Eingangsklemme R und den Nulleiter A_com geschaltet (Fig. 1C), so daß die Versorgungsspannungsquelle V_s über den Referenzwiderstand R_ref am Widerstand R_x anliegt. Dadurch wird dieser von einem Strom I_s durchflossen, der sich nach folgender Gleichung berechnet:

Während der Integration INT sind die Schalter S₅ und S₆ geschlossen, so daß die am zu bestimmenden Widerstand R_x anliegende Spannung V_x integriert wird.

Die am Referenzwiderstand R_ref (Fig. 1C) anliegende Referenzspannung V_ref berechnet sich nach folgender Gleichung:

Die Schalter S₅ und S₆ sind während der ersten Entladung DE1 geschlossen, so daß die durch die Spannung V_x integrierte Spannung V₀ am Knoten P wieder abgeführt wird.

Die erste Entladung DE1 wird bis zum Beginn des Nulldurchgangs fortgesetzt.

Die Zeitspanne T_DE1 der ersten Entladung DE1 wird gemäß folgender Gleichung berechnet:

Da sich jedoch der Ausdruck

in Abhängigkeit von dem zu bestimmenden Widerstand R_x verändert, kann dieser nicht ein Festwert sein.

Während der Nullablesung ist demgemäß die Offsetspannung V_0s1 -V_0s2 nicht kompensiert.

Der herkömmliche A/D-Zweirampen-Umsetzer weist die folgenden Nachteile auf:
Er benötigt bei der oben geschilderten Betriebsweise die Nullablesung, und die Konvertierungszeitspanne ist in jedem Konvertierungstakt verlängert, so daß sich eine niedrige Betriebsgeschwindigkeit ergibt. Weiterhin ist es sehr schwierig, eine hohe Auflösung zu erzielen, da die Offsetspannung bei der quotientenmetrischen Ablesung nicht vollständig kompensiert wird.

Aus der Druckschrift Seitzer/Pretzl/Hamdy: Electronic Analog-to-Digital Converters. Wiley Chichester u. a., 1983, Seiten 63-65 ist ferner ein Zweirampen-Umsetzer bekannt, bei dem mittels langsamer Entladung eine Restspannung weiter abintegriert wird.

In der älteren Anmeldung P 40 34 680.3 (vgl. DE 40 34 680 A1) ist ein automatischer Bezugsspannungsregler eines Integral-Analog-/Digital-Umsetzers beschrieben. Dieser weist einen Bezugsspannungsschaltkreis, einen Eingangsspannungsschaltkreis, einen Miller-Integrator, eine Vergleichsschaltung, eine Logikschaltung und eine automatische Bezugsspannungs-Steuereinrichtung zur Verringerung des Ausgabefehlers des Integral-A/D-Umsetzers auf. Der Fehler des digitalen Ausgangssignals, der auf dem Begrenzungsfehler des Integral-A/D-Umsetzers beruht, wird durch die automatische Steuerung der Bezugsspannung verringert.

Aus der US-PS 4 568 913 ist ferner ein Integral-Analog-/ Digital-Umsetzer bekannt. Bei diesem Umsetzer wird ein analoges Eingangssignal für eine vorbestimmte Zeitperiode integriert, während dann das integrierte Signal abintegriert wird, bis es den Wert Null durchläuft. Die Zeit, die der Integrator benötigt, um Null zu durchlaufen, wird mit Hilfe eines digitalen Taktgebers gemessen, und der Nulldurchgang wird so erfaßt, als ob er auf den ersten Taktimpuls hin auftritt, nachdem das Ausgangssignal des Integrators tatsächlich Null durchlaufen hat. Das restliche Ausgangssignal des Integrators am Punkt der Erfassung wird mit einem vorbestimmten negativen Wert multipliziert und rückgekoppelt, so daß das Ausgangssignal des Integrators den multiplizierten Wert des Rests annimmt. Der Integrator wird dann über eine zweite Zeitdauer abintegriert und die Zeit, die benötigt wird, bis das Ausgangssignal des Integrators Null durchläuft, wird wieder mit dem Taktgeber gemessen. Die gemessene Zeit ist dabei proportional dem Meßfehler zwischen dem erfaßten Nulldurchgang und dem tatsächlichen Nulldurchgang beim anfänglichen Abintegrationszyklus. Durch Subtraktion eines vorbestimmten Bruchteils der zweiten Abintegrationszeit von der ersten Abintegrationszeit wird ein genauerer Wert für die tatsächliche Zeitdauer erhalten, die das Ausgangssignal des Integrators benötigt, bis es Null durchläuft.

Aufgabe der vorliegenden Erfindung ist es, einen integrierenden A/D-Zweirampen-Umsetzer mit einer hohen Betriebsgeschwindigkeit durch Vermeidung der Nullablesung zu schaffen, der aufgrund der einfachen Kompensation der Offsetspannung eine Auflösung von 4 1/2 Stellen aufweist und problemlos aufgrund der Verwendung der automatischen Nullung in Übereinstimmung mit dem Logikaufbau und aufgrund der geringen Modifizierung der Schaltung eines herkömmlichen A/D- Zweirampen-Umsetzers mit einer Auflösung von 3 1/2 Stellen in einen Digitalmultimeter eingesetzt werden kann.

Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst.

Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 bis 4.

Der erfindungsgemäße integrierende A/D-Zweirampen (dual slope)- Umsetzer weist eine verbesserte Betriebsgeschwindigkeit aufgrund der Vermeidung der Nullablesung auf. Weiterhin wird die Offsetspannung durch automatische Nullung beseitigt, so daß der erfindungsgemäße A/D-Umsetzer problemlos in ein Digitalmultimeter aufgrund der Eliminierung der Offsetspannung in allen Meßbereichen eingesetzt werden kann.

Der erfindungsgemäße A/D-Umsetzer verwendet außerdem die automatische Nullung, die aufgrund einer geringen Modifizierung des herkömmlichen Schaltungsaufbaus und dem Hinzufügen eines Logikbausteins zu einem A/D-Umsetzer mit 3 1/2 Stellen Auflösung erreicht wird, so daß die Auflösung des erfindungsgemäßen A/D-Umsetzers mindestens 4 1/2 Stellen erreicht.

Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1A ein Schaltbild eines herkömmlichen integrierenden A/D-Zweirampen-Umsetzers;

Fig. 1B ein Schaltbild des Eingangsabschnitts des A/D- Umsetzers gemäß Fig. 1A bei der Spannungsmessung;

Fig. 1C ein Schaltbild des Eingangsabschnitts des A/D- Umsetzer gemäß Fig. 1A bei der Widerstandsmessung;

Fig. 1D ein schematisches Blockschaltbild des Digitalabschnitts des A/D-Umsetzers gemäß Fig. 1A;

Fig. 2 ein Diagramm des Ausgangssignals eines herkömmlichen integrierenden A/D-Zweirampen-Umsetzers;

Fig. 3 ein Schaltbild eines erfindungsgemäßen integrierenden A/D-Zweirampen-Umsetzers;

Fig. 4 ein Signalformdiagramm der Schaltsteuersignale des erfindungsgemäßen A/D-Umsetzers;

Fig. 5 ein Diagramm des Ausgangssignals des erfindungsgemäßen A/D-Umsetzers;

Fig. 6 ein Blockdiagramm, das die Anwendung des erfindungsgemäßen A/D-Umsetzers in einem Digitalmultimeter zeigt.

Wie aus Fig. 3 ersichtlich, ist der erfindungsgemäße A/D- Zweirampen-Umsetzer aus einem Eingangsabschnitt 11, einem A/D- Kernabschnitt 12 sowie einem Digitalabschnitt 13 zusammengesetzt.

Der Digitalabschnitt 13 des erfindungsgemäßen A/D-Umsetzers weist den gleichen Aufbau wie der Digitalabschnitt 3 eines gebräuchlichen A/D-Zweirampen-Umsetzers (Fig. 1D) auf.

Auch der Eingangsabschnitt 11 des erfindungsgemäßen A/D- Umsetzers ist von gleichem Aufbau wie der Eingangsabschnitt 1 eines gebräuchlichen A/D-Zweirampen-Umsetzers (Fig. 1B und 1C).

Der A/D-Kernabschnitt 12 umfaßt einen Puffer BF und einen Operationsverstärker OP AMP, die ein Ausgangssignal vom Eingangsabschnitt 11 erhalten, einen Widerstand R1, der mit der Ausgangsklemme des Puffers BF verbunden ist, einen Kondensator für die automatische Nullung C_AZ, der zwischen den Widerstand R1 und den Operationsverstärker OP AMP geschaltet ist, einen Kondensator C1, der die Offsetspannung einspeichert und die Eingangsspannung über den Widerstand R1 integriert einen Kondensator C2, der die Spannung V₀ am Knoten P entsprechend der elektrischen Restladung verstärkt, einen Kondensator C3 zum Einspeichern der elektrischen Restladung, einen Komparator CM sowie Schalter S_A bis S_C und S₉ bis S₁₁.

Der Digitalabschnitt 13 nimmt das Ausgangssignal des A/D- Kernabschnitts 12 auf, wobei die Schalter S_A bis S_D und S₁ bis S₁₁ mit den hierin erzeugten Steuersignalen AZ, INT, DE1, REST, X10, REX und DE2 angesteuert werden.

Während der automatischen Nullung AZ wird die Offsetspannung dem Kondensator C_AZ für die automatische Nullung sowie dem Kondensator C1 im A/D-Kernabschnitt 12 (Fig. 3) auf geprägt. Die Eingangsspannung V_IN wird über den Widerstand R₁ und den Kondensator C₁ während der Integration INT integriert. Die gespeicherte Spannung wiederum wird während der ersten Entladung DE1 durch Anliegen der Referenzspannung ±V_REF abgeführt. Danach wird die elektrische Restladung im Kondensator C₃ gespeichert und während des Taktabschnitts REX und REST auf den Kondensator C₂ umgeladen, so daß die elektrische Restladung die Spannung V₀ am Knoten P erhöht.

Nachfolgend wird zuerst die Betriebsweise und der Schaltungsaufbau des A/D-Kernabschnitts 12 (Fig. 3) während der automatischen Nullung beschrieben. Die Eingangsklemme HI des A/D-Kernabschnitts 12 ist mit dem Nulleiter A_com über den Schalter S_A verbunden. Der Schalter S_B ist geöffnet, der Schalter S₁₁ hingegen geschlossen. Das Ausgangssignal des Komparators CM ist auf den negativen Eingang desselben über den Schalter S_C rückgekoppelt. In diesem Fall ist der Kondensator C₃ vom positiven Eingang des Komparators CM getrennt, so daß der Kondensator C₃ ohne Einfluß auf die Schaltung ist.

Die Spannung V_a am Knoten A nimmt während des Taktabschnitts T_AZ ungefähr den Wert -V_0s1 an, wobei V_0s1 für die Offsetspannung des Puffers BF steht.

Während dieses Taktabschnitts, bei dem Strom durch den Widerstand R₁ fließt, berechnet sich die Spannung V₀ am Knoten P nach folgender Gleichung:

V₀ | T_AZ = (V_0s2 + V_0s3) (A)

Während des Integrationsabschnitts INT ist der Schalter S₁ geschlossen (Fig. 1B), so daß die gemessene Eingangsspannung V_IN integriert wird. In dieser Zeit werden die Schalter S_A, S_B und S_C durch die Schaltersteuersignale AZ und REX (Fig. 4) geöffnet, wobei die Spannungen V_A und V₀ an den Knoten A bzw. P während des Taktabschnitts "automatische Nullung" AZ folgende Werte annehmen:

V_A = -V_0s1 und V₀ = V_0s2 + V_0s3

Wenn die Eingangsspannung V_IN anliegt, beträgt die am Widerstand R₁ abfallende Spannung (V_IN-V_0s1) - V_A = V_IN - V_0s1 -(-V_0s1) = V_IN , wodurch die Offsetspannung V_0s1 eliminiert wird.

Wenn in diesem Taktabschnitt die Änderung der Spannung V₀ am Knoten P mit ΔV₀ bezeichnet wird, so berechnet sich ΔV₀ wie folgt:

wobei die Spannung V₀ am Knoten P nach folgender Formel ermittelt wird:

Der Schalter S₂ (Fig. 1B) wird durch das Schaltersteuersignal DE1 während der ersten Entladung DE1 geschlossen. Sodann wird die der Referenzspannung V_REF aufgeprägte Ladung abgeführt und der Nulldurchgang durchgeführt.

Zu dieser Zeit wird die Nulldurchgangsspannung gleich der Spannung beim Nulldurchgangstaktabschnitt V₀ | _TAZ = V_0s2 + V_0s3, wobei die Referenzspannung V_REF das entgegengesetzte Vorzeichen der Eingangsspannung V_IN annimmt, so daß sie die Spannungsänderung ΔV₀ der Spannung V₀ am Knoten P nach folgender Gleichung berechnet:

Die Spannung V₀ am Knoten P beim Nulldurchgang berechnet sich hingegen nach folgender Gleichung:

V₀ | T_INT + T_DE1 = V₀ | T_AZ = V_0s2 + V_0s3(E)

Die Gleichung (E) kann demgemäß folgendermaßen umgeformt werden:

Falls daher die Zeitspanne T_DE1 die Gleichung V₀ | T_INT + T_DE1 = V₀ T_AZ erfüllt, gilt T_DE1 = V_IN / V_REF X T_INT.

Daher wird die Offsetspannung vollständig kompensiert.

Die Offsetspannung wird unabhängig von der Größe der Eingangsspannung V_IN bzw. der Referenzspannung V_REF eliminiert, was auch für die quotientenmetrische Ablesung gilt, d. h. für die Widerstandsmessung.

Während des Taktes REST sind die Schalter S₉, S₁₁ sowie S_B aufgrund der Schaltersteuersignale REST, X10 bzw. REX (Fig. 4) geschlossen, so daß die elektrische Restladung durch die Ausgangsspannung am Knoten P nach dem Nulldurchgang aufgeladen wird.

Während des Taktabschnitts X10 werden durch die Schaltersteuersignale X10 bzw. (Fig. 4) der Schalter S₁₀ geschlossen bzw. der Schalter S₁₁ geöffnet.

Da jedoch der Kondensator C3 eine sehr viel höhere Kapazität als der Kondensator C2 aufweist, wird elektrische Ladung aus dem Kondensator C3 auf den Kondensator C2 umgeladen, wodurch die Spannung V₀ am Knoten P entsprechend den Kapazitätsquotienten der Kondensatoren C2 und C3 erhöht wird. Um die Spannung V₀ am Knoten P aufgrund der elektrischen Restladung zu verzehnfachen, muß demgemäß der Kondensator C3 die zehnfache Kapazität des Kondensators C2 aufweisen, d. h. C3 ist gleich zehnmal C2.

Wenn hier die Spannung V₀ am Knoten P durch die Kombination des Kondensators C₃ und des Kondensators C_AZ für die automatische Nullung während des X10-Taktabschnitts verändert wird, wird diese Spannungsänderung wiederum der Spannung V₀ am Knoten aufgeprägt, wodurch ein Verstärkungsfehler hervorgerufen wird.

Um diesen Fehler zu vermeiden, wird der Schalter S_B durch das Schaltersteuersignal REX (Fig. 4) nur während der Taktabschnitte REST und X10 geschlossen, wodurch nur der Taktabschnitt REX betrieben werden kann.

Weiterhin wird während der zweiten Integration DE2 die mit der Referenzspannung V_REF multiplizierte Spannung V₀ wieder abgeführt, wodurch sich die Auflösung verbessert.

Die Betriebsstellungen der Schalter S_A bis S_C bzw. S₁ bis S₁₁ in den jeweiligen Konvertierungstaktabschnitten sind in Tabelle 2 aufgeführt.

Tabelle 2

Betriebsstellungen der Schalter in den jeweiligen Konvertierungstakten

Fig. 6 zeigt eine bevorzugte Ausführungsform der vorliegenden Erfindung, d. h. den Einsatz des erfindungsgemäßen integrierenden A/D- Zweirampen-Umsetzers in einem mit einem Mikrocomputer ausgestatteten Digitalmultimeter.

Die Abschwächungsfunktionsbaugruppe (nicht gezeigt) ist mit dem Eingangsabschnitt 21 verbunden, um eine automatische Bereichswahl zu erhalten. Der Aufbau des Eingangsabschnitts 21 ändert sich in Abhängigkeit von der Meßgröße (z. B. einer Spannung U (V), einem Widerstand R, einem Strom I usw.), wodurch der Mikrocomputer (MICOM) 24 die Funktionswahlinformation erkennt und den Schaltungsaufbau des Eingangsabschnitts 21 dementsprechend verändert.

Dabei muß der Schaltungsaufbau dergestalt sein, daß die nach der Wandlung erhaltene Spannung (das gemeinsame Merkmal bei der Spannungs-, Widerstands- bzw. Strommessung) dem A/D- Kernabschnitt 22 zugeführt und dort - wie oben beschrieben - konvertiert wird.

Der A/D-Umsetzer enthält selbst die Referenzspannungsquelle, so daß die Referenzspannung V_REF dem A/D-Kernabschnitt 22 eingegeben und durch einen sehr kleinen externen Wert gesteuert werden kann.

Weiterhin wandelt der A/D-Kernabschnitt 22 die eingespeiste Spannung um und gibt die Nulldurchgangszeitspanne an die Mikrocomputerschnittstelle 23 weiter. Die Mikrocomputerschnittstelle 23 leitet alle Steuersignale aus dem Mikrocomputer 24 an den Eingangsabschnitt 21 bzw. an den A/D-Kernabschnitt 22 sowie in umgekehrter Richtung die im A/D- Kernabschnitt 22 erzeugten Signale an den Mikrocomputer 24 weiter.

Der Mikrocomputer 24 erzeugt den jeweiligen Konvertierungstakt in Abhängigkeit vom Aufbau der jeweiligen Software, empfängt und berechnet das Nulldurchgangssignal und erzeugt das Digitalsignal bzw. das die Flüssigkristallanzeige (LCD) 25 ansteuernde Signal.

Ein derart aufgebautes Meßsystem weist den Vorzug auf, daß es die Digitalfunktion des Speichers etc. zu der Funktion, mit der das Minimum, das Maximum bzw. der Mittelwert berechnet werden kann, durch Aufgliederung des Konvertierungstakts in das jeweilige Meßverfahren oder die Benutzung der Betriebsfunktion hinzufügt.

Claims (5)

1. Integrierender Analog/Digital-Zweirampen-Umsetzer zum Kompensieren eines Offsetfehlersignals während eines der automatischen Nullung dienenden Taktabschnitts eines Umsetzungszyklus, bestehend aus:
einem Eingangsabschnitt (11), der eine erste und zweite Eingangsklemme (R, V) zum Anlegen eines zu messenden Eingangssignals sowie zwei Ausgangsklemmen (HI, LO) zur Ausgabe eines Spannungssignals in Erwiderung auf das Eingangssignal aufweist,
einem mit dem Eingangsabschnitt (11) gekoppelten A/D- Kernabschnitt (12) mit

• - einer Vielzahl von Schalteinrichtungen (S_A- S_C, S₁-S₁₁) die auf Schaltsteuersignale ansprechen, wobei jedem der Vielzahl von Taktabschnitten des Umsetzungszyklus ein Satz von Schaltsteuersignalen zugeordnet ist und der A/D-Kernabschnitt (12) ein Nulldurchgangssignal nach Abschluß des der automatischen Nullung dienenden Taktabschnitts des Umsetzungszyklus erzeugt,
• - einem ersten Kondensator (C₃) zum Übertragen einer Restladung zu einem zweiten Kondensator (C₂) in Erwiderung auf das Offsetfehlersignal, so daß die Restladung mit einem Wert, der einer Spannung (V₀) an einem zwischen dem ersten und zweiten Kondensator (C₃, C₂) liegenden Bezugsknoten (P) entspricht, multipliziert wird, nachdem das Nulldurchgangssignal erfaßt ist, um ein Bezugssignal zu erzeugen, und
• - einer Vergleichseinrichtung (CM), an deren einem Eingang (+) das Bezugssignal zum Erzeugen eines Ausgangssignals anliegt,

einem Digitalabschnitt (13), der die Schaltsteuersignale erzeugt und das Ausgangssignal des A/D- Kernabschnitts (12) zum Anzeigen eines Meßwertes empfängt,
wobei während des der automatischen Nullung dienenden Taktabschnitts des Umsetzungszyklus die beiden Ausgangsklemmen (HI, LO) des Eingangsabschnitts (11) Nullpotential führen und das Ausgangssignal der Vergleichseinrichtung (CM) zu deren anderem Eingang (-) rückgekoppelt wird.

2. Umsetzer nach Anspruch 1, wobei der A/D-Kernabschnitt (12) ferner aufweist:
einen mit einem Operationsverstärker (OP AMP) gekoppelten Puffer (BF),
einen mit dem Puffer (BF) verbundenen Widerstand (R₁),
einen Nullungs-Kondensator (C_AZ) für die automatische Nullung, der mit dem Widerstand (R₁) und dem Operationsverstärker (OP AMP) verbunden ist, und
einen Integrationskondensator (C₁), der zwischen den Ausgang des Operationsverstärkers und den Verbindungspunkt zwischen Widerstand (R₁) und Nullungs-Kondensator (C_AZ) zum Laden des Offsetfehlersignals und zum Integrieren des Spannungssignals vom Eingangsabschnitt geschaltet ist.

3. Umsetzer nach Anspruch 1 oder 2, wobei der A/D-Kernabschnitt (12) die elektrische Restladung während des Konvertierungstaktabschnittes REST zum zweiten Kondensator (C₂) überträgt.

4. Umsetzer nach einem der Ansprüche 1 bis 3, wobei die Kapazität des ersten Kondensators (C₃) größer als die des zweiten Kondensators (C₂) ist.