TWI426712B - Analog - to - digital conversion circuit - Google Patents

Description

類比數位轉換電路

本發明係有關於一種轉換電路，尤其是指一種類比數位轉換電路。

現今，微電腦系統具備了快速運算、儲存資料的能力，在目前的機電系統中，微電腦所製作而成的控制器(controller)早已取代舊時純機械式或是電機機械式的控制機構。微電腦內部之訊號模式，皆為數位式訊號，即通常所謂的邏輯「0」或「1」，邏輯0代表低電位，通常在微電腦系統中為0伏特，邏輯1代表高電位，通常在微電腦系統中為5伏特。然而在自然界中的物理現象，當予以數量化之後往往是呈現連續的輸入訊號，因此若欲將外界物理量的變化量傳入微電腦中進行運算，或是要由微電腦輸出命令驅動裝置時，就需要將訊號進行轉換的處理。

一般所量測之電壓或電流等連續訊號，可稱之為輸入訊號。把輸入訊號轉換成數位訊號之裝置則稱為類比對數位轉換器(analog to digital converter,ADC)。在類比對數位訊號的轉換技術上，有各種不同電路架構以完成工作，分別為：(1)單斜率ADC(Single Slope Integrating A/D Converter)(2)雙斜率ADC(Double Slope Integrating A/D Converter)。

在類比數位轉換器中，都具備有一積分電路，如第一圖所示，輸入訊號Iin經由包含電容C和運算放大器12之積分電路進行積 分，如此即可在運算放大器12之輸出端D產生一積分訊號，如第二圖所示此積分訊號為一三角波訊號。比較器14比較積分訊號與一參考訊號Vref以產生一比較訊號。計數器16耦接比較器14之輸出端以計數比較訊號，以表示計數一個三角波訊號，如此即可產生數位訊號，比較訊號更作為一重置訊號RST以重置積分電路，以產生下一個積分訊號，即產生下一個三角波訊號。

由上述可知，比較器14每比較積分訊號與參考訊號而產生一比較訊號後，就必須要重置積分電路，以產生下一個積分訊號。所以以一12位元類比數位轉換器而言，計數器16要計數4096次，所以積分電路就必須要被重置4096次。習知的積分電路在重置時，係會產生非線性誤差(Integral Non-Linearity，INL)，且非線性誤差會被累積，因此，此非線性誤差會隨著積分電路被重置之次數增加而增加，如此則會降低類比數位轉換器的精確度。因此，如何減少非線性效應的產生為現今發展類比數位轉換器的一大重要課題。

因此，本發明即在針對上述問題而提出一種類比數位轉換電路，其可減少積分電路被重置之次數，而減少非線性效應，以解決上述問題。

本發明之目的，在於提供一種類比數位轉換電路，其藉由比較器依序比較積分訊號與複數參考訊號，而產生複數比較訊號，第一計數電路計數該些比較訊號而產生一重置訊號以重置積分電路，由於積分電路在比較器產生複數比較訊號後，才被重置一次，如此可減少積分電路被重置的次數，而減少非線性效應，以提 高類比數位轉換電路之精確度。

本發明類比數位轉換電路包含一積分電路、一參考訊號產生電路、一比較器與一第一計數電路，積分電路積分一輸入訊號以產生一積分訊號，參考訊號產生電路產生複數參考訊號，比較器接收積分訊號與該些參考訊號，並依序比較積分訊號與該些參考訊號以產生複數比較訊號，第一計數電路接收比較器所產生的該些比較訊號，並開始計數該些比較訊號，以產生一重置訊號，而重置積分電路，由於積分電路在比較器產生該些比較訊號後，才被重置一次，如此即可減少積分電路被重置之次數，以降低積分電路之非線性誤差，而提高類比數位轉換電路之精確度。

此外，本發明類比數位轉換電路更包含一第二計數電路與一閂鎖電路，第二計數電路計數第一計數電路產生的重置訊號，閂鎖電路接收第一計數電路與第二計數電路之該些計數訊號，以產生一栓鎖訊號。

C‧‧‧電容

Iin‧‧‧輸入訊號

RST‧‧‧重置訊號

V_cmi‧‧‧第一放電端

V_cmo‧‧‧第二放電端

V_ref‧‧‧參考訊號

V_REFP‧‧‧參考電壓

V_REFN‧‧‧參考準位

12‧‧‧運算放大器

14‧‧‧比較器

16‧‧‧計數器

20‧‧‧積分電路

22‧‧‧運算放大器

24‧‧‧電容

26‧‧‧第一放電開關

28‧‧‧第二放電開關

30‧‧‧參考訊號產生電路

32‧‧‧分壓電路

34‧‧‧開關模組

40‧‧‧比較器

50‧‧‧第一計數電路

52‧‧‧正反器

54‧‧‧邏輯電路

61‧‧‧第二計數電路

63‧‧‧閂鎖電路

65‧‧‧積分訊號

67‧‧‧參考訊號

69‧‧‧小三角波訊號

第一圖係習用之積分電路的電路圖；第二圖係習用之積分電路的波形圖；第三圖係本發明之類比數位轉換電路之一較佳實施例的電路圖；以及第四圖係本發明之類比數位轉換電路之一較佳實施例的波形圖。

茲為使 貴審查委員對本發明之技術特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後： 首先，請參閱第三圖與第四圖，其係本發明之類比數位轉換電路之一較佳實施例的電路圖與波形圖。如圖所示，本發明類比數位轉換電路包含一積分電路20、一參考訊號產生電路30、一比較器40與一第一計數電路50。積分電路20接收一輸入訊號Iin並積分輸入訊號Iin而產生如第四圖所示之一積分訊號65。於此實施例中，輸入訊號Iin為一電流訊號。參考訊號產生電路30依序產生複數個參考訊號。比較器40之正輸入端與負輸入端分別接收積分電路20所產生的積分訊號65與參考訊號產生電路30所產生的該些參考訊號，並依序比較積分訊號65與該些參考訊號，以產生複數比較訊號。本發明類比數位轉換電路之比較器40之一較佳實施例為一遲滯比較器。

復參閱第三圖，第一計數電路50耦接比較器40之輸出端，以接收比較器40所產生之該些比較訊號並計數該些比較訊號。第一計數電路50計數該些比較訊號之次數至一門檻值時，即產生一重置訊號RST而重置積分電路20。積分電路20係在比較器40比較積分訊號65與該些參考訊號而產生該些比較訊號之後，才被第一計數電路50重置一次，如此即可以降低積分電路20被重置的次數，以可減低積分電路20的非線性誤差，而提高類比數位轉換電路之精確度。

此外，本發明類比數位轉換電路之積分電路20更包含一運算放大器22、一電容24、一第一放電開關26與一第二放電開關28。運算放大器22之輸入端接收輸入訊號Iin。電容24並聯於運算放大器22以產生積分訊號65。當輸入訊號Iin輸入於積分電路20時，積分電路20即會積分輸入訊號Iin而產生積分訊號65。如第四圖所示，本發明類比數位轉換電路之積分訊號65為一三角波訊號 。第一放電開關26耦接電容24之一端與一第一放電端V_cmi之間，且受控於第一計數電路50之重置訊號RST。第二放電開關28耦接電容24之另一端與一第二放電端V_cmo之間，且亦受控於第一計數電路50之重置訊號RST。第一重置訊號RST用於導通第一放電開關26與第二放電開關28，以對電容22進行放電而重置積分電路20。如此，積分電路20係會重新積分輸入訊號Iin而產生下一個積分訊號65，即產生下一個三角波訊號。

複參閱第三圖，本發明類比數位轉換電路之參考位訊號生電路30更包含一分壓電路32與一開關模組34。分壓電路32之兩端分別接收一參考電壓V_REFP與一參考準位V_REFN，分壓電路32包含複數個電阻，且該些電阻相互串聯以分壓該參考電壓V_REFP，以產生如第四圖所示之不同準位的複數參考訊號67，該些參考訊號67之準位係逐漸提高。開關模組34耦接分壓電路32與比較器40之間，以依序傳送不同準位之該些參考訊號67至比較器40，以供比較器40比較積分訊號65與該些參考訊號67，而產生複數比較訊號。

一旦，積分訊號65之準位高於參考訊號產生電路30所提供之一參考訊號67的準位時，開關模組34即會切換而傳送具有更高準位之下一參考訊號67至比較器40。由於積分訊號65之準位亦會逐漸提高，所以比較器40比較積分訊號65與該些參考訊號67會產生複數比較訊號。參考訊號產生電路30提供不同準位之參考訊號67至比較器40而與積分訊號65進行比較，所以比較器40所產生之每一比較訊號即相當於一個小三角波訊號69。因此，第一計數電路50計數該些比較訊號之數量，即相當於計數三角波訊號69之數量。本發明之開關模組34受控於第一計數電路50，第一計數電路50每計數一個比較訊號即會控制開關模組34，以傳輸不同準位之參 考訊號67至比較器40。本發明之開關模組30包含有複數開關，而分別耦接於分壓電路32之該些電阻與比較器40之間，以提供不同準位之參考訊號67至比較器40。該些開關受控於第一計數電路50。

復參閱第三圖，本發明類比數位轉換電路之第一計數電路50包含一計數器與一邏輯電路54。於此實施例中，計數器包含有複數正反器52且相互串聯，該些正反器52為D型正反器52。每一正反器52之一輸入端D與一反向輸出端QB係相耦接，該些正反器52之第一個正反器的一時脈輸入端CK係耦接比較器40之輸出端，以接收比較訊號。此外，除該些正反器52之最後一個正反器之外，每一正反器52之一輸出端Q係耦接下一個正反器52之一時脈輸入端CK，而相串聯。每一正反器52之輸出端Q即分別輸出計數訊號B0~B3，該些計數訊號B0~B3為二進制。上述計數器用於計數比較訊號之數量，即相當於計數三角波訊號69之數量，而對應輸出該些計數訊號B0~B3。該些計數訊號B0~B3可用於做為控制開關模組34之控制訊號，以控制開關模組34之該些開關，以傳輸不同準位之參考訊號67至比較器40。此實施例之計數器是利用複數正反器52實現，但並不侷限本發明之第一計數電路50的計數器僅能由正反器52所構成，此領域技術人員可知計數器亦可由其他常用電路構成。

邏輯電路54耦接計數器以接收該些計數訊號B0~B3，並依據該些計數訊號B0~B3而得知三角波訊號69之數量。邏輯電路54依據該些計數訊號B0~B3而得知三角波訊號69之數量達到門檻值時，即產生重置訊號RST而重置積分電路20，以重新積分輸入訊號Iin產生下一個新積分訊號65，即產生下一個大三角波訊號。此 實施例之門檻值為預先設定於邏輯電路54內，其值依據使用需求而可改變。此外，重置訊號RST亦會重置第一計數電路50之計數器，於此實施例中即藉由重置訊號RST重置該些正反器52，以重新計數比較器40所輸出之複數比較訊號。

由上述說明可知，第一計數電路50係用於計數該些比較訊號之數量即計數小三角波訊號69之數量，並在比較訊號之數量達到門檻值時即重置積分訊號65，以產生下一個積分訊號，且重置計數訊號B0~B3。如此，每一積分訊號65係相當於包含有固定數量之小三角波訊號69。

復參閱第三圖，本發明更包含一第二計數電路61與一閂鎖電路63。第二計數電路61接收第一計數電路50所產生的重置訊號RST並計數重置訊號RST，而產生一計數訊號並傳送至栓鎖電路63。第二計數電路61所產生之計數訊號係表示積分訊號65之數量，即表示積分電路20所產生之大三角波訊號的數量。栓鎖電路63更耦接第一計數電路50以接收該些計數訊號B0~B3，如此栓鎖電路63依據第一計數電路50之該些計數訊號B0~B3以及第二計數電路61之計數訊號，即可得知積分訊號65之數量以及積分訊號65所包含之小三角波訊號69之數量。換言之，小三角波訊號69之總數量即為積分訊號65之數量與每一積分訊號65所包含之小三角波訊號69之數量的乘積。栓鎖電路63依據第一計數電路50之該些計數訊號B0~B3與第二計數電路61之計數訊號，而產生一栓鎖訊號，以提供給後續電路。栓鎖訊號提供給後續電路之運用會隨著不同電路設計而不同，且並非為本發明之主要技術特徵，所以在此則不詳述。

運用本發明之類比數位轉換電路係可降低積分電路20被重置 的次數，而減少非線性效應，而提高類比數位轉換電路之精確度。舉例來說，以一12位元類比數位轉換電路而言，其必須產生4096個小三角波訊號。因此，一般習用類比數位轉換電路之積分電路必須要被重置4096次。然而，本發明之積分電路20係不需要被重置4096次，假若本發明之參考訊號產生電路30可提供16個不同準位之參考訊號67，也就是一個積分訊號65可相對包含有16個小三角波訊號69，所以第一計數電路50為4位元計數電路，再設計第二計數電路61為8位元計數電路，而用於計數積分訊號65之數量，如此即可達到12位元之功用。換言之，本發明之積分電路20僅需被重置256次，所以重置次數而僅有習用技術的16分之一。如此，即可有效可降低積分電路20被重置的次數，而減少非線性效應，而提高類比數位轉換電路之精確度，上述第一計數電路50為4位元計數電路與第二計數電路61為8位元計數電路僅為本發明之一較佳實施例，第一計數電路50與第二計數電路61係可依據使用需求而設計並不侷限上述之實施例。

綜上所述，本發明類比數位轉換電路包含積分電路、參考訊號產生電路、比較器與第一計數電路，積分電路積分輸入訊號以產生積分訊號，參考訊號產生電路依序產生複數參考訊號，比較器接收積分電路所產生的積分訊號與參考訊號產生電路產生的該些參考訊號，並依序比較積分訊號與該些參考訊號，以產生複數比較訊號，第一計數電路計數該些比較訊號，以產生重置訊號而重置積分電路，如此，即可達到減少重置積分電路之次數以減少非線性效應，而提高類比數位轉換電路之精確度。

故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請 ，祈鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

20‧‧‧積分電路

22‧‧‧運算放大器

24‧‧‧電容

26‧‧‧第一放電開關

28‧‧‧第二放電開關

30‧‧‧參考訊號產生電路

32‧‧‧分壓電路

34‧‧‧開關模組

40‧‧‧比較器

50‧‧‧第一計數電路

52‧‧‧正反器

54‧‧‧邏輯電路

61‧‧‧第二計數電路

63‧‧‧閂鎖電路

Claims (9)

1. 一種類比數位轉換電路，其包含有：一積分電路，積分一輸入訊號以產生一積分訊號；一參考訊號產生電路，依序產生複數參考訊號；一比較器，接收該積分訊號與該些參考訊號，並依序比較該積分訊號與該些參考訊號，以依序產生複數比較訊號；一第一計數電路，接收該些比較訊號，並計數該些比較訊號，以產生一重置訊號而重置該積分電路與該第一計數電路；以及一第二計數電路，耦接該第一計數電路以計數該重置訊號，以產生一計數訊號。
2. 如申請專利範圍第1項所述之類比數位轉換電路，其中該參考訊號產生電路更包含：一分壓電路，接收一參考電壓，而產生該些參考訊號；以及一開關模組，耦接該分壓電路與該比較器之間，以依序傳送該些參考訊號至該比較器，該開關模組受控於該第一計數電路。
3. 如申請專利範圍第2項所述之類比數位轉換電路，其中該分壓電路包含複數個電阻，該些電阻相互串聯。
4. 如申請專利範圍第1項所述之類比數位轉換電路，其中該積分電路更包含：一運算放大器，接收該輸入訊號；一電容，並聯於該運算放大器，以產生該積分訊號；一第一放電開關，耦接該電容之一端與一第一放電端之間，該第 一放電開關受控於該第一計數電路；以及一第二放電開關，耦接該電容之另一端與一第二放電端之間，該第二放電開關受控於該第一計數電路。
5. 如申請專利範圍第1項所述之類比數位轉換電路，其中該積分訊號為一三角波訊號。
6. 如申請專利範圍第1項所述之類比數位轉換電路，其中該比較器為一遲滯比較器。
7. 如申請專利範圍第1項所述之類比數位轉換電路，其中該第一計數電路包含：一計數器，計數該些比較訊號，而產生一計數訊號；以及一邏輯電路，依據該計數訊號產生該重置訊號。
8. 如申請專利範圍第7項所述之類比數位轉換電路，其中該計數器更包含：複數正反器，其相互串聯，以計數該些比較訊號而產生該計數訊號。
9. 如申請專利範圍第1項所述之類比數位轉換電路，其中該第一計數電路計數該些比較訊號，而產生一計數訊號，該類比數位轉換電路更包含：一閂鎖電路，接收該第一計數電路與該第二計數電路之該些計數訊號，以產生一栓鎖訊號。