JP3214735B2 - 積分型ａ／ｄ変換方法及び積分型ａ／ｄ変換器 - Google Patents
積分型ａ／ｄ変換方法及び積分型ａ／ｄ変換器Info
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- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【発明の技術分野】この発明は未知の入力電圧のデジタ
ル測定に関し、より詳細には積分型アナログ／デジタル
（A/D ）変換器のランアップ（RU）部分を制御する方法
と装置とに関する。
ル測定に関し、より詳細には積分型アナログ／デジタル
（A/D ）変換器のランアップ（RU）部分を制御する方法
と装置とに関する。
【０００２】
【従来技術と問題点】従来の積分型A/D 変換器を図１に
示す。一般に、積分型A/D 変換器はアナログ入力信号Ｖ
INをデジタル信号あるいは“積分器カウント”に変換す
る。演算増幅器（OP-AMP）102 と電荷を蓄積するコンデ
ンサＣ1 から積分器106 が構成される。積分器106 はア
ナログ入力電圧ＶINを受取り、比較器108 に出力電圧Ｖ
INT を提供する。比較器108 はＶINT を基準電圧と比較
する。この基準電圧は図１に示すようにアースであるこ
とが多い。次に比較器108 は比較器出力電圧ＶC を制御
論理110 に供給し、制御論理110 がスイッチ112 を制御
する。スイッチ112 は入力電圧ＶINと基準電圧ＶREF の
いずれかを提供するように制御することができる。基準
電圧ＶREF は正でも負でもよい。制御論理110 はライン
114 に示すように積分器カウントを提供する。
示す。一般に、積分型A/D 変換器はアナログ入力信号Ｖ
INをデジタル信号あるいは“積分器カウント”に変換す
る。演算増幅器（OP-AMP）102 と電荷を蓄積するコンデ
ンサＣ1 から積分器106 が構成される。積分器106 はア
ナログ入力電圧ＶINを受取り、比較器108 に出力電圧Ｖ
INT を提供する。比較器108 はＶINT を基準電圧と比較
する。この基準電圧は図１に示すようにアースであるこ
とが多い。次に比較器108 は比較器出力電圧ＶC を制御
論理110 に供給し、制御論理110 がスイッチ112 を制御
する。スイッチ112 は入力電圧ＶINと基準電圧ＶREF の
いずれかを提供するように制御することができる。基準
電圧ＶREF は正でも負でもよい。制御論理110 はライン
114 に示すように積分器カウントを提供する。
【０００３】従来のデュアルスロープ積分においては、
入力電圧ＶINは図２に示すように持続時間Ｔのランアッ
プ（RU）期間の間積分器102 の入力に印加されコンデン
サＣ1 に電荷が入力され蓄積される。さらに基準放電電
圧ＶREF がランダウン（RD）期間中に積分器の入力に印
加され基準電荷が入力される。RD期間はコンデンサＣ1
の蓄積電荷が完全に放電されたとき終了する。RD期間の
持続時間が測定され、入力電圧ＶINの値が次のように計
算される。 ＶIN＝t*（ＶREF ／Ｔ）。 ここに、＊は乗算記号である。積分型A/D 変換器は基本
的にはアナログ電圧を短期間に平均してデジタル値を提
供するために好まれる。実際に積分型A/D 変換器は期間
Ｔの間の雑音を打ち消すあるいは低減する。持続時間の
値ｔは通常RD期間中に（通常クロックに同期して）計数
を行うことによって測定される。ある一定のカウンタ速
度に対して、放電速度が低下するとA/D 変換器の感度が
上がる。したがって、感度はＶREF を小さくすることに
よって増すことができる。しかし、ＶREF を小さくする
と、回路の応答が遅くなり、これは多くの場合非実用的
である。
入力電圧ＶINは図２に示すように持続時間Ｔのランアッ
プ（RU）期間の間積分器102 の入力に印加されコンデン
サＣ1 に電荷が入力され蓄積される。さらに基準放電電
圧ＶREF がランダウン（RD）期間中に積分器の入力に印
加され基準電荷が入力される。RD期間はコンデンサＣ1
の蓄積電荷が完全に放電されたとき終了する。RD期間の
持続時間が測定され、入力電圧ＶINの値が次のように計
算される。 ＶIN＝t*（ＶREF ／Ｔ）。 ここに、＊は乗算記号である。積分型A/D 変換器は基本
的にはアナログ電圧を短期間に平均してデジタル値を提
供するために好まれる。実際に積分型A/D 変換器は期間
Ｔの間の雑音を打ち消すあるいは低減する。持続時間の
値ｔは通常RD期間中に（通常クロックに同期して）計数
を行うことによって測定される。ある一定のカウンタ速
度に対して、放電速度が低下するとA/D 変換器の感度が
上がる。したがって、感度はＶREF を小さくすることに
よって増すことができる。しかし、ＶREF を小さくする
と、回路の応答が遅くなり、これは多くの場合非実用的
である。
【０００４】また感度は一定のRU期間だけ積分器出力電
圧ＶINT の最大電圧Ｖm を増大させることによって増す
ことができる。Ｖm の増大は入力抵抗ＲINの値を小さく
してRU期間中の積分器出力電圧ＶINT の傾斜を増すこと
によって達成することができる。しかし、OP-AMP積分器
106 については、積分器出力電圧ＶINT はOP-AMP電源の
電圧限度に入っていなければならない。
圧ＶINT の最大電圧Ｖm を増大させることによって増す
ことができる。Ｖm の増大は入力抵抗ＲINの値を小さく
してRU期間中の積分器出力電圧ＶINT の傾斜を増すこと
によって達成することができる。しかし、OP-AMP積分器
106 については、積分器出力電圧ＶINT はOP-AMP電源の
電圧限度に入っていなければならない。
【０００５】図３に示すように、RU期間中にのこぎリ波
状応答を加えることによって電源電圧を越えることなく
RU期間中に大きな（急な）傾斜を設けることができる。
積分器出力電圧ＶINT の電圧Ｖ1 への接近が検出される
とき、常に基準電圧ＶREF （図示するような場合は負）
が持続時間ｔ1 の期間数回分入力電圧ＶINとともに積分
器106 に印加される。基準電圧ＶREF はＶINT により蓄
積された電荷をわずかに放電する作用をする。したがっ
て積分器出力ＶINT はかかる放電期間中ＶIN＋ＶREF に
比例する傾斜を有する。放電期間は積分器出力電圧ＶIN
T をＶ1 以下に維持するのに必要なだけ繰り返すことが
できる。ＶREF の総印加時間ｔ3 は持続時間ｔ1 の各放
電期間の和に等しく、これは未知の入力電圧ＶINの計算
に用いるよう測定される。図３に示すように、入力電圧
ＶINの大きさは次式により計算される。ここに、* は乗
算記号である。 ＶIN＝(t3 *VREF +t2 *VREF )/T
状応答を加えることによって電源電圧を越えることなく
RU期間中に大きな（急な）傾斜を設けることができる。
積分器出力電圧ＶINT の電圧Ｖ1 への接近が検出される
とき、常に基準電圧ＶREF （図示するような場合は負）
が持続時間ｔ1 の期間数回分入力電圧ＶINとともに積分
器106 に印加される。基準電圧ＶREF はＶINT により蓄
積された電荷をわずかに放電する作用をする。したがっ
て積分器出力ＶINT はかかる放電期間中ＶIN＋ＶREF に
比例する傾斜を有する。放電期間は積分器出力電圧ＶIN
T をＶ1 以下に維持するのに必要なだけ繰り返すことが
できる。ＶREF の総印加時間ｔ3 は持続時間ｔ1 の各放
電期間の和に等しく、これは未知の入力電圧ＶINの計算
に用いるよう測定される。図３に示すように、入力電圧
ＶINの大きさは次式により計算される。ここに、* は乗
算記号である。 ＶIN＝(t3 *VREF +t2 *VREF )/T
【０００６】図３に示す放電技術ではスイッチ時間の不
整合誤差に起因する乗算誤差が発生する。スイッチ時間
不整合誤差については図４を参照して説明する。図４に
は典型的なスイッチ、たとえば基準電圧ＶREF をA/D 変
換器に選択的に結合するのに用いられるスイッチ112 の
スイッチング特性を示す。時刻ｔ1 にオンされ、時刻ｔ
2 にオフされるスイッチの理想的なスイッチング曲線を
図４の点線による曲線で示す。実線の曲線は実際のスイ
ッチ応答を示す。ターンオン特性とターンオフ特性は通
常対称ではないため、基準電圧ＶREF *(t 2 -t1 ) に比
例する総理想電荷移動と実際の電荷移動に等しくない。
スイッチング時間の不整合のため、スイッチは次のスイ
ッチング不整合時間Δt （Δt は正負のいずれもありう
る）の間開放したままでありそれによってＶREF *(t 2
-t1 - Δt)に比例する電荷が移動する。図３に示すよう
な、スイッチ起動の回数が入力電圧ＶINの大きさに比例
するスイッチング法では、かかるスイッチング時間の不
整合によってn*Δt に比例するA/D 変換器誤差が発生す
る。整数ｎは入力電圧ＶINが大きくなるにつれて増大
し、入力電圧ＶINの粗評価を表す整数の値を有する階段
関数である。スイッチング時間の不整合誤差によってこ
のＶINの粗評価に乗算誤差が発生する。
整合誤差に起因する乗算誤差が発生する。スイッチ時間
不整合誤差については図４を参照して説明する。図４に
は典型的なスイッチ、たとえば基準電圧ＶREF をA/D 変
換器に選択的に結合するのに用いられるスイッチ112 の
スイッチング特性を示す。時刻ｔ1 にオンされ、時刻ｔ
2 にオフされるスイッチの理想的なスイッチング曲線を
図４の点線による曲線で示す。実線の曲線は実際のスイ
ッチ応答を示す。ターンオン特性とターンオフ特性は通
常対称ではないため、基準電圧ＶREF *(t 2 -t1 ) に比
例する総理想電荷移動と実際の電荷移動に等しくない。
スイッチング時間の不整合のため、スイッチは次のスイ
ッチング不整合時間Δt （Δt は正負のいずれもありう
る）の間開放したままでありそれによってＶREF *(t 2
-t1 - Δt)に比例する電荷が移動する。図３に示すよう
な、スイッチ起動の回数が入力電圧ＶINの大きさに比例
するスイッチング法では、かかるスイッチング時間の不
整合によってn*Δt に比例するA/D 変換器誤差が発生す
る。整数ｎは入力電圧ＶINが大きくなるにつれて増大
し、入力電圧ＶINの粗評価を表す整数の値を有する階段
関数である。スイッチング時間の不整合誤差によってこ
のＶINの粗評価に乗算誤差が発生する。
【０００７】この誤差を修正するため、A/D 変換器には
デジタル値の出力を行う前に測定値を調整するための計
数逓減率を必要とする。かかる調整にはこの計数逓減率
を設定するための既知の基準電圧の測定が必要であり、
それに続く測定にはこの計数逓減率の粗評価の乗算が必
要である。減算は乗算より簡単かつ高速に実行できるた
め、スイッチ時間不整合計数逓減誤差を減算によって排
除することのできるオフセット誤差に変換することが有
効である。 ここで参照するRessmeyer の米国特許4、35
7、600 号には入力電圧のデジタル表示を発生するための
多重斜A/D 変換器を開示している。図５はRessmeyer の
特許の実施例の概略を示す。Ressmeyerの実施例では、
積分器出力電圧ＶINT を積分器電源電圧（正および負）
の限度の等の特定の電圧範囲内に維持するために正と負
の基準電圧ＶREF を選択的に印加している。
デジタル値の出力を行う前に測定値を調整するための計
数逓減率を必要とする。かかる調整にはこの計数逓減率
を設定するための既知の基準電圧の測定が必要であり、
それに続く測定にはこの計数逓減率の粗評価の乗算が必
要である。減算は乗算より簡単かつ高速に実行できるた
め、スイッチ時間不整合計数逓減誤差を減算によって排
除することのできるオフセット誤差に変換することが有
効である。 ここで参照するRessmeyer の米国特許4、35
7、600 号には入力電圧のデジタル表示を発生するための
多重斜A/D 変換器を開示している。図５はRessmeyer の
特許の実施例の概略を示す。Ressmeyerの実施例では、
積分器出力電圧ＶINT を積分器電源電圧（正および負）
の限度の等の特定の電圧範囲内に維持するために正と負
の基準電圧ＶREF を選択的に印加している。
【０００８】図５に示すように、正の基準電圧＋ＶREF
がA/D 変換器に連続的に供給され、負の基準電圧−ＶRE
F がスイッチＡおよびＢの状態にしたがって供給され
る。入力電圧ＶINはそのまま積分器106 に通すか、ある
いは正の基準電圧＋ＶREF または負の基準電圧−ＶREF
によって操作することができる。すなわち図５に示すよ
うにスイッチＡが負の基準電圧−ＶREF をA/D 変換器に
接続し( “1") 、スイッチＢが負の基準電圧−ＶREF を
遮断する( “0") ことよって、入力電圧ＶINがほとんど
そのままで積分器106 に入る。つまり、電流Ｉ2 が電流
Ｉ1 を打ち消し、電流Ｉ3 はほぼ０に等しい。同じ回路
のシナリオはスイッチＡが０、スイッチＢが１であると
きも継続する。さらに、正の基準電圧＋ＶREF を印加す
るために、スイッチＡとＢの両方が０に設定される。最
後に、入力電圧ＶINを負の基準電圧−ＶREF を印加する
ために、スイッチＡとＢの両方が１に設定される。
がA/D 変換器に連続的に供給され、負の基準電圧−ＶRE
F がスイッチＡおよびＢの状態にしたがって供給され
る。入力電圧ＶINはそのまま積分器106 に通すか、ある
いは正の基準電圧＋ＶREF または負の基準電圧−ＶREF
によって操作することができる。すなわち図５に示すよ
うにスイッチＡが負の基準電圧−ＶREF をA/D 変換器に
接続し( “1") 、スイッチＢが負の基準電圧−ＶREF を
遮断する( “0") ことよって、入力電圧ＶINがほとんど
そのままで積分器106 に入る。つまり、電流Ｉ2 が電流
Ｉ1 を打ち消し、電流Ｉ3 はほぼ０に等しい。同じ回路
のシナリオはスイッチＡが０、スイッチＢが１であると
きも継続する。さらに、正の基準電圧＋ＶREF を印加す
るために、スイッチＡとＢの両方が０に設定される。最
後に、入力電圧ＶINを負の基準電圧−ＶREF を印加する
ために、スイッチＡとＢの両方が１に設定される。
【０００９】Ressmeyer の特許では４ステップからなる
パターンを開示しており、このパターンは積分型A/D 変
換器のRU期間中必要な回数だけ繰り返される。この４ス
テップのパターンは次の表Ａに示す。表Ａに示すよう
に、第１のステップは入力電圧をそのまま積分器106 に
入れることである。上述の状態は積分器出力電圧ＶINT
にかかわらずスイッチＡおよびＢによって強制される。
第２ステップでは正の基準電圧＋ＶREF あるいは負の基
準電圧−ＶREF のいずれかを入力電圧に印加する。第２
ステップは比較器108 によって駆動あるいは強制され
る。基本的には、積分器出力電圧ＶINT が正の電圧であ
る場合、比較器108 が制御論理に負の基準電圧−ＶREF
を印加させる。逆に積分器出力電圧ＶINT が負である場
合、比較器108 が制御論理に正の基準電圧＋ＶREF を印
加させる。
パターンを開示しており、このパターンは積分型A/D 変
換器のRU期間中必要な回数だけ繰り返される。この４ス
テップのパターンは次の表Ａに示す。表Ａに示すよう
に、第１のステップは入力電圧をそのまま積分器106 に
入れることである。上述の状態は積分器出力電圧ＶINT
にかかわらずスイッチＡおよびＢによって強制される。
第２ステップでは正の基準電圧＋ＶREF あるいは負の基
準電圧−ＶREF のいずれかを入力電圧に印加する。第２
ステップは比較器108 によって駆動あるいは強制され
る。基本的には、積分器出力電圧ＶINT が正の電圧であ
る場合、比較器108 が制御論理に負の基準電圧−ＶREF
を印加させる。逆に積分器出力電圧ＶINT が負である場
合、比較器108 が制御論理に正の基準電圧＋ＶREF を印
加させる。
【００１０】
【表１】
【００１１】表１に示すように、ステップ３において、
再び入力電圧ＶINがそのまま積分器106 に入れられる。
このステップは積分器出力電圧ＶINT にかかわりなく制
御論理によって強制される。最後に、この４ステップパ
ターンのステップ４において入力電圧ＶINは、積分器出
力電圧ＶINT に応じて正の基準電圧＋ＶREF あるいは負
の基準電圧−ＶREF のいずれかによって強制される。つ
まり、この第４のステップは第２のステップと同様に比
較器108 によって強制される。
再び入力電圧ＶINがそのまま積分器106 に入れられる。
このステップは積分器出力電圧ＶINT にかかわりなく制
御論理によって強制される。最後に、この４ステップパ
ターンのステップ４において入力電圧ＶINは、積分器出
力電圧ＶINT に応じて正の基準電圧＋ＶREF あるいは負
の基準電圧−ＶREF のいずれかによって強制される。つ
まり、この第４のステップは第２のステップと同様に比
較器108 によって強制される。
【００１２】米国特許4,357,600 号に開示する４ステッ
プパターンには利点がある。このパターンの繰り返しは
任意の入力電圧ＶINを積分器106 の動作電圧等の所望の
電圧限度に制限するのに用いることができる。さらに、
このパターンによれば基準電圧−ＶREF に関連するスイ
ッチング誤差は積分器106 の利得に対する効果ではなく
積分器106 の残留偏差となる。より詳細には、スイッチ
ＡおよびＢのスイッチング遷移を考えれば、４ステップ
パターンの各シーケンスについて、スイッチＡおよびＢ
はそれぞれ負の基準電圧−ＶREF を接続し( “1") 、次
に遮断する( “0") 。このように、立ち上がり遷移と立
ち下がり遷移がそれぞれのスイッチによって導入され
る。したがって、前述の遷移はわずかな残留偏差を残し
ながら互いに打ち消しあう。正の基準電圧＋ＶREF がす
でに積分器106 の残留偏差の一部であることに注意しな
ければならない。それはこれが全くスイッチングされな
いためである。
プパターンには利点がある。このパターンの繰り返しは
任意の入力電圧ＶINを積分器106 の動作電圧等の所望の
電圧限度に制限するのに用いることができる。さらに、
このパターンによれば基準電圧−ＶREF に関連するスイ
ッチング誤差は積分器106 の利得に対する効果ではなく
積分器106 の残留偏差となる。より詳細には、スイッチ
ＡおよびＢのスイッチング遷移を考えれば、４ステップ
パターンの各シーケンスについて、スイッチＡおよびＢ
はそれぞれ負の基準電圧−ＶREF を接続し( “1") 、次
に遮断する( “0") 。このように、立ち上がり遷移と立
ち下がり遷移がそれぞれのスイッチによって導入され
る。したがって、前述の遷移はわずかな残留偏差を残し
ながら互いに打ち消しあう。正の基準電圧＋ＶREF がす
でに積分器106 の残留偏差の一部であることに注意しな
ければならない。それはこれが全くスイッチングされな
いためである。
【００１３】またここで参照したDesJardin の米国特許
4、951、053 号にも注意を要する。DesJardin の特許は米
国特許4、357、600 号に開示する４ステップパターンを利
用するための改良された積分型A/D 変換器について述べ
ている。基本的には、この改良された回路はスイッチＡ
およびＢによって発生した熱効果を低減することを可能
とする。また、この改良された回路は電圧ではなく電流
をスイッチングすることによって基準電圧を安定させ
る。
4、951、053 号にも注意を要する。DesJardin の特許は米
国特許4、357、600 号に開示する４ステップパターンを利
用するための改良された積分型A/D 変換器について述べ
ている。基本的には、この改良された回路はスイッチＡ
およびＢによって発生した熱効果を低減することを可能
とする。また、この改良された回路は電圧ではなく電流
をスイッチングすることによって基準電圧を安定させ
る。
【００１４】
【発明の目的】本発明の目的は積分型A/D 変換器におい
て、新規な積分ステップにより、乗算誤差を軽減し連続
変換を可能とする簡単な構成により、従来技術の欠点を
解消することである。
て、新規な積分ステップにより、乗算誤差を軽減し連続
変換を可能とする簡単な構成により、従来技術の欠点を
解消することである。
【００１５】
【発明の概要】この発明は、積分型A/D 変換器のランア
ップ（RU）期間を制御するための方法と装置である。こ
のA/D 変換器はアナログ入力電圧を基本的にはアナログ
入力電圧をデジタル化したものである積分器カウントに
変換する。A/D 変換器は（演算増幅器と並列のコンデン
サ等の）積分器、電圧の極性変化を判定するためのこの
積分器に接続された比較器、この比較器の出力を監視す
るための制御論理、および制御論理による制御によって
アナログ入力電圧とともに入力することのできる正およ
び負の基準電圧ＶREF を有する。本発明の説明は便宜上
アナログ入力電圧、正および負の基準電圧を積分される
変量としているが、それら電圧を電流に変換して積分さ
れる変量としたり，電流の単位時間積分値である電荷を
積分される変量としうることは勿論正しい。
ップ（RU）期間を制御するための方法と装置である。こ
のA/D 変換器はアナログ入力電圧を基本的にはアナログ
入力電圧をデジタル化したものである積分器カウントに
変換する。A/D 変換器は（演算増幅器と並列のコンデン
サ等の）積分器、電圧の極性変化を判定するためのこの
積分器に接続された比較器、この比較器の出力を監視す
るための制御論理、および制御論理による制御によって
アナログ入力電圧とともに入力することのできる正およ
び負の基準電圧ＶREF を有する。本発明の説明は便宜上
アナログ入力電圧、正および負の基準電圧を積分される
変量としているが、それら電圧を電流に変換して積分さ
れる変量としたり，電流の単位時間積分値である電荷を
積分される変量としうることは勿論正しい。
【００１６】この発明は積分型A/D 変換器のRU期間中必
要な回数だけ繰り返されそれによって積分器の出力を所
望の電圧範囲内に維持しながら入力電圧を正確にデジタ
ル化する４ステップパターンを提案するものである。第
１のステップは正の基準電圧＋ＶREF を積分器に接続す
ることである。第２のステップは正の基準電圧＋ＶREF
の積分器への印加を継続するか、それとも負の基準電圧
−ＶREF に変更するかどうかを決定することである。前
述の決定は印加される基準電圧が積分器出力がたとえば
積分器の動作電圧限度といった電圧範囲内に制限するよ
うに行われる。第３のステップは負の基準電圧−ＶREF
を積分器に接続するか、あるいは積分器106 への負の基
準電圧−ＶREF の印加を継続することである。第４のス
テップは負の基準電圧−ＶREF の印加を継続するか正の
基準電圧＋ＶREF に再度切り換えるかどうかを決定する
ことである。上述の決定は基準電圧によって比較器出力
が指定された電圧範囲内に制限されたままになるように
行われる。
要な回数だけ繰り返されそれによって積分器の出力を所
望の電圧範囲内に維持しながら入力電圧を正確にデジタ
ル化する４ステップパターンを提案するものである。第
１のステップは正の基準電圧＋ＶREF を積分器に接続す
ることである。第２のステップは正の基準電圧＋ＶREF
の積分器への印加を継続するか、それとも負の基準電圧
−ＶREF に変更するかどうかを決定することである。前
述の決定は印加される基準電圧が積分器出力がたとえば
積分器の動作電圧限度といった電圧範囲内に制限するよ
うに行われる。第３のステップは負の基準電圧−ＶREF
を積分器に接続するか、あるいは積分器106 への負の基
準電圧−ＶREF の印加を継続することである。第４のス
テップは負の基準電圧−ＶREF の印加を継続するか正の
基準電圧＋ＶREF に再度切り換えるかどうかを決定する
ことである。上述の決定は基準電圧によって比較器出力
が指定された電圧範囲内に制限されたままになるように
行われる。
【００１７】
【実施例の説明】図７について説明すると、この発明は
積分型A/D 変換器のランアップ（RU）期間の制御を可能
とする。積分型A/D 変換器のRU期間は電圧入力ＶINがA/
D 変換器に接続される時間である。図７に示すように電
圧入力ＶINは正の基準電圧＋ＶREF または負の基準電圧
−ＶREF のいずれかとともに積分型A/D 変換器に入力さ
れる。電圧入力ＶINは連続的に印加することができるこ
とに注意しなければならない。さらに、この基準信号は
電圧源や電流源といった多数の従来の手段のいずれでも
よい。
積分型A/D 変換器のランアップ（RU）期間の制御を可能
とする。積分型A/D 変換器のRU期間は電圧入力ＶINがA/
D 変換器に接続される時間である。図７に示すように電
圧入力ＶINは正の基準電圧＋ＶREF または負の基準電圧
−ＶREF のいずれかとともに積分型A/D 変換器に入力さ
れる。電圧入力ＶINは連続的に印加することができるこ
とに注意しなければならない。さらに、この基準信号は
電圧源や電流源といった多数の従来の手段のいずれでも
よい。
【００１８】上述の入力された電圧は積分器106 によっ
て処理される。この実施例では積分器106 は演算増幅器
（OP-AMP）102 とコンデンサＣ1 からなる。これ以外の
積分器106 の構成も可能である。積分器出力電圧ＶINT
は比較器108 に供給される。比較器108 は積分器出力電
圧ＶINT を比較器基準電圧、たとえばこの実施例ではア
ースと比較する。比較器出力電圧ＶC は制御論理110 に
よって監視される。さらに、制御論理110 は正の基準電
圧＋ＶREF あるいは負の基準電圧−ＶREF のいずれかを
積分型A/D 変換器に交互に接続するためのスイッチＡを
制御する。制御論理110 はさらに図示するようにライン
114 上に入力電圧ＶINのデジタル化した表現（近似）で
ある積分器カウントを提供する。図７に示す回路はさま
ざまな態様で実施でき、後述の図10および図11にそのう
ちの二つを示す。
て処理される。この実施例では積分器106 は演算増幅器
（OP-AMP）102 とコンデンサＣ1 からなる。これ以外の
積分器106 の構成も可能である。積分器出力電圧ＶINT
は比較器108 に供給される。比較器108 は積分器出力電
圧ＶINT を比較器基準電圧、たとえばこの実施例ではア
ースと比較する。比較器出力電圧ＶC は制御論理110 に
よって監視される。さらに、制御論理110 は正の基準電
圧＋ＶREF あるいは負の基準電圧−ＶREF のいずれかを
積分型A/D 変換器に交互に接続するためのスイッチＡを
制御する。制御論理110 はさらに図示するようにライン
114 上に入力電圧ＶINのデジタル化した表現（近似）で
ある積分器カウントを提供する。図７に示す回路はさま
ざまな態様で実施でき、後述の図10および図11にそのう
ちの二つを示す。
【００１９】この発明では図７に示すA/D 変換器を次の
表２に示す４ステップのパターンにしたがって動作させ
る。この４ステップパターンは積分器出力電圧ＶINT を
任意のあらかじめ選択された範囲、たとえばOP-AMP102
の電圧限度内に維持するために積分型A/D 変換器のラン
アップ期間中必要なだけ繰り返すことができる。図８は
この発明のスイッチされた状態とパターン状態を示す。
基本的には、図８は上記の表２をグラフにしたものであ
り、この発明の４ステップパターンの理解を助けるため
に示すものである。表２と図８から、４ステップパター
ンの各サイクルにつき二つの決定だけが行われることが
わかる。
表２に示す４ステップのパターンにしたがって動作させ
る。この４ステップパターンは積分器出力電圧ＶINT を
任意のあらかじめ選択された範囲、たとえばOP-AMP102
の電圧限度内に維持するために積分型A/D 変換器のラン
アップ期間中必要なだけ繰り返すことができる。図８は
この発明のスイッチされた状態とパターン状態を示す。
基本的には、図８は上記の表２をグラフにしたものであ
り、この発明の４ステップパターンの理解を助けるため
に示すものである。表２と図８から、４ステップパター
ンの各サイクルにつき二つの決定だけが行われることが
わかる。
【００２０】
【表２】
【００２１】ステップ１は図７に示すように正の基準電
圧＋ＶREF を積分器106 に接続することである。つま
り、スイッチＡは制御論理110 によって正の基準電圧＋
ＶREFをA/D 変換器に印加するように強制される。
圧＋ＶREF を積分器106 に接続することである。つま
り、スイッチＡは制御論理110 によって正の基準電圧＋
ＶREFをA/D 変換器に印加するように強制される。
【００２２】ステップ２において、積分器106 への正の
基準電圧＋ＶREF の印加を継続するか、それとも負の基
準電圧−ＶREF に切り換える（＋ＶREF の印加を終わ
り、−ＶREF を印加する）かの決定がなされなければな
らない。切り換えが必要な場合、これはトグルスイッチ
Ａで行われる。この決定は積分器出力電圧ＶINT の極性
に基づく。積分器出力電圧ＶINT が負である場合、比較
器108 はこの状態を制御論理110 に示す。制御論理110
がこの状態を認識すると、制御論理110 はスイッチＡに
正の基準電圧＋ＶREF のかわりに負の基準電圧−ＶREF
の印加を行わせる。しかし、比較器108 の判定した積分
器出力電圧ＶINT が正である場合、制御論理110 はスイ
ッチＡに正の基準電圧＋ＶREF への接続を継続させる。
基準電圧＋ＶREF の印加を継続するか、それとも負の基
準電圧−ＶREF に切り換える（＋ＶREF の印加を終わ
り、−ＶREF を印加する）かの決定がなされなければな
らない。切り換えが必要な場合、これはトグルスイッチ
Ａで行われる。この決定は積分器出力電圧ＶINT の極性
に基づく。積分器出力電圧ＶINT が負である場合、比較
器108 はこの状態を制御論理110 に示す。制御論理110
がこの状態を認識すると、制御論理110 はスイッチＡに
正の基準電圧＋ＶREF のかわりに負の基準電圧−ＶREF
の印加を行わせる。しかし、比較器108 の判定した積分
器出力電圧ＶINT が正である場合、制御論理110 はスイ
ッチＡに正の基準電圧＋ＶREF への接続を継続させる。
【００２３】この発明のステップ３はステップ１と同様
のスイッチ状態強制状態である。負の基準電圧−ＶREF
が制御論理110 によって積分器106 に接続されるか、あ
るいはその印加が継続される。この第３のステップは比
較器108 の出力電圧ＶC にかかわりなく論理ブロック11
0 によって強制される。
のスイッチ状態強制状態である。負の基準電圧−ＶREF
が制御論理110 によって積分器106 に接続されるか、あ
るいはその印加が継続される。この第３のステップは比
較器108 の出力電圧ＶC にかかわりなく論理ブロック11
0 によって強制される。
【００２４】この発明のステップ４では、負の基準電圧
−ＶREF の印加を継続するか、それとも正の基準電圧＋
ＶREF に戻すかの決定が行われる。この決定は積分器出
力電圧ＶINT の極性に基づく。比較器108 の判定した積
分器出力電圧ＶINT が負である場合、制御論理110 はス
イッチＡに負の基準電圧−ＶREF を維持させる。しか
し、比較器108 の判定した積分器出力電圧ＶINT が正で
ある場合、制御論理110は積分器106 に正の基準電圧＋
ＶREF を印加するようにスイッチＡをトグルする。
−ＶREF の印加を継続するか、それとも正の基準電圧＋
ＶREF に戻すかの決定が行われる。この決定は積分器出
力電圧ＶINT の極性に基づく。比較器108 の判定した積
分器出力電圧ＶINT が負である場合、制御論理110 はス
イッチＡに負の基準電圧−ＶREF を維持させる。しか
し、比較器108 の判定した積分器出力電圧ＶINT が正で
ある場合、制御論理110は積分器106 に正の基準電圧＋
ＶREF を印加するようにスイッチＡをトグルする。
【００２５】上述の四つのステップのそれぞれの持続時
間はA/D 変換器の仕様に応じて同じであったり異なって
いたりすることに注意しなければならない。図９Ａから
図９Ｄはこの発明にしたがった、図７の各種の信号の応
答を示す。図９Ａから図９Ｄに示す信号は積分器出力電
圧ＶINT 、比較器出力電圧ＶC 、および印加された基準
電圧（＋ＶREF 、−ＶREF ）である。図９Ａおよび図９
Ｂに示す波形は第２のステップと第４のステップで接続
された基準電圧が反対であるときに発生する。図９Ｃに
示す波形は第２ステップと第４ステップの両方で正の基
準電圧＋ＶREF が選択されたとき発生する。最後に、図
９Ｄに示す波形は、この新規の４ステップパターンの第
２ステップと第４ステップの両方で負の基準電圧−ＶRE
F が選択されたとき発生する。
間はA/D 変換器の仕様に応じて同じであったり異なって
いたりすることに注意しなければならない。図９Ａから
図９Ｄはこの発明にしたがった、図７の各種の信号の応
答を示す。図９Ａから図９Ｄに示す信号は積分器出力電
圧ＶINT 、比較器出力電圧ＶC 、および印加された基準
電圧（＋ＶREF 、−ＶREF ）である。図９Ａおよび図９
Ｂに示す波形は第２のステップと第４のステップで接続
された基準電圧が反対であるときに発生する。図９Ｃに
示す波形は第２ステップと第４ステップの両方で正の基
準電圧＋ＶREF が選択されたとき発生する。最後に、図
９Ｄに示す波形は、この新規の４ステップパターンの第
２ステップと第４ステップの両方で負の基準電圧−ＶRE
F が選択されたとき発生する。
【００２６】図10は図７に示すA/D 変換器の具体的な実
施例を示す。この発明の４ステップパターンは図10にお
いて簡単に達成することができる。図示するように、ス
イッチＡとスイッチＡ（Ａではない）は、それぞれ正の
基準電圧＋ＶREF と負の基準電圧−ＶREF を印加するた
めに制御論理110 によって制御される。したがって、正
の基準電圧＋ＶREF と負の基準電圧−ＶREF は交互に印
加される。さらに、抵抗Ｒ1 の大きさは抵抗Ｒ2 の大き
さにほぼ等しい。図10に示す具体的実施態様にはいくつ
かの利点がある。まず、抵抗Ｒ1 、Ｒ2にはスイッチの
状態にかかわりなく連続的に電流が流れるため熱による
いかなる悪影響も排除される。つまり、入力信号にかか
わりなく電力は一定である。さらに、前述したように抵
抗Ｒ1 、Ｒ2 にはスイッチの状態にかかわりなく連続的
に電流が流れるため、正および負に基準電圧ＶREF が安
定する。つまり、電圧ではなく電流がスイッチングされ
る。
施例を示す。この発明の４ステップパターンは図10にお
いて簡単に達成することができる。図示するように、ス
イッチＡとスイッチＡ（Ａではない）は、それぞれ正の
基準電圧＋ＶREF と負の基準電圧−ＶREF を印加するた
めに制御論理110 によって制御される。したがって、正
の基準電圧＋ＶREF と負の基準電圧−ＶREF は交互に印
加される。さらに、抵抗Ｒ1 の大きさは抵抗Ｒ2 の大き
さにほぼ等しい。図10に示す具体的実施態様にはいくつ
かの利点がある。まず、抵抗Ｒ1 、Ｒ2にはスイッチの
状態にかかわりなく連続的に電流が流れるため熱による
いかなる悪影響も排除される。つまり、入力信号にかか
わりなく電力は一定である。さらに、前述したように抵
抗Ｒ1 、Ｒ2 にはスイッチの状態にかかわりなく連続的
に電流が流れるため、正および負に基準電圧ＶREF が安
定する。つまり、電圧ではなく電流がスイッチングされ
る。
【００２７】図11には図７に示すA/D 変換器の別の実施
態様を示す。図11に示すように、正の基準電圧＋ＶREF
が連続的に積分器106 に印加され、負の基準電圧−ＶRE
F はスイッチＡを介して選択的に印加される。抵抗Ｒ2
の大きさは抵抗Ｒ1 の大きさの半分（50％）である。し
たがって、スイッチＡが図示するように負の基準電圧−
ＶREF に接続される( “1") とき、電流Ｉ2 =2*I1 であ
る。この場合、＋ＶREF ではなく負の基準電圧−ＶREF
が入力電圧ＶINとともに積分器106 に印加される。逆
に、スイッチＡが接地されている( “0") とき、−ＶRE
F ではなく正の基準電圧＋ＶREF が入力電圧ＶINととも
に積分器106 に印加される。図11に示す実施態様にはい
くつかの利点がある。スイッチＡを制御し作動させるの
に制御論理110 から発生すべき論理信号は一つだけでよ
い。さらに、基準電圧のうち一つだけがスイッチングさ
れ、積分器106 の利得に作用することができる。最後
に、一般に、図11の実施態様には最小限のハードウエア
しか必要としない。この発明を実施するのに、一つのス
イッチ、二つの抵抗、および小規模の制御論理しか必要
としない。
態様を示す。図11に示すように、正の基準電圧＋ＶREF
が連続的に積分器106 に印加され、負の基準電圧−ＶRE
F はスイッチＡを介して選択的に印加される。抵抗Ｒ2
の大きさは抵抗Ｒ1 の大きさの半分（50％）である。し
たがって、スイッチＡが図示するように負の基準電圧−
ＶREF に接続される( “1") とき、電流Ｉ2 =2*I1 であ
る。この場合、＋ＶREF ではなく負の基準電圧−ＶREF
が入力電圧ＶINとともに積分器106 に印加される。逆
に、スイッチＡが接地されている( “0") とき、−ＶRE
F ではなく正の基準電圧＋ＶREF が入力電圧ＶINととも
に積分器106 に印加される。図11に示す実施態様にはい
くつかの利点がある。スイッチＡを制御し作動させるの
に制御論理110 から発生すべき論理信号は一つだけでよ
い。さらに、基準電圧のうち一つだけがスイッチングさ
れ、積分器106 の利得に作用することができる。最後
に、一般に、図11の実施態様には最小限のハードウエア
しか必要としない。この発明を実施するのに、一つのス
イッチ、二つの抵抗、および小規模の制御論理しか必要
としない。
【００２８】以上のこの発明の実施例の説明は例示と説
明のために行ったものである。以上開示した形態はこの
発明を網羅したものでも、またこの発明を限定するもの
でもなく、以上の内容に照らしてさまざまな変更態様が
可能であることは明らかである。ここに選択し説明した
特定の実施例はこの発明の原理とその実際の適用につい
て当業者にわかりやすく説明し、それによって当業者が
実際の用途に適した種々の実施態様、変更態様でこの発
明を最適に利用しうるようにするためのものである。
明のために行ったものである。以上開示した形態はこの
発明を網羅したものでも、またこの発明を限定するもの
でもなく、以上の内容に照らしてさまざまな変更態様が
可能であることは明らかである。ここに選択し説明した
特定の実施例はこの発明の原理とその実際の適用につい
て当業者にわかりやすく説明し、それによって当業者が
実際の用途に適した種々の実施態様、変更態様でこの発
明を最適に利用しうるようにするためのものである。
【００２９】
【発明の効果】この発明は上述したように従来技術の欠
点を克服し、次のような特徴と利点を提供する。まず、
この発明は積分型A/D 変換器のランアップ（RU）期間の
効率的かつ確実な制御を可能にする。この制御を行う結
果入力電圧をA/D 変換器の動作電圧範囲を越えることな
く高い分解能でデジタル化することができる。第２に、
この発明ではRU期間はたとえば従来周知であるシグマ・
デルタA/D 変換器の場合のように連続的なものにするこ
とができる。 第３に、この発明の方法を実施するため
に必要な論理回路の量は従来例よりはるかに少ない。
第４に、この発明では電圧入力の値にかかわらず正およ
び負の基準電圧ＶREF の間に一定数の遷移を発生させ
る。したがって、遷移によって発生したあらゆる誤差は
すべての入力値に対して同じである。つまり、基準電圧
スイッチ誤差はA/D 変換器の利得の要素ではなく残留偏
差である。第５に、この発明を実施するためのアナログ
ハードウエアは簡単で安価である。
点を克服し、次のような特徴と利点を提供する。まず、
この発明は積分型A/D 変換器のランアップ（RU）期間の
効率的かつ確実な制御を可能にする。この制御を行う結
果入力電圧をA/D 変換器の動作電圧範囲を越えることな
く高い分解能でデジタル化することができる。第２に、
この発明ではRU期間はたとえば従来周知であるシグマ・
デルタA/D 変換器の場合のように連続的なものにするこ
とができる。 第３に、この発明の方法を実施するため
に必要な論理回路の量は従来例よりはるかに少ない。
第４に、この発明では電圧入力の値にかかわらず正およ
び負の基準電圧ＶREF の間に一定数の遷移を発生させ
る。したがって、遷移によって発生したあらゆる誤差は
すべての入力値に対して同じである。つまり、基準電圧
スイッチ誤差はA/D 変換器の利得の要素ではなく残留偏
差である。第５に、この発明を実施するためのアナログ
ハードウエアは簡単で安価である。
【図１】従来技術の積分型Ａ／Ｄ変換器のブロック図で
ある。
ある。
【図２】従来技術の二重傾斜積分型Ａ／Ｄ変換器の積分
器出力電圧の時間変化を表すグラフである。
器出力電圧の時間変化を表すグラフである。
【図３】従来技術の二重傾斜積分型Ａ／Ｄ変換器を変形
した従来技術の積分型Ａ／Ｄ変換器の積分器出力電圧の
時間変化を表すグラフである。
した従来技術の積分型Ａ／Ｄ変換器の積分器出力電圧の
時間変化を表すグラフである。
【図４】図１のスイッチ等の典型的スイッチの応答特性
を説明するための、積分器へ印加される電流の時間変化
を表すグラフである。
を説明するための、積分器へ印加される電流の時間変化
を表すグラフである。
【図５】制御スイッチＡ、Ｂにより正の基準電圧印加、
負の基準電圧印加、基準電圧無印加の状態をとる積分型
Ａ／Ｄ変換器のブロック図である。
負の基準電圧印加、基準電圧無印加の状態をとる積分型
Ａ／Ｄ変換器のブロック図である。
【図６】図５のスイッチの状態をパターン状態にたいし
て表した図である。
て表した図である。
【図７】本発明の一実施例の積分型Ａ／Ｄ変換器のブロ
ック図である。
ック図である。
【図８】本発明の一実施例の積分型Ａ／Ｄ変換器のスイ
ッチの状態をパターン状態にたいして表した図である。
ッチの状態をパターン状態にたいして表した図である。
【図９Ａ】本発明の一実施例の積分型Ａ／Ｄ変換器の各
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
【図９Ｂ】本発明の一実施例の積分型Ａ／Ｄ変換器の各
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
【図９Ｃ】本発明の一実施例の積分型Ａ／Ｄ変換器の各
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
【図９Ｄ】本発明の一実施例の積分型Ａ／Ｄ変換器の各
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
ステップにおける積分器出力電圧、比較器出力電圧及び
基準電圧の時間変化を表すグラフである。
【図１０】本発明の別の実施例の積分型Ａ／Ｄ変換器の
ブロック図である。
ブロック図である。
【図１１】本発明のさらに別の実施例の積分型Ａ／Ｄ変
換器のブロック図である。
換器のブロック図である。
フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭57−49866（ＪＰ，Ａ) 特開 昭59−212022（ＪＰ，Ａ) 特開 昭60−206326（ＪＰ，Ａ) 特開 昭61−81029（ＪＰ，Ａ) 米国特許4357600（ＵＳ，Ａ)
Claims (8)
- 【請求項１】積分器を利用したＡ／Ｄ変換器において、
前記積分器のラン・アップ期間を制御する方法であっ
て、 （ａ）アナログ信号を前記積分器に入力するステップ
と、 （ｂ）前記積分器内に蓄積された電荷に関わりなく前記
積分器に正の基準電荷を入力するステップと、 （ｃ）前記積分器内に蓄積された電荷が負の時は前記積
分器に前記正の基準電荷を入力し続け、前記積分器内に
蓄積された電荷が正の時は前記正の基準電荷の入力を終
了して負の基準電荷を前記積分器に入力するステップ
と、 （ｄ）前記積分器内に蓄積された電荷に関わりなく前記
積分器に前記負の基準電荷を入力するステップと （ｅ）前記積分器内に蓄積された電荷が正の時は前記積
分器に前記負の基準電荷を入力し続け、前記積分器内に
蓄積された電荷が負の時は前記負の基準電圧の入力を終
了して前記正の基準電荷を前記積分器に入力するステッ
プとを設けて成る方法。 - 【請求項２】前記ステップ（ｂ）の後に、（ｂ’）前記
積分器内に蓄積された電荷の極性を測定するステップ
と、 前記ステップ（ｄ）の後に、（ｄ’）前記積分器内に蓄
積された電荷の極性を測定するステップとを設けたこと
を特徴とする、請求項１に記載の方法。 - 【請求項３】前記各ステップにおける正負の電荷の生成
は、電流源によるものであることを特徴とする、請求項
１または請求項２に記載の方法。 - 【請求項４】前記積分器の出力電圧を所定の電圧レンジ
内に維持するために、前記積分器のラン・アップ期間
中、前記ステップ（ｂ）〜（ｅ）を繰り返すことを特徴
とする、請求項１乃至請求項３のいずれか一項に記載の
方法。 - 【請求項５】前記ステップ（ｂ）〜（ｅ）において、異
なった演算時間期間を有することを特徴とする、請求項
１乃至請求項４のいずれか一項に記載の方法。 - 【請求項６】前記ステップ（ａ）は他のステップが実行
される時も継続的に実行されることを特徴とする、請求
項１乃至請求項５のいずれか一項に記載の方法。 - 【請求項７】積分器を利用したＡ／Ｄ変換器における前
記積分器のラン・アップ期間を制御するシステムであっ
て、 （１）出力端子と、制御を受けて選択された正の基準電
圧と負の基準電圧のうちの一方とアナログ入力電圧とを
入力する入力端子を備えた積分器と、 （２）前記積分器内に蓄積された電荷の極性を測定する
ために、前記積分器の前記出力端子に接続された入力端
子を備えた比較器と、 （３）前記比較器の出力を監視して前記基準電圧の正負
を切り換えるための制御論理手段であって、前記Ａ／Ｄ
変換器のラン・アップ期間中に以下の（ａ）〜（ｅ）の
手順で前記正負の基準電圧を前記積分器に入力するよう
に動作する制御論理手段とを設けて成るシステム： （ａ）アナログ信号を前記積分器に入力するステップ； （ｂ）前記積分器内に蓄積された電荷に関わりなく前記
積分器に正の基準電荷を入力するステップ； （ｃ）前記積分器内に蓄積された電荷が負の時は前記積
分器に前記正の基準電荷を入力し続け、前記積分器内に
蓄積された電荷が正の時は前記正の基準電荷の入力を終
了して負の基準電荷を前記積分器に入力するステップ； （ｄ）前記積分器内に蓄積された電荷に関わりなく前記
積分器に前記負の基準電荷を入力するステップ； （ｅ）前記積分器内に蓄積された電荷が正の時は前記積
分器に前記負の基準電荷を入力し続け、前記積分器内に
蓄積された電荷が負の時は前記負の基準電圧の入力を終
了して前記正の基準電荷を前記積分器に入力するステッ
プ。 - 【請求項８】前記制御論理手段による制御によって前記
積分器入力端子と前記正の基準電圧との間で接続及び切
り離しが行われる第１の抵抗器と、 前記制御論理手段による制御によって前記積分器入力端
子と前記負の基準電圧との間で接続及び切り離しが行わ
れる第２の抵抗器とをさらに備えており、前記第２の抵
抗器の抵抗値は前記第１の抵抗器の抵抗値の約１／２で
あることを特徴とする、請求項７に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/732,382 US5200752A (en) | 1991-07-18 | 1991-07-18 | Integrating analog to digital converter run-up method and system |
| US732382 | 1991-07-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211444A JPH05211444A (ja) | 1993-08-20 |
| JP3214735B2 true JP3214735B2 (ja) | 2001-10-02 |
Family
ID=24943311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21345492A Expired - Fee Related JP3214735B2 (ja) | 1991-07-18 | 1992-07-17 | 積分型ａ／ｄ変換方法及び積分型ａ／ｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5200752A (ja) |
| JP (1) | JP3214735B2 (ja) |
| DE (1) | DE4214797C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321403A (en) * | 1993-04-14 | 1994-06-14 | John Fluke Mfg. Co., Inc. | Multiple slope analog-to-digital converter |
| US5523756A (en) * | 1994-01-18 | 1996-06-04 | The Grass Valley Group, Inc. | Analog-to-digital converter with offset reduction loop |
| DE4423955A1 (de) * | 1994-07-07 | 1996-01-11 | Bosch Gmbh Robert | Verfahren zum Analog-/Digital-Wandeln eines elektrischen Signals und Vorrichtung zur Durchführung des Verfahrens |
| TW337051B (en) * | 1996-11-29 | 1998-07-21 | Philips Electronics Nv | Analog-to-digital conversion |
| US6970118B2 (en) * | 2002-08-14 | 2005-11-29 | National Instruments Corporation | High-speed high-resolution ADC for precision measurements |
| EP1805898B1 (en) * | 2004-10-18 | 2012-12-05 | Linear Technology Corporation | Analog signal sampling system and method having reduced average input current |
| JP5174433B2 (ja) * | 2007-11-14 | 2013-04-03 | 株式会社タニタ | Ａｄ変換器及び秤 |
| KR20110031578A (ko) * | 2009-09-21 | 2011-03-29 | 삼성전자주식회사 | 전자기기에서 모드 변경 감지 장치 및 방법 |
| KR101919635B1 (ko) * | 2014-02-24 | 2018-11-19 | 매그나칩 반도체 유한회사 | 적분형 아날로그-디지털 변환기 |
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Citations (1)
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| DE4214797A1 (de) | 1993-01-21 |
| DE4214797C2 (de) | 1994-07-14 |
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