JP2944832B2 - Ａ／ｄ変換方法 - Google Patents
Ａ／ｄ変換方法Info
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- JP2944832B2 JP2944832B2 JP4233580A JP23358092A JP2944832B2 JP 2944832 B2 JP2944832 B2 JP 2944832B2 JP 4233580 A JP4233580 A JP 4233580A JP 23358092 A JP23358092 A JP 23358092A JP 2944832 B2 JP2944832 B2 JP 2944832B2
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- control
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログ入力電圧を、
該入力電圧に比例するデジタル出力信号に変換する、Ａ
／Ｄ変換方法であって、入力電圧を所定の順方向での積
分期間の間積分器電圧に向けて順方向に積分し、該順方
向での積分期間の経過後前記積分器電圧を、逆方向での
積分期間の間基準電圧によって０に向けて逆方向に積分
し、前記順方向積分期間と逆方向積分期間の比の関係に
従って基準電圧との乗算により入力電圧を確定し、前記
順方向での積分期間の間入力電圧に制御パルスを重畳す
る、Ａ／Ｄ変換方法に関する。
該入力電圧に比例するデジタル出力信号に変換する、Ａ
／Ｄ変換方法であって、入力電圧を所定の順方向での積
分期間の間積分器電圧に向けて順方向に積分し、該順方
向での積分期間の経過後前記積分器電圧を、逆方向での
積分期間の間基準電圧によって０に向けて逆方向に積分
し、前記順方向積分期間と逆方向積分期間の比の関係に
従って基準電圧との乗算により入力電圧を確定し、前記
順方向での積分期間の間入力電圧に制御パルスを重畳す
る、Ａ／Ｄ変換方法に関する。
【０００２】
【従来の技術】アナログ信号をデジタル信号に変換する
方法には様々なものが公知である。例えば並列比較方
式、比較方式、計数方式が公知である。
方法には様々なものが公知である。例えば並列比較方
式、比較方式、計数方式が公知である。
【０００３】並列比較方式では、入力電圧が同時に複数
（ｎ）の基準電圧と比較される。この場合どの２つの基
準電圧間に入力電圧が位置するかが検出される。この方
式では入力電圧に比例したデジタル出力信号が得られ
る。すなわち１つのステップで所定の１つの数が得られ
る。いずれにしても経費のかさむものである。なぜなら
各々の可能な数毎に１つの比較器が必要となるからであ
る。すなわち０〜１００までの測定領域に対して１つづ
つのステップでは１００個（ｎ＝１００）の比較器が必
要となる。
（ｎ）の基準電圧と比較される。この場合どの２つの基
準電圧間に入力電圧が位置するかが検出される。この方
式では入力電圧に比例したデジタル出力信号が得られ
る。すなわち１つのステップで所定の１つの数が得られ
る。いずれにしても経費のかさむものである。なぜなら
各々の可能な数毎に１つの比較器が必要となるからであ
る。すなわち０〜１００までの測定領域に対して１つづ
つのステップでは１００個（ｎ＝１００）の比較器が必
要となる。
【０００４】比較方式では結果全体が１つのステップで
形成されるのではなく、２進数である数字の１つの桁の
みがそのつど求められる。この場合最上位桁でもって開
始される。そして入力電圧が最上位桁に対する基準電圧
よりも大きいか又は小さいかが検出される。入力電圧が
基準電圧より大きいならばこの最上位桁に１が置かれ、
基準電圧が引かれる。残りはその次に低い桁と比較され
る（以下同様である）。しかしながらこの方式では、数
字が桁を占めるのと同じくらいの多くのステップと、さ
らにそれと同じくらい多くの基準電圧が必要となる。
形成されるのではなく、２進数である数字の１つの桁の
みがそのつど求められる。この場合最上位桁でもって開
始される。そして入力電圧が最上位桁に対する基準電圧
よりも大きいか又は小さいかが検出される。入力電圧が
基準電圧より大きいならばこの最上位桁に１が置かれ、
基準電圧が引かれる。残りはその次に低い桁と比較され
る（以下同様である）。しかしながらこの方式では、数
字が桁を占めるのと同じくらいの多くのステップと、さ
らにそれと同じくらい多くの基準電圧が必要となる。
【０００５】最も簡単な方式は計数方式である。この方
式の場合は入力電圧を得るために、最下位桁の基準電圧
を何回加算しなければならないかが計数される。このス
テップの数が結果である。
式の場合は入力電圧を得るために、最下位桁の基準電圧
を何回加算しなければならないかが計数される。このス
テップの数が結果である。
【０００６】冒頭に記載した、アナログ信号をデジタル
信号に変換する方法は、計数方式の特別な手法である。
詳細にはいわゆる２ランプ方式（デュアルスロープ方
式，Ｚｗｅｉ−Ｒａｍｐｅｎ−Ｖｅｒｆａｈｒｅｎ）で
ある。この方式は比較的少ないコストで非常に高い分解
能が得られるという利点を有する。
信号に変換する方法は、計数方式の特別な手法である。
詳細にはいわゆる２ランプ方式（デュアルスロープ方
式，Ｚｗｅｉ−Ｒａｍｐｅｎ−Ｖｅｒｆａｈｒｅｎ）で
ある。この方式は比較的少ないコストで非常に高い分解
能が得られるという利点を有する。
【０００７】ここにおいてまず、従来技術に属する２ラ
ンプ（デュアルスロープ）方式と相応の回路装置とを図
面に基づき概略的に説明する。
ンプ（デュアルスロープ）方式と相応の回路装置とを図
面に基づき概略的に説明する。
【０００８】図１に示されている２ランプ方式を実施す
るための回路装置は、まず機能的に重要な積分器１と比
較器２とを有している。付加的に、加算増幅器３及びダ
イナミック特性を拡大するための１０：１型分圧器５及
び加算／減算（＋／−）増幅器６が設けられている。前
記加算増幅器３はＤ／Ａ変換器４を有している。このＤ
／Ａ変換器４はここでは図示されていないマイクロプロ
セッサによって制御され、基準電圧を変換する。前記加
算／減算増幅器６により比較器２は常に片方向で制御さ
れ、さらにオフセット及び応答時間の影響が付加的な成
分として可能な限り一定に維持され得る。
るための回路装置は、まず機能的に重要な積分器１と比
較器２とを有している。付加的に、加算増幅器３及びダ
イナミック特性を拡大するための１０：１型分圧器５及
び加算／減算（＋／−）増幅器６が設けられている。前
記加算増幅器３はＤ／Ａ変換器４を有している。このＤ
／Ａ変換器４はここでは図示されていないマイクロプロ
セッサによって制御され、基準電圧を変換する。前記加
算／減算増幅器６により比較器２は常に片方向で制御さ
れ、さらにオフセット及び応答時間の影響が付加的な成
分として可能な限り一定に維持され得る。
【０００９】静止状態ではスイッチＳ１は開き、スイッ
チＳ３は閉じられ、Ｄ／Ａ変換器４は制御されない。つ
まり積分器電圧Ｕｉｎｔはゼロである。測定が開始され
ると同時に、出力側に設けられたここでは図示されてい
ないカウンタ（マイクロプロセッサの一部であり得る）
がリセットされ、スイッチＳ３が開かれ、スイッチＳ１
が閉じられる。それにより入力電圧Ｕｅは、所定のラン
アップ方向（以下順方向と称する）積分期間ｔａｕｆの
間（これはここでは図示されていないカウンタを用いて
測定される）、所定の積分器電圧Ｕｉｎｔまで順方向積
分される。この順方向積分期間ｔａｕｆの終了時におい
ては積分器電圧Ｕｉｎｔに対して次の式が成り立つ。
チＳ３は閉じられ、Ｄ／Ａ変換器４は制御されない。つ
まり積分器電圧Ｕｉｎｔはゼロである。測定が開始され
ると同時に、出力側に設けられたここでは図示されてい
ないカウンタ（マイクロプロセッサの一部であり得る）
がリセットされ、スイッチＳ３が開かれ、スイッチＳ１
が閉じられる。それにより入力電圧Ｕｅは、所定のラン
アップ方向（以下順方向と称する）積分期間ｔａｕｆの
間（これはここでは図示されていないカウンタを用いて
測定される）、所定の積分器電圧Ｕｉｎｔまで順方向積
分される。この順方向積分期間ｔａｕｆの終了時におい
ては積分器電圧Ｕｉｎｔに対して次の式が成り立つ。
【００１０】
【数１】
【００１１】続いて積分器電圧Ｕｉｎｔはランダウン方
向（以下逆方向と称する）積分期間ｔａｂの間、Ｄ／Ａ
変換器４により、つまり（これは基準電圧Ｕｒｅｆに置
き換えられるので）実際には基準電圧Ｕｒｅｆによって
０の方へ逆方向積分される。この逆方向積分期間ｔａｂ
は、比較器２とここでは図示されていないカウンタを用
いることにより検出される。この場合は次式が成り立
つ。
向（以下逆方向と称する）積分期間ｔａｂの間、Ｄ／Ａ
変換器４により、つまり（これは基準電圧Ｕｒｅｆに置
き換えられるので）実際には基準電圧Ｕｒｅｆによって
０の方へ逆方向積分される。この逆方向積分期間ｔａｂ
は、比較器２とここでは図示されていないカウンタを用
いることにより検出される。この場合は次式が成り立
つ。
【００１２】
【数２】
【００１３】それにより入力電圧Ｕｅは以下の式によっ
て求められる。
て求められる。
【００１４】
【数３】
【００１５】２ランプ方式によって得られる利点は、ク
ロック周波数（これはいずれにせよ安定していなければ
ならない）も積分時定数も結果に関与しないことであ
る。その他にも入力電圧の目下の値が結果に関与するの
ではなく、順方向積分期間に亘る入力電圧の平均値のみ
が関与する。そのため交流電圧はその周波数が高ければ
高いほど益々減衰される。周波数が順方向積分期間の逆
数値の整数倍に等しい交流電圧は完全に抑圧される。つ
まり電源網周波数のリプル電圧の影響は順方向積分期間
の選択によって除去することができる。
ロック周波数（これはいずれにせよ安定していなければ
ならない）も積分時定数も結果に関与しないことであ
る。その他にも入力電圧の目下の値が結果に関与するの
ではなく、順方向積分期間に亘る入力電圧の平均値のみ
が関与する。そのため交流電圧はその周波数が高ければ
高いほど益々減衰される。周波数が順方向積分期間の逆
数値の整数倍に等しい交流電圧は完全に抑圧される。つ
まり電源網周波数のリプル電圧の影響は順方向積分期間
の選択によって除去することができる。
【００１６】前述した２ランプ方式についてまとめてみ
ると以下のようになる。
ると以下のようになる。
【００１７】ａ）種々の入力電圧によって積分器の様々
な制御が生ぜしめられる（図３の特性曲線１及び２参
照）。
な制御が生ぜしめられる（図３の特性曲線１及び２参
照）。
【００１８】ｂ）積分器の制御が比較的小さな規模で行
われる場合には、積分器自体も飽和状態（すなわち変換
結果としてのデジタル信号が入力信号としてのアナログ
信号にもはや比例しなくなる状態）に陥りやすくなる。
つまり積分器の飽和状態に対する耐力が小さくなる。
われる場合には、積分器自体も飽和状態（すなわち変換
結果としてのデジタル信号が入力信号としてのアナログ
信号にもはや比例しなくなる状態）に陥りやすくなる。
つまり積分器の飽和状態に対する耐力が小さくなる。
【００１９】ｃ）積分器の小規模な制御では必然的に、
積分器が常に０の近辺で制御されるように直流電圧の補
償を行う必要が生じる。
積分器が常に０の近辺で制御されるように直流電圧の補
償を行う必要が生じる。
【００２０】ｄ）Ｄ／Ａ変換器は種々の基準電圧を生成
するので、Ｄ／Ａ変換器の直線的偏差は結果に直接関与
するものとなる。従って高分解能で良好な線形特性を備
えたＤ／Ａ変換器を使用する必要がある。
するので、Ｄ／Ａ変換器の直線的偏差は結果に直接関与
するものとなる。従って高分解能で良好な線形特性を備
えたＤ／Ａ変換器を使用する必要がある。
【００２１】ｅ）ダイナミック特性の拡大のために高精
度な１０：１型分圧器等が必須である。
度な１０：１型分圧器等が必須である。
【００２２】ｆ）常に比較器を片方向で制御し、オフセ
ット及び応答時間の影響をできるだけ加算的成分として
一定に維持するために、加算／減算増幅器も必要であ
る。
ット及び応答時間の影響をできるだけ加算的成分として
一定に維持するために、加算／減算増幅器も必要であ
る。
【００２３】
【発明が解決しようとする課題】本発明の課題は、前述
したようなＡ／Ｄ変換方法、すなわち計数方式の１手法
としての２ランプ（デュアルスロープ）方式を、簡単な
回路構成で、より良好な結果が得られるように改善する
ことである。
したようなＡ／Ｄ変換方法、すなわち計数方式の１手法
としての２ランプ（デュアルスロープ）方式を、簡単な
回路構成で、より良好な結果が得られるように改善する
ことである。
【００２４】
【課題を解決するための手段】前記課題は本発明によ
り、種々異なる入力電圧のもとでも少なくともほとんど
変わらない積分器制御が常に達成されるように、前記積
分器電圧を、入力電圧に重畳される制御パルスによって
制御し、この場合前記入力電圧に正又は負の制御パルス
を重畳させるようにして解決される。
り、種々異なる入力電圧のもとでも少なくともほとんど
変わらない積分器制御が常に達成されるように、前記積
分器電圧を、入力電圧に重畳される制御パルスによって
制御し、この場合前記入力電圧に正又は負の制御パルス
を重畳させるようにして解決される。
【００２５】この構成により、前記従来技術で公知の２
ランプ方式における欠点が解消される。
ランプ方式における欠点が解消される。
【００２６】本発明による別の有利な実施例及び変化例
は従属請求項に記載される。
は従属請求項に記載される。
【００２７】本発明による方法の別の有利な実施例によ
れば、必要に応じて正及び／又は負の制御パルスが重畳
される。多かれ少なかれ同じ積分器電圧を常に得るため
には、次のことが必要である。すなわち正の制御パルス
のみで処理を行うか、又は負の制御パルスのみで処理を
行うか、又は正及び負の制御パルスで処理を行うことが
必要である。
れば、必要に応じて正及び／又は負の制御パルスが重畳
される。多かれ少なかれ同じ積分器電圧を常に得るため
には、次のことが必要である。すなわち正の制御パルス
のみで処理を行うか、又は負の制御パルスのみで処理を
行うか、又は正及び負の制御パルスで処理を行うことが
必要である。
【００２８】有利には本発明による特に精密な処理が行
われるようにするために、パルス幅が順方向積分期間よ
りも小さい制御パルスによる処理が行われる。順方向積
分期間に較べて特に小さいパルス幅を有する制御パルス
を選択すれば、全ての制御パルスは同じパルス幅を有す
ることができる。しかしながら場合によっては多数の制
御パルスが必要である。それ故に本発明の別の有利な実
施例では、パルス幅が制御される制御パルスで処理を行
う。パルス幅の制御は例えばパルス幅変調方式（ＰＷ
Ｍ）によって行うことができる。
われるようにするために、パルス幅が順方向積分期間よ
りも小さい制御パルスによる処理が行われる。順方向積
分期間に較べて特に小さいパルス幅を有する制御パルス
を選択すれば、全ての制御パルスは同じパルス幅を有す
ることができる。しかしながら場合によっては多数の制
御パルスが必要である。それ故に本発明の別の有利な実
施例では、パルス幅が制御される制御パルスで処理を行
う。パルス幅の制御は例えばパルス幅変調方式（ＰＷ
Ｍ）によって行うことができる。
【００２９】ここにおいて総じて言えることは、本発明
による方法に従って制御パルスの数及び／又は極性及び
／又はパルス幅を制御すれば、本発明の目的（入力電圧
に影響されることなく所定の積分器電圧を得ること）を
ほぼ任意に高精度で達成することができるということで
ある。
による方法に従って制御パルスの数及び／又は極性及び
／又はパルス幅を制御すれば、本発明の目的（入力電圧
に影響されることなく所定の積分器電圧を得ること）を
ほぼ任意に高精度で達成することができるということで
ある。
【００３０】さらに本発明による別の有利な実施例によ
れば、ｍ番目の変換の際に、制御パルスの数及び／又は
極性及び／又はパルス幅の制御が、（ｍ−１）番目の変
換の際にどのような積分器電圧が得られたかに依存して
行われる。すなわちこれは反復的な動作である。
れば、ｍ番目の変換の際に、制御パルスの数及び／又は
極性及び／又はパルス幅の制御が、（ｍ−１）番目の変
換の際にどのような積分器電圧が得られたかに依存して
行われる。すなわちこれは反復的な動作である。
【００３１】
【実施例】次に本発明による方法及び回路装置を図面に
基づき詳細に説明する（本発明は従来の技術における２
ランプ方式を基礎としている）。
基づき詳細に説明する（本発明は従来の技術における２
ランプ方式を基礎としている）。
【００３２】図４には、本発明による方法を実施するた
めの回路装置の有利な実施形態が示されている。図５に
はＡ／Ｄ変換器の入力側に供給される電圧Ｕｅが示され
ている。図６では積分器電圧の経過が入力電圧に依存し
て生じていることが示されている。図６中の積分器電圧
経過の一部拡大して示されている部分は、入力電圧とこ
の入力電圧に重畳される制御パルスとの共同作用による
積分器電圧経過への作用を表している。図７には、本発
明による方法を実施するための回路装置の別の有利な実
施形態が示されている。
めの回路装置の有利な実施形態が示されている。図５に
はＡ／Ｄ変換器の入力側に供給される電圧Ｕｅが示され
ている。図６では積分器電圧の経過が入力電圧に依存し
て生じていることが示されている。図６中の積分器電圧
経過の一部拡大して示されている部分は、入力電圧とこ
の入力電圧に重畳される制御パルスとの共同作用による
積分器電圧経過への作用を表している。図７には、本発
明による方法を実施するための回路装置の別の有利な実
施形態が示されている。
【００３３】図４及び図７に示された、２ランプ方式を
実施するための回路装置もやはり機能的に重要な積分器
１及び比較器２を有している。付加的に、制御回路７が
設けられている。この回路網７には２つの抵抗Ｒａｂ，
Ｒｋと３つのスイッチＳ２，Ｓ４ａ，Ｓ４ｂが所属して
いる。さらに前記回路網７は一方で基準電圧Ｕｒｅｆが
印加され、他方で積分器１の積分入力側に接続されてい
る。
実施するための回路装置もやはり機能的に重要な積分器
１及び比較器２を有している。付加的に、制御回路７が
設けられている。この回路網７には２つの抵抗Ｒａｂ，
Ｒｋと３つのスイッチＳ２，Ｓ４ａ，Ｓ４ｂが所属して
いる。さらに前記回路網７は一方で基準電圧Ｕｒｅｆが
印加され、他方で積分器１の積分入力側に接続されてい
る。
【００３４】図７の実施例にはさらに付加的に、従来技
術のように加算増幅器３とその他に付加的なＡ／Ｄ変換
器８とが設けられている。加算増幅器３を用いることに
よりここでもダイナミック特性を拡大し続けるための直
流電圧補償が可能である。多数の測定に関して設定され
る値が一定に維持され、２つの測定の差のみが評価され
るだけなので、Ｄ／Ａ変換器の非線形性は問題にはなら
ない。すなわちここには非常に安価な８ビットのＤ／Ａ
変換器４を用いることができる。図７による実施例にお
いて付加的に設けられているＡ／Ｄ変換器８は、積分器
１の飽和状態に対する耐力の付加的な向上に役立つ。こ
れに対して積分器電圧は、順方向積分期間の間は常にＡ
／Ｄ変換器８を介して測定される。積分器電圧が順方向
積分期間の間に所定値から大幅にずれるような場合に
は、常に安定した積分器制御を達成するために、すなわ
ち積分器が飽和状態に陥らないようにするために、制御
パルスによって、積分器電圧が順方向積分期間の終了時
点で有効な電圧範囲から外れることがないように制御さ
れる。Ａ／Ｄ変換器８も安価な８ビットのものを選択す
ることができる。
術のように加算増幅器３とその他に付加的なＡ／Ｄ変換
器８とが設けられている。加算増幅器３を用いることに
よりここでもダイナミック特性を拡大し続けるための直
流電圧補償が可能である。多数の測定に関して設定され
る値が一定に維持され、２つの測定の差のみが評価され
るだけなので、Ｄ／Ａ変換器の非線形性は問題にはなら
ない。すなわちここには非常に安価な８ビットのＤ／Ａ
変換器４を用いることができる。図７による実施例にお
いて付加的に設けられているＡ／Ｄ変換器８は、積分器
１の飽和状態に対する耐力の付加的な向上に役立つ。こ
れに対して積分器電圧は、順方向積分期間の間は常にＡ
／Ｄ変換器８を介して測定される。積分器電圧が順方向
積分期間の間に所定値から大幅にずれるような場合に
は、常に安定した積分器制御を達成するために、すなわ
ち積分器が飽和状態に陥らないようにするために、制御
パルスによって、積分器電圧が順方向積分期間の終了時
点で有効な電圧範囲から外れることがないように制御さ
れる。Ａ／Ｄ変換器８も安価な８ビットのものを選択す
ることができる。
【００３５】本発明による方法及び回路装置の作用は以
下の通りである。
下の通りである。
【００３６】休止状態においてはスイッチＳ１，Ｓ２，
Ｓ４ａ，Ｓ４ｂが開かれ、スイッチＳ３は閉じられる。
この場合積分器電圧Ｕｉｎｔは０である。測定開始時に
は、出力側に設けられているここでは図示されていない
カウンタ（これはマイクロプロセッサの一部であっても
よい）がリセットされ、続いてスイッチＳ３が開かれス
イッチＳ１が閉じられる。これによって開始される順方
向積分期間の間、基準電圧Ｕｒｅｆから導出される入力
電圧Ｕｅに、制御パルスが重畳される。この制御パルス
の重畳は、詳細には、スイッチＳ４ａ（これは正の極性
の制御パルスのパルス幅に対する）とスイッチＳ
４ｂ（これは負の極性の制御パルスのパルス幅に対す
る）の各開閉制御によって行われる。順方向積分期間ｔ
ａｕｆの終了時ではスイッチＳ１が開かれる。その後で
スイッチＳ２及びＳ４ｂが閉じられ、逆方向積分期間ｔ
ａｂの間積分器電圧Ｕｉｎｔが０の方へ逆方向積分され
る。従って入力電圧Ｕｅに対して以下の式が成り立つ。
Ｓ４ａ，Ｓ４ｂが開かれ、スイッチＳ３は閉じられる。
この場合積分器電圧Ｕｉｎｔは０である。測定開始時に
は、出力側に設けられているここでは図示されていない
カウンタ（これはマイクロプロセッサの一部であっても
よい）がリセットされ、続いてスイッチＳ３が開かれス
イッチＳ１が閉じられる。これによって開始される順方
向積分期間の間、基準電圧Ｕｒｅｆから導出される入力
電圧Ｕｅに、制御パルスが重畳される。この制御パルス
の重畳は、詳細には、スイッチＳ４ａ（これは正の極性
の制御パルスのパルス幅に対する）とスイッチＳ
４ｂ（これは負の極性の制御パルスのパルス幅に対す
る）の各開閉制御によって行われる。順方向積分期間ｔ
ａｕｆの終了時ではスイッチＳ１が開かれる。その後で
スイッチＳ２及びＳ４ｂが閉じられ、逆方向積分期間ｔ
ａｂの間積分器電圧Ｕｉｎｔが０の方へ逆方向積分され
る。従って入力電圧Ｕｅに対して以下の式が成り立つ。
【００３７】
【数４】
【００３８】前記変数ｎｃｙｃｌｅは、サイクル数を表
しており、その中において積分器入力側のアナログ入力
電圧にそれぞれ、持続時間ｔＳ４ａの正の極性の制御パ
ルスと持続時間ｔＳ４ｂの負の極性の制御パルスが重畳
される。
しており、その中において積分器入力側のアナログ入力
電圧にそれぞれ、持続時間ｔＳ４ａの正の極性の制御パ
ルスと持続時間ｔＳ４ｂの負の極性の制御パルスが重畳
される。
【図１】２ランプ方式を実施するための回路装置の有利
な実施例を示した図である。
な実施例を示した図である。
【図２】デジタル信号へ変換すべき入力電圧のグラフを
示した図である。
示した図である。
【図３】図１による回路装置に生じた積分器電圧を示し
た図である。
た図である。
【図４】本発明の方法を実施するための回路装置の有利
な実施例を示した図である。
な実施例を示した図である。
【図５】デジタル出力信号へ変換すべき入力電圧のグラ
フである。
フである。
【図６】入力電圧と制御パルスの重畳による積分器電圧
への作用を示した図である。
への作用を示した図である。
【図７】本発明の方法を実施するための回路装置の別の
有利な実施例を示した図である。
有利な実施例を示した図である。
１ 積分器 ２ 比較器 ３ 加算増幅器 ４ Ｄ／Ａ変換器 ５ １０：１型分圧器 ６ 加算／減算増幅器 ７ 制御回路 ８ Ａ／Ｄ変換器 Ｓ１ スイッチ Ｓ２ スイッチ Ｓ３ スイッチ Ｓ４ａ スイッチ Ｓ４ｂ スイッチ Ｒｉ 抵抗 Ｒａｂ 抵抗 Ｒｋ 抵抗 Ｕｅ 入力電圧 Ｕｒｅｆ 基準電圧 Ｕｉｎｔ 積分器電圧 ｔａｕｆ 順方向積分期間 ｔａｂ 逆方向積分期間
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 390009494 Ｌｕｄｗｉｇ−Ｋｒｏｈｎｅ−Ｓｔｒａ Ｂｅ５，Ｄ−47058 Ｄｕｉｓｂｕｒｇ, ＢＲＤ (72)発明者 デトレフ ルートヴィヒ ドイツ連邦共和国 デュースブルク 14 ホーホハイダー シュトラーセ ６ (56)参考文献 米国特許3893105（ＵＳ，Ａ) 米国特許4357600（ＵＳ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｓｔｒｕｍｅｎｔ ａｎｄ Ｍｅａｓｕｒｅｍｅｎｔ ＩＭ−34
Claims (6)
- 【請求項１】 アナログ入力電圧を、該入力電圧に比例
するデジタル出力信号に変換する、Ａ／Ｄ変換方法であ
って、 入力電圧を所定の順方向（ランアップ方向）での積分期
間の間積分器電圧に向けて順方向に積分し、 該順方向での積分期間の経過後前記積分器電圧を、逆方
向（ランダウン方向）での積分期間の間基準電圧によっ
て０に向けて逆方向に積分し、 前記順方向積分期間と逆方向積分期間の比の関係に従っ
て基準電圧との乗算により入力電圧を確定し、 前記順方向での積分期間の間入力電圧に制御パルスを重
畳する、Ａ／Ｄ変換方法において、 種々異なる入力電圧のもとでも少なくともほとんど変わ
らない積分器制御が常に達成されるように、前記積分器
電圧を、入力電圧に重畳される制御パルスによって制御
し、この場合前記入力電圧に正又は負の制御パルスを重
畳させることを特徴とする、Ａ／Ｄ変換方法。 - 【請求項２】 前記制御パルスのパルス幅を制御する、
請求項１記載の方法。 - 【請求項３】 前記制御パルスのパルス幅の制御をパル
ス幅変調方式によって行う、請求項２記載の方法。 - 【請求項４】 前記制御パルスの数を制御する、請求項
１〜３いずれか１記載の方法。 - 【請求項５】 ｍ番目の変換の際に、前記制御パルスの
数及び／又は極性及び／又はパルス幅の制御を、（ｍ−
１）番目の変換の際にどのような積分器電圧が得られた
かに依存して行う、請求項４記載の方法。 - 【請求項６】 前記積分器電圧を順方向での積分期間の
間常に測定し、該積分器電圧がこの順方向での積分期間
の間に設定値からずれた場合には、制御パルスを所定の
電圧範囲が達成されるように制御する、請求項１〜５い
ずれか１記載の方法。
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| DE4129150 | 1991-09-02 | ||
| DE4130826A DE4130826C2 (de) | 1991-09-02 | 1991-09-17 | Verfahren zur Wandlung eines Analogsignals in ein Digitalsignal |
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|---|---|
| JPH05211443A JPH05211443A (ja) | 1993-08-20 |
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| JP (1) | JP2944832B2 (ja) |
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1992
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- 1992-09-01 JP JP4233580A patent/JP2944832B2/ja not_active Expired - Lifetime
- 1992-09-01 US US07/938,719 patent/US5289187A/en not_active Expired - Lifetime
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