JP3121857B2 - Ｄｓｂ−ｓｃ入力信号を周波数符号化出力信号に変換する装置と方法 - Google Patents
Ｄｓｂ−ｓｃ入力信号を周波数符号化出力信号に変換する装置と方法Info
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/60—Analogue/digital converters with intermediate conversion to frequency of pulses
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、電圧を周波数に変換す
る変換器に関し、更に詳しくは分解能を高めた電圧−周
波数変換器に関する。
る変換器に関し、更に詳しくは分解能を高めた電圧−周
波数変換器に関する。
【０００２】
【従来の技術】出力周波数範囲が０ないし１０ＭＨz で
作動する電圧を積分して周波数に変換する従来の変換器
の分解能には限界がある。分解能を高める直接的な解決
法は、出力パルスの周波数範囲を０〜４００ＭＨz 、も
しくは±２００ＭＨz にまで増大することである。これ
らの極めて高い周波数範囲において作動させるには、０
ないし１０ＭＨz という従来の周波数範囲における場合
より相当困難な回路設計と製造上の諸問題を生じること
は明らかである。
作動する電圧を積分して周波数に変換する従来の変換器
の分解能には限界がある。分解能を高める直接的な解決
法は、出力パルスの周波数範囲を０〜４００ＭＨz 、も
しくは±２００ＭＨz にまで増大することである。これ
らの極めて高い周波数範囲において作動させるには、０
ないし１０ＭＨz という従来の周波数範囲における場合
より相当困難な回路設計と製造上の諸問題を生じること
は明らかである。
【０００３】従来の積分電圧−周波数変換器の分解能改
善の別の解決法は補間法を用いることである。このやり
方は、周波数変換器を使って元のアナログ入力信号のサ
ンプルに対しての最上位ビット（ＭＳＢ）を得る。次い
でこのＭＳＢをアナログに再変換し、それを元のアナロ
グ入力信号のサンプルから差し引いてアナログ差分サン
プル信号をつくる。このアナログ差分信号をＡ／Ｄ変換
器を用いてディジタル・フォーマットに変換し、元のア
ナログ入力信号のサンプルのための最下位ビット（ＬＳ
Ｂ）をつくる。このＬＳＢに含まれる情報を使って分解
能を高めることができる。しかし、この補間法はＡ／Ｄ
回路、サンプルホールド回路、ディジタルラッチ、加算
器／減算器などが必要となって複雑となる。
善の別の解決法は補間法を用いることである。このやり
方は、周波数変換器を使って元のアナログ入力信号のサ
ンプルに対しての最上位ビット（ＭＳＢ）を得る。次い
でこのＭＳＢをアナログに再変換し、それを元のアナロ
グ入力信号のサンプルから差し引いてアナログ差分サン
プル信号をつくる。このアナログ差分信号をＡ／Ｄ変換
器を用いてディジタル・フォーマットに変換し、元のア
ナログ入力信号のサンプルのための最下位ビット（ＬＳ
Ｂ）をつくる。このＬＳＢに含まれる情報を使って分解
能を高めることができる。しかし、この補間法はＡ／Ｄ
回路、サンプルホールド回路、ディジタルラッチ、加算
器／減算器などが必要となって複雑となる。
【０００４】
【本発明の概要】従って、本発明の目的は、出力パルス
繰返し率を増すことなしに分解能を高めた電圧−周波数
変換器を提供することである。本発明によれば、両側波
帯抑圧搬送波（ＤＳＢ−ＳＣ）信号を周波数符号化信号
に変換する改良された積分式電圧−周波数変換器が提供
される。ＤＳＢ−ＳＣ信号はアップ／ダウン・カウンタ
ーである復調器を用いて復調される。復調器は、ＤＳＢ
−ＳＣ信号に対する基準搬送波信号の位相遷移と同期し
て、アップカウントとダウンカウントとの間で交番的に
切換えられる。アップ／ダウン・カウンターの出力は、
ＤＳＢ−ＳＣ信号に復調された情報をディジタル形式で
表わす出力信号を与える。この変換器は、積分器、比較
器、そして予め定められた量の電荷を演算増幅器の反転
入力端子に加えることによって積分器を再平衡させる手
段を有する。
繰返し率を増すことなしに分解能を高めた電圧−周波数
変換器を提供することである。本発明によれば、両側波
帯抑圧搬送波（ＤＳＢ−ＳＣ）信号を周波数符号化信号
に変換する改良された積分式電圧−周波数変換器が提供
される。ＤＳＢ−ＳＣ信号はアップ／ダウン・カウンタ
ーである復調器を用いて復調される。復調器は、ＤＳＢ
−ＳＣ信号に対する基準搬送波信号の位相遷移と同期し
て、アップカウントとダウンカウントとの間で交番的に
切換えられる。アップ／ダウン・カウンターの出力は、
ＤＳＢ−ＳＣ信号に復調された情報をディジタル形式で
表わす出力信号を与える。この変換器は、積分器、比較
器、そして予め定められた量の電荷を演算増幅器の反転
入力端子に加えることによって積分器を再平衡させる手
段を有する。
【０００５】本発明は基準搬送波信号の位相遷移の直前
に積分器の出力端子に生じる部分ビットアナログ信号レ
ベル情報を追従し記憶する手段を有する。基準搬送波信
号を使ってアップ／ダウン・カウンターのカウント方向
を変える。部分ビットアナログ信号情報を考慮してアッ
プ／ダウン・カウンターのカウントを修正する手段を講
じる。本発明の一実施例では、変換器は部分ビットアナ
ログ信号レベル情報を累算する手段を含んでおり、累算
手段と修正手段とは更に、部分ビットアナログ信号レベ
ルの２倍の大きさで、符号が反対の電荷を演算増幅器の
非反転入力端子に注入する手段を有している。これは基
準搬送波信号の位相遷移に引き続いてすぐに生じて、そ
れにより基準搬送波信号の最初の半周期から次の半周期
への部分ビットアナログ信号レベルの影響を含めるよう
にする。この結果ＤＳＢ−ＳＣ信号をアップ／ダウン・
カウンターを用いて復調するとき、その部分ビット情報
は、アップ／ダウンカウンタ復調器の出力カウントに含
まれる。
に積分器の出力端子に生じる部分ビットアナログ信号レ
ベル情報を追従し記憶する手段を有する。基準搬送波信
号を使ってアップ／ダウン・カウンターのカウント方向
を変える。部分ビットアナログ信号情報を考慮してアッ
プ／ダウン・カウンターのカウントを修正する手段を講
じる。本発明の一実施例では、変換器は部分ビットアナ
ログ信号レベル情報を累算する手段を含んでおり、累算
手段と修正手段とは更に、部分ビットアナログ信号レベ
ルの２倍の大きさで、符号が反対の電荷を演算増幅器の
非反転入力端子に注入する手段を有している。これは基
準搬送波信号の位相遷移に引き続いてすぐに生じて、そ
れにより基準搬送波信号の最初の半周期から次の半周期
への部分ビットアナログ信号レベルの影響を含めるよう
にする。この結果ＤＳＢ−ＳＣ信号をアップ／ダウン・
カウンターを用いて復調するとき、その部分ビット情報
は、アップ／ダウンカウンタ復調器の出力カウントに含
まれる。
【０００６】本発明を別の観点から見れば、修正変換器
手段は部分ビットアナログ信号レベルを２進コードワー
ドに変換する手段を含む。部分ビットアナログ信号レベ
ルから形成されたいくつもの２進コードワードを代数的
に加算して、それの代数和を形成する手段を設ける。ア
ップ／ダウン・カウンターのための修正カウントを形成
するに充分な値をその代数和が超えるのを検出する手段
を設ける。この修正カウントを用いてアップ／ダウン・
カウンターを漸増する手段を設けている。
手段は部分ビットアナログ信号レベルを２進コードワー
ドに変換する手段を含む。部分ビットアナログ信号レベ
ルから形成されたいくつもの２進コードワードを代数的
に加算して、それの代数和を形成する手段を設ける。ア
ップ／ダウン・カウンターのための修正カウントを形成
するに充分な値をその代数和が超えるのを検出する手段
を設ける。この修正カウントを用いてアップ／ダウン・
カウンターを漸増する手段を設けている。
【０００７】
【実施例】本発明の実施例を添付図面により説明する。
図１は従来技術に係る電圧−周波数変換回路１０を示し
ている。この回路は実際の積分器回路としての演算増幅
器１４の入力端子で入力電圧信号Ｖinを受けている。直
列入力抵抗器１６は入力端子１２と演算増幅器の反転入
力端子１８との間に接続されている。積分コンザンサー
２０は演算増幅器１４の出力端子２２と反転入力端子１
８との間に接続される。演算増幅器１４の出力端子２２
は比較器２６の入力端子２４に接続される。比較器の他
方の入力端子２８は基準電圧に接続される。積分器の出
力信号レベルが接地電位を超えると、比較器２６は論理
回路３４の入力端子３２に接続されている出力端子３０
に出力信号を生じる。論理回路３４は比較器２６からの
出力信号毎に論理回路３４の出力端子３６に出力パルス
を生じる。出力パルスの繰返し率は電圧−周波数変換器
回路への入力電圧信号の振幅に比例している。比較器２
６からの出力信号毎に再平衡制御パルス信号が論理回路
３４によってつくられ、この信号は電流スイッチ４０を
制御するため信号線３８に加えられ、再平衡電源４２を
演算増幅器１４の反転入力端子１８に接続する。再平衡
制御パルスのパルス幅は、論理回路３４へ入力端子４４
で加えられる例えば１６ｍＨz の周波数の基本クロック
信号により設定される。再平衡制御パルスの印加毎に再
平衡電源４２は演算増幅器１４の反転入力端子１８に再
平衡クオロックパルスのパルス幅によって決まる予め設
定された時間だけ接続される。これにより積分器を次の
積分サイクルに備えてそれの開始点にクリヤする。バイ
アス電流源４６は演算増幅器１４の入力端子１８にオフ
セットもしくはバイアス電流を流して、入力電圧信号Ｖ
inが一方の極性であっても両方の極性であってもよいよ
うにしている。
図１は従来技術に係る電圧−周波数変換回路１０を示し
ている。この回路は実際の積分器回路としての演算増幅
器１４の入力端子で入力電圧信号Ｖinを受けている。直
列入力抵抗器１６は入力端子１２と演算増幅器の反転入
力端子１８との間に接続されている。積分コンザンサー
２０は演算増幅器１４の出力端子２２と反転入力端子１
８との間に接続される。演算増幅器１４の出力端子２２
は比較器２６の入力端子２４に接続される。比較器の他
方の入力端子２８は基準電圧に接続される。積分器の出
力信号レベルが接地電位を超えると、比較器２６は論理
回路３４の入力端子３２に接続されている出力端子３０
に出力信号を生じる。論理回路３４は比較器２６からの
出力信号毎に論理回路３４の出力端子３６に出力パルス
を生じる。出力パルスの繰返し率は電圧−周波数変換器
回路への入力電圧信号の振幅に比例している。比較器２
６からの出力信号毎に再平衡制御パルス信号が論理回路
３４によってつくられ、この信号は電流スイッチ４０を
制御するため信号線３８に加えられ、再平衡電源４２を
演算増幅器１４の反転入力端子１８に接続する。再平衡
制御パルスのパルス幅は、論理回路３４へ入力端子４４
で加えられる例えば１６ｍＨz の周波数の基本クロック
信号により設定される。再平衡制御パルスの印加毎に再
平衡電源４２は演算増幅器１４の反転入力端子１８に再
平衡クオロックパルスのパルス幅によって決まる予め設
定された時間だけ接続される。これにより積分器を次の
積分サイクルに備えてそれの開始点にクリヤする。バイ
アス電流源４６は演算増幅器１４の入力端子１８にオフ
セットもしくはバイアス電流を流して、入力電圧信号Ｖ
inが一方の極性であっても両方の極性であってもよいよ
うにしている。
【０００８】様々な入力電圧信号が電圧−周波数変換器
によって周波数符号化フォーマットへ変換される。精密
測定の用途では、測定の対象となるパラメータが何であ
ってもその変動分を表わす信号は、両側波帯抑圧搬送波
（ＤＳＢ−ＳＣ）信号として符号化されることがよくあ
る。図１の電圧−周波数変換器からの出力信号は復調回
路で復調され、電圧−周波数変換器回路の入力端子に加
えられた元の入力電圧信号を再構成する。しかし、元の
入力電圧信号は電圧−周波数変換器の分解能の能力に限
界があるので復調回路で完全に再構成されない。
によって周波数符号化フォーマットへ変換される。精密
測定の用途では、測定の対象となるパラメータが何であ
ってもその変動分を表わす信号は、両側波帯抑圧搬送波
（ＤＳＢ−ＳＣ）信号として符号化されることがよくあ
る。図１の電圧−周波数変換器からの出力信号は復調回
路で復調され、電圧−周波数変換器回路の入力端子に加
えられた元の入力電圧信号を再構成する。しかし、元の
入力電圧信号は電圧−周波数変換器の分解能の能力に限
界があるので復調回路で完全に再構成されない。
【０００９】図２はＤＳＢ−ＳＣ信号のディジタル復調
用システムを示す。このシステムは、電圧−周波数変換
器の出力パルスをディジタルカウントするためのアップ
/ダウン周波数カウンターを使用する。このシステム
は、G. Richard Newell 及びPradeep Bhardwaj. らによ
って発明され、本発明を譲り受けた同一の譲受人に譲渡
されている。詳細については、１９８８年１０月１３日
に出願された、アメリカ特許出願０７／２５7,５０９、
発明の名称：“ディジタル デモジュレータ（Digital
Demodulator”を参照されたい。
用システムを示す。このシステムは、電圧−周波数変換
器の出力パルスをディジタルカウントするためのアップ
/ダウン周波数カウンターを使用する。このシステム
は、G. Richard Newell 及びPradeep Bhardwaj. らによ
って発明され、本発明を譲り受けた同一の譲受人に譲渡
されている。詳細については、１９８８年１０月１３日
に出願された、アメリカ特許出願０７／２５7,５０９、
発明の名称：“ディジタル デモジュレータ（Digital
Demodulator”を参照されたい。
【００１０】図２は周波数符号化ＤＳＢ−ＳＣ信号をデ
ィジタル復調するシステム１３０を示す。ベースバンド
信号がＤＳＢ−ＳＣ変調器１３４の入力端子１３２に加
えられる。典型的なベースバンド信号は、例えば、直流
から数百ヘルツに及ぶ周波数範囲をもつアナログ信号で
あり、数ＰＰＭ以上の精度を必要とする。例えば、変調
器１３４は、基準搬送波周波数源１３８からの信号ライ
ン１３６の基準搬送波信号とベースバンドとを線形掛け
算する平衡変調器である。これにより、変調器１３４の
出力端子の信号ライン１４０に、信号レベルの低いＤＳ
Ｂ−ＳＣ出力信号を生ずる。別の仕方としては、用途に
よっては、信号ライン１４０の信号と同じＤＳＢ−ＳＣ
信号と、信号ライン１３６の信号と同じ基準搬送波信号
とを外部回路から入力信号として加えてもよい。ライン
１４０のＤＳＢ−ＳＣ信号は増幅器１４２で増幅され、
そして信号ライン１４４で線形帰還増幅器サブシステム
１４６に加えられる。この増幅器サブシステム１４６は
加算器１４８を有し、この加算器の正の入力端子に信号
ライン１４４が接続されている。加算器１４８の出力端
子は動的整形回路増幅器１５０の入力端子に接続され、
この増幅器１５０はＤＳＢ−ＳＣ信号を増幅し、フイル
ターする。その出力は帰還信号ライン１５２で加算器１
４８の負の入力端子にフイードバックされ、整形回路網
増幅器１５０により導入されたひずみを除去する。この
フィードバックはその増幅とフイルターとが線形処理で
あることを保証している。
ィジタル復調するシステム１３０を示す。ベースバンド
信号がＤＳＢ−ＳＣ変調器１３４の入力端子１３２に加
えられる。典型的なベースバンド信号は、例えば、直流
から数百ヘルツに及ぶ周波数範囲をもつアナログ信号で
あり、数ＰＰＭ以上の精度を必要とする。例えば、変調
器１３４は、基準搬送波周波数源１３８からの信号ライ
ン１３６の基準搬送波信号とベースバンドとを線形掛け
算する平衡変調器である。これにより、変調器１３４の
出力端子の信号ライン１４０に、信号レベルの低いＤＳ
Ｂ−ＳＣ出力信号を生ずる。別の仕方としては、用途に
よっては、信号ライン１４０の信号と同じＤＳＢ−ＳＣ
信号と、信号ライン１３６の信号と同じ基準搬送波信号
とを外部回路から入力信号として加えてもよい。ライン
１４０のＤＳＢ−ＳＣ信号は増幅器１４２で増幅され、
そして信号ライン１４４で線形帰還増幅器サブシステム
１４６に加えられる。この増幅器サブシステム１４６は
加算器１４８を有し、この加算器の正の入力端子に信号
ライン１４４が接続されている。加算器１４８の出力端
子は動的整形回路増幅器１５０の入力端子に接続され、
この増幅器１５０はＤＳＢ−ＳＣ信号を増幅し、フイル
ターする。その出力は帰還信号ライン１５２で加算器１
４８の負の入力端子にフイードバックされ、整形回路網
増幅器１５０により導入されたひずみを除去する。この
フィードバックはその増幅とフイルターとが線形処理で
あることを保証している。
【００１１】増幅器１５０の出力端子の増幅されたＤＳ
Ｂ−ＳＣ信号はベースバンド入力信号のアナログの形に
は戻されない。このＤＳＢ−ＳＣ信号は電圧−周波数変
換器１５４の入力端子に交流結合され、この電圧−周波
数変換器１５４の出力信号は、ＤＳＢ−ＳＣ信号の電圧
レベルに繰返し率あるいは周波数が比例している一連の
ディジタルパルスである。電圧−周波数変換器は交流結
合されているので、それの入力回路は、経年変化、温度
そして高エネルギー粒子による照射などによる直流電圧
レベル変動に不感である。交流接合は数ＰＰＭ 以上の
精度を要する用途に好適である。
Ｂ−ＳＣ信号はベースバンド入力信号のアナログの形に
は戻されない。このＤＳＢ−ＳＣ信号は電圧−周波数変
換器１５４の入力端子に交流結合され、この電圧−周波
数変換器１５４の出力信号は、ＤＳＢ−ＳＣ信号の電圧
レベルに繰返し率あるいは周波数が比例している一連の
ディジタルパルスである。電圧−周波数変換器は交流結
合されているので、それの入力回路は、経年変化、温度
そして高エネルギー粒子による照射などによる直流電圧
レベル変動に不感である。交流接合は数ＰＰＭ 以上の
精度を要する用途に好適である。
【００１２】電圧−周波数変換器１５４の出力信号パル
スはアップ／ダウン周波数カウンター１５８の入力信号
端子１５６に加えられる。このカウンター１５８は電圧
−周波数変換器からの信号パルスの、ディジタル累算器
すなわち積分器として機能する。異なる周波数がＤＳＢ
−ＳＣ信号の異なる電圧レベルを表わすので、Ｖ／Ｆ
（電圧／周波数）変換器１５４から流れ出る出力パルス
は「周波数」フォーマットの形に符号化されたＤＳＢ−
ＳＣ信号を表わし、そしてカウンター１５８の出力読み
取りは、ディジタルもしくは２進数としてＤＳＢ−ＳＣ
信号の積分を表わす。
スはアップ／ダウン周波数カウンター１５８の入力信号
端子１５６に加えられる。このカウンター１５８は電圧
−周波数変換器からの信号パルスの、ディジタル累算器
すなわち積分器として機能する。異なる周波数がＤＳＢ
−ＳＣ信号の異なる電圧レベルを表わすので、Ｖ／Ｆ
（電圧／周波数）変換器１５４から流れ出る出力パルス
は「周波数」フォーマットの形に符号化されたＤＳＢ−
ＳＣ信号を表わし、そしてカウンター１５８の出力読み
取りは、ディジタルもしくは２進数としてＤＳＢ−ＳＣ
信号の積分を表わす。
【００１３】基準周波数源１３８からの基準周波数信号
はカウンター１５８のアップ／ダウン制御端子１６０に
送られ、基準周波数信号の極性に依ってカウントの方向
を変える。アップカウントに対しては、入力周波数はカ
ウンターの出力全体に加算され、そしてダウンカウント
に対しては、入力周波数はカウンターの出力全体から減
算される。アップ／ダウン制御端子に送られる基準周波
数信号が、５０％デューティ周期をもつ矩形波であるな
らば、その基準周波数信号は、プラス１とマイナス１を
カウンター出力読み取りに交互に掛ける。搬送波信号、
すなわち基準周波数信号をＤＳＢ−ＳＣ信号にこのよう
に掛け合わせることが、同期的にＤＳＢ−ＳＣ信号を復
調して元の符号化されたベースバンド信号をつくる。従
って、データライン１６２のアップ／ダウンカウンター
１５８の出力は、１ＰＰＭ の精度をもつベースバンド
信号の積分を表わすディジタルワードである。
はカウンター１５８のアップ／ダウン制御端子１６０に
送られ、基準周波数信号の極性に依ってカウントの方向
を変える。アップカウントに対しては、入力周波数はカ
ウンターの出力全体に加算され、そしてダウンカウント
に対しては、入力周波数はカウンターの出力全体から減
算される。アップ／ダウン制御端子に送られる基準周波
数信号が、５０％デューティ周期をもつ矩形波であるな
らば、その基準周波数信号は、プラス１とマイナス１を
カウンター出力読み取りに交互に掛ける。搬送波信号、
すなわち基準周波数信号をＤＳＢ−ＳＣ信号にこのよう
に掛け合わせることが、同期的にＤＳＢ−ＳＣ信号を復
調して元の符号化されたベースバンド信号をつくる。従
って、データライン１６２のアップ／ダウンカウンター
１５８の出力は、１ＰＰＭ の精度をもつベースバンド
信号の積分を表わすディジタルワードである。
【００１４】システムに対する典型的な数値は：直流か
ら数百ヘルツの周波数範囲のベースバンド信号、１０Ｋ
Ｈz の基準周波数信号、そして０から１０ＭＨz までの
電圧−周波数フル・スケールレンジである。これらの数
値に対しては、ＤＳＢ−ＳＣ出力信号周波数は１０ＫＨ
zプラス、マイナス数百Ｈzの範囲となり、そして電圧−
周波数変換器からの対応する出力パルスは０から１０Ｍ
Ｈz の周波数範囲となる。
ら数百ヘルツの周波数範囲のベースバンド信号、１０Ｋ
Ｈz の基準周波数信号、そして０から１０ＭＨz までの
電圧−周波数フル・スケールレンジである。これらの数
値に対しては、ＤＳＢ−ＳＣ出力信号周波数は１０ＫＨ
zプラス、マイナス数百Ｈzの範囲となり、そして電圧−
周波数変換器からの対応する出力パルスは０から１０Ｍ
Ｈz の周波数範囲となる。
【００１５】アップ／ダウンカウントのカウント方向
は、抑圧された搬送波基準信号の極性変化に同期して交
番的に切換えられる。例えば、同期化抑圧搬送波基準信
号の交番の正の半サイクル中に周波数カウンターはアッ
プカウントをなし、同期化抑圧搬送波基準信号の交番の
負の半サイクル中に周波数カウンターはダウンカウント
をする。前に説明したように、アップ／ダウン・カウン
ターは、実際にＤＳＢ−ＳＣ信号を同期的に復調してい
る。
は、抑圧された搬送波基準信号の極性変化に同期して交
番的に切換えられる。例えば、同期化抑圧搬送波基準信
号の交番の正の半サイクル中に周波数カウンターはアッ
プカウントをなし、同期化抑圧搬送波基準信号の交番の
負の半サイクル中に周波数カウンターはダウンカウント
をする。前に説明したように、アップ／ダウン・カウン
ターは、実際にＤＳＢ−ＳＣ信号を同期的に復調してい
る。
【００１６】慣性航法システムなどのある種の用途で
は、電圧−周波数変換器によって導入される量子化誤差
によりアップ／ダウン・カウンターのカウント値に許容
できない誤差が累算されることがある。搬送波基準信号
の正の半サイクルの端近傍の時間内に入る電圧入力信号
が、積分回路で積分されても基準電圧レベルを超えそし
て比較器回路を起動して出力パルスを発生させれるほど
のレベルにまで達しないことがある。基準信号の正の半
サイクルの端近傍においてかまたは基準信号の負の半サ
イクルの端近傍においてのどちらかで入力されたこのア
ナログ入力信号情報は、積分情報として基準信号の次の
半サイクルの最初の部分に送り込む。この情報は「部分
ビット」情報と呼ばれ、部分ビット情報は、部分ビット
情報の方向（向き）反対の方向（向き）のアップ／ダウ
ンカウンターのカウントに部分ビット情報が入り込み、
そのためＤＳＢ−ＳＣ信号が復調されたときに誤差とな
る。例えば、基準信号の正の半サイクルに積分器に蓄積
されたアナログ情報はアップカウントとして数えなけれ
ばならない。同様に、基準信号の負の半サイクルに蓄積
されたアナログ情報はアップ／ダウン・カウンターのダ
ウンカウントとして数えなければならない。部分ビット
情報は積分器に蓄積されていることにより基準信号の次
の半サイクルへ送り込まれる。この部分ビット情報は、
例えばアップカウントに数えられないし、ダウンカウン
トに間違って入り込みことはない。部分ビット情報の影
響は比較的小さいが、このような情報の誤用による誤差
は累算され、精細な分解能性能に影響を及ぼす。
は、電圧−周波数変換器によって導入される量子化誤差
によりアップ／ダウン・カウンターのカウント値に許容
できない誤差が累算されることがある。搬送波基準信号
の正の半サイクルの端近傍の時間内に入る電圧入力信号
が、積分回路で積分されても基準電圧レベルを超えそし
て比較器回路を起動して出力パルスを発生させれるほど
のレベルにまで達しないことがある。基準信号の正の半
サイクルの端近傍においてかまたは基準信号の負の半サ
イクルの端近傍においてのどちらかで入力されたこのア
ナログ入力信号情報は、積分情報として基準信号の次の
半サイクルの最初の部分に送り込む。この情報は「部分
ビット」情報と呼ばれ、部分ビット情報は、部分ビット
情報の方向（向き）反対の方向（向き）のアップ／ダウ
ンカウンターのカウントに部分ビット情報が入り込み、
そのためＤＳＢ−ＳＣ信号が復調されたときに誤差とな
る。例えば、基準信号の正の半サイクルに積分器に蓄積
されたアナログ情報はアップカウントとして数えなけれ
ばならない。同様に、基準信号の負の半サイクルに蓄積
されたアナログ情報はアップ／ダウン・カウンターのダ
ウンカウントとして数えなければならない。部分ビット
情報は積分器に蓄積されていることにより基準信号の次
の半サイクルへ送り込まれる。この部分ビット情報は、
例えばアップカウントに数えられないし、ダウンカウン
トに間違って入り込みことはない。部分ビット情報の影
響は比較的小さいが、このような情報の誤用による誤差
は累算され、精細な分解能性能に影響を及ぼす。
【００１７】この種の誤差の影響については一例を示
す。入力電圧信号が２５０の出力パルスを５０マイクロ
セカンドの基準半サイクルに発生するとする。半サイク
ルの最後の出力パルスの発生で±１パルスの不確定性が
あれば、２５０パルスの１部すなわち、0.４％の量子化
誤差を生じ、これは８ビットコードワードの分解能とほ
ぼ同じである。この分解能は所望の１ＰＰＭより遙かに
小さい。
す。入力電圧信号が２５０の出力パルスを５０マイクロ
セカンドの基準半サイクルに発生するとする。半サイク
ルの最後の出力パルスの発生で±１パルスの不確定性が
あれば、２５０パルスの１部すなわち、0.４％の量子化
誤差を生じ、これは８ビットコードワードの分解能とほ
ぼ同じである。この分解能は所望の１ＰＰＭより遙かに
小さい。
【００１８】図３はアナログ入力電圧信号を示しており
この信号は１０ｋＨz のサイン波である。１０ｋＨz 基
準搬送波信号の周期は図の中でＴ１からＴ８によって示
してある。例えば、奇数周期は基準信号の正の位相を表
わし、偶数周期は基準信号の負の位相を表わす。これら
のそれぞれの周期において、図２のアップ／ダウン・カ
ウンター１５８は基準信号の位相によって一方向にある
いは他方向においてカウントする。図４はアップ／ダウ
ン・カウンター１５８の出力カウントを示す。このカウ
ントはＮ１からＮ８にわたって示してある。例えば、奇
数カウントはアップカウントであり、偶数カウントはダ
ウンカウントである。無信号入力に対して、すなわちゼ
ロボルトのアナログ入力信号に対して、図中に示すレベ
ル１９９が、アップカウントＮ１′とダウンカウントＮ
２′とが共に等しいことを示している。従って、これら
２つのカウントは互いに他を打ち消す。図３に示す入力
アナログ信号では、周期Ｔ１中の正の入力アナログ電圧
はアップ／ダウンカウンター１５８にアップカウントＮ
１を生ずる。周期Ｔ２中の入力アナログ電圧の負の位相
中にアップ／ダウン・カウンター１５８はダウンカウン
トＮ２を発生する。同様に、アップ／ダウン・カウンタ
ー１５８は基準搬送波の正の位相中に、アップカウント
Ｎ３，Ｎ５、Ｎ７を発生し、一方、ダウンカウントＮ
２，Ｎ６、Ｎ８は基準搬送波の負の位相中に発生する。
この信号は１０ｋＨz のサイン波である。１０ｋＨz 基
準搬送波信号の周期は図の中でＴ１からＴ８によって示
してある。例えば、奇数周期は基準信号の正の位相を表
わし、偶数周期は基準信号の負の位相を表わす。これら
のそれぞれの周期において、図２のアップ／ダウン・カ
ウンター１５８は基準信号の位相によって一方向にある
いは他方向においてカウントする。図４はアップ／ダウ
ン・カウンター１５８の出力カウントを示す。このカウ
ントはＮ１からＮ８にわたって示してある。例えば、奇
数カウントはアップカウントであり、偶数カウントはダ
ウンカウントである。無信号入力に対して、すなわちゼ
ロボルトのアナログ入力信号に対して、図中に示すレベ
ル１９９が、アップカウントＮ１′とダウンカウントＮ
２′とが共に等しいことを示している。従って、これら
２つのカウントは互いに他を打ち消す。図３に示す入力
アナログ信号では、周期Ｔ１中の正の入力アナログ電圧
はアップ／ダウンカウンター１５８にアップカウントＮ
１を生ずる。周期Ｔ２中の入力アナログ電圧の負の位相
中にアップ／ダウン・カウンター１５８はダウンカウン
トＮ２を発生する。同様に、アップ／ダウン・カウンタ
ー１５８は基準搬送波の正の位相中に、アップカウント
Ｎ３，Ｎ５、Ｎ７を発生し、一方、ダウンカウントＮ
２，Ｎ６、Ｎ８は基準搬送波の負の位相中に発生する。
【００１９】関係式１から４までは本発明に係る改良を
用いた場合と用いない場合のアップ／ダウン・カウンタ
ー１５８のカウント間の関係を示している。アップカウ
ントからダウンカウントを減算して得られた累算カウン
トＮは、アップ／ダウンカウンター１５８によって前方
に送られる。 Ｎ 出力（Ｗ／Ｏ ＣＡＲＲＹ ＦＷＤ ＥＲＲＳ） ＝（Ｎ１＋Ｎ３＋Ｎ５＋Ｎ７）−（Ｎ２＋Ｎ４＋Ｎ６＋Ｎ８） （１） Ｎ 出力（理想状態） ＝（Ｎ１＋△Ｎ１＋Ｎ３＋△Ｎ３＋Ｎ５＋△Ｎ５＋Ｎ７＋△Ｎ７）− （Ｎ２＋△Ｎ２＋Ｎ４＋△Ｎ４＋Ｎ６＋△Ｎ６＋Ｎ８＋△Ｎ８） （２） Ｎ 出力（Ｗ／Ｏ ＣＡＲＲＹ ＦＷＤ） ＝（Ｎ１＋Ｎ３＋△Ｎ２＋Ｎ５＋△Ｎ４＋Ｎ７＋△Ｎ６）− （Ｎ２＋△Ｎ１＋Ｎ４＋△Ｎ３＋Ｎ６＋△Ｎ５＋Ｎ８＋△Ｎ７） （３） Ｎ 出力（Ｗ／Ｏ Ｃ．Ｆ.）−Ｎ ＯＵＴ（理想状態） ＝（２・△Ｎ２＋２・△Ｎ４＋２・△Ｎ６＋△Ｎ８）− （２・△Ｎ１＋２・△Ｎ３＋２・△Ｎ５＋２・△Ｎ７） （４） 式１は前進誤差送りが考えられていない場合のアップ／
ダウン・カウンター１５８の累算されたカウントを表わ
す。式２は理想状態におけるアップ／ダウンカウンター
１５８のカウント出力を示し、この理想状態において
は、△Ｎ１、△Ｎ３、△Ｎ５、△Ｎ７で表わされる部分
ビットはアップカウントに累算され、そして△Ｎ２、△
Ｎ４、△Ｎ６、△Ｎ８はダウンカウントに累算される。
この状態においては復調プロセスで誤差は発生しない。
用いた場合と用いない場合のアップ／ダウン・カウンタ
ー１５８のカウント間の関係を示している。アップカウ
ントからダウンカウントを減算して得られた累算カウン
トＮは、アップ／ダウンカウンター１５８によって前方
に送られる。 Ｎ 出力（Ｗ／Ｏ ＣＡＲＲＹ ＦＷＤ ＥＲＲＳ） ＝（Ｎ１＋Ｎ３＋Ｎ５＋Ｎ７）−（Ｎ２＋Ｎ４＋Ｎ６＋Ｎ８） （１） Ｎ 出力（理想状態） ＝（Ｎ１＋△Ｎ１＋Ｎ３＋△Ｎ３＋Ｎ５＋△Ｎ５＋Ｎ７＋△Ｎ７）− （Ｎ２＋△Ｎ２＋Ｎ４＋△Ｎ４＋Ｎ６＋△Ｎ６＋Ｎ８＋△Ｎ８） （２） Ｎ 出力（Ｗ／Ｏ ＣＡＲＲＹ ＦＷＤ） ＝（Ｎ１＋Ｎ３＋△Ｎ２＋Ｎ５＋△Ｎ４＋Ｎ７＋△Ｎ６）− （Ｎ２＋△Ｎ１＋Ｎ４＋△Ｎ３＋Ｎ６＋△Ｎ５＋Ｎ８＋△Ｎ７） （３） Ｎ 出力（Ｗ／Ｏ Ｃ．Ｆ.）−Ｎ ＯＵＴ（理想状態） ＝（２・△Ｎ２＋２・△Ｎ４＋２・△Ｎ６＋△Ｎ８）− （２・△Ｎ１＋２・△Ｎ３＋２・△Ｎ５＋２・△Ｎ７） （４） 式１は前進誤差送りが考えられていない場合のアップ／
ダウン・カウンター１５８の累算されたカウントを表わ
す。式２は理想状態におけるアップ／ダウンカウンター
１５８のカウント出力を示し、この理想状態において
は、△Ｎ１、△Ｎ３、△Ｎ５、△Ｎ７で表わされる部分
ビットはアップカウントに累算され、そして△Ｎ２、△
Ｎ４、△Ｎ６、△Ｎ８はダウンカウントに累算される。
この状態においては復調プロセスで誤差は発生しない。
【００２０】式３は、部分ビット誤差が算入されるが修
正されない場合のアップ／ダウン・カウンター１５８の
出力カウントＮを示す。例えば、△Ｎ２、△Ｎ４、△Ｎ
６がアップカウントに含まれ、△Ｎ１、△Ｎ３、△Ｎ
５、△Ｎ７がダウンカウントに含まれる。式２に示す理
想的状態と比較すると、部分ビット情報は誤ったカウン
トシーケンスとなる。式４は、理想状態を表わす式２
が、適正な修正をしなかった場合を表わす式３から減算
された場合に生じる誤差項を示す。システムから式４の
誤差項を除くには、例えば、２△Ｎ２の項をカウンター
の出力に加算することが必要である。同様に、△Ｎ１誤
差の影響を除くには、カウント２△Ｎ１をアップ／ダウ
ン・カウンター１５８から減算することが必要である。
正されない場合のアップ／ダウン・カウンター１５８の
出力カウントＮを示す。例えば、△Ｎ２、△Ｎ４、△Ｎ
６がアップカウントに含まれ、△Ｎ１、△Ｎ３、△Ｎ
５、△Ｎ７がダウンカウントに含まれる。式２に示す理
想的状態と比較すると、部分ビット情報は誤ったカウン
トシーケンスとなる。式４は、理想状態を表わす式２
が、適正な修正をしなかった場合を表わす式３から減算
された場合に生じる誤差項を示す。システムから式４の
誤差項を除くには、例えば、２△Ｎ２の項をカウンター
の出力に加算することが必要である。同様に、△Ｎ１誤
差の影響を除くには、カウント２△Ｎ１をアップ／ダウ
ン・カウンター１５８から減算することが必要である。
【００２１】図５は本発明に係る電圧−周波数変換器２
００の一実施例のブロック図である。この電圧−周波数
変換器２００は図１の電圧−周波数変換器と同じである
が、以下の部分が加えられている。この変換器２００で
は実際の積分器回路としての演算増幅器２１４への入力
端子２１２に入力電圧信号ＥＩＮを加える。直列入力抵
抗器２１６は入力端子２１２と演算増幅器２１４の反転
入力端子２１８の間に接続される。積分コンデンサー２
２０は演算増幅器２１４の出力端子２２２と反転入力端
子２１８の間に接続される。演算増幅器２１４の出力端
子２２２は比較器２２６の入力端子２２４に接続され
る。比較器の他方の入力端子２２８は、例えば基準接地
電位にされる。積分器の出力信号レベルが基準電圧レベ
ルを超えると、比較器２２６は出力端子２３０から出力
信号を出し、この出力信号は電荷注入カウンター回路２
３４の入力端子２３２に加えられる。電荷注入カウンタ
ー回路２３４の出力端子２３６は、比較器２２６からの
出力信号毎に一つの出力パルスを生じる。端子２３６の
出力パルスの繰返し率は、入力電圧信号ＥＩＮの振幅に
比例している。比較器２２６からの出力パルス毎に電荷
注入カウンター回路２３４は再平衡パルス信号を発生
し、この再平衡パルス信号は信号ライン２３８にのせら
れ、演算増幅器２１４の反転入力端子２１８に再平衡電
流源２４２を接続するスイッチ組立体を制御する。この
スイッチ組立体は信号ライン２３８の信号によって制御
される第１電流スイッチ２４０と、インバータ回路２４
３からの反転制御パルス信号により制御される第２電流
スイッチ２４１とから成る。第２電流スイッチ２４１は
電源２４２の出力を接地し、切り替え中の信号スパイク
を除く。信号ライン２３８の再平衡パルスのパルス幅は
電荷注入カウンター回路２３４により設定され、再平衡
電源２４２を演算増幅器２１４の反転入力端子２１８に
対し予め設定した時間だけ接続する。こうして次の積分
サイクルに備えて開始点へ積分器をリセットする再平衡
電荷を与えている。バイアス電源２４６はオフセット電
流を与えるため演算増幅器２１４の入力端子２１８に接
続され、入力信号の極性が一方だけであっても、両方で
あってもよいようにしている。
００の一実施例のブロック図である。この電圧−周波数
変換器２００は図１の電圧−周波数変換器と同じである
が、以下の部分が加えられている。この変換器２００で
は実際の積分器回路としての演算増幅器２１４への入力
端子２１２に入力電圧信号ＥＩＮを加える。直列入力抵
抗器２１６は入力端子２１２と演算増幅器２１４の反転
入力端子２１８の間に接続される。積分コンデンサー２
２０は演算増幅器２１４の出力端子２２２と反転入力端
子２１８の間に接続される。演算増幅器２１４の出力端
子２２２は比較器２２６の入力端子２２４に接続され
る。比較器の他方の入力端子２２８は、例えば基準接地
電位にされる。積分器の出力信号レベルが基準電圧レベ
ルを超えると、比較器２２６は出力端子２３０から出力
信号を出し、この出力信号は電荷注入カウンター回路２
３４の入力端子２３２に加えられる。電荷注入カウンタ
ー回路２３４の出力端子２３６は、比較器２２６からの
出力信号毎に一つの出力パルスを生じる。端子２３６の
出力パルスの繰返し率は、入力電圧信号ＥＩＮの振幅に
比例している。比較器２２６からの出力パルス毎に電荷
注入カウンター回路２３４は再平衡パルス信号を発生
し、この再平衡パルス信号は信号ライン２３８にのせら
れ、演算増幅器２１４の反転入力端子２１８に再平衡電
流源２４２を接続するスイッチ組立体を制御する。この
スイッチ組立体は信号ライン２３８の信号によって制御
される第１電流スイッチ２４０と、インバータ回路２４
３からの反転制御パルス信号により制御される第２電流
スイッチ２４１とから成る。第２電流スイッチ２４１は
電源２４２の出力を接地し、切り替え中の信号スパイク
を除く。信号ライン２３８の再平衡パルスのパルス幅は
電荷注入カウンター回路２３４により設定され、再平衡
電源２４２を演算増幅器２１４の反転入力端子２１８に
対し予め設定した時間だけ接続する。こうして次の積分
サイクルに備えて開始点へ積分器をリセットする再平衡
電荷を与えている。バイアス電源２４６はオフセット電
流を与えるため演算増幅器２１４の入力端子２１８に接
続され、入力信号の極性が一方だけであっても、両方で
あってもよいようにしている。
【００２２】搬送波基準信号の遷移の直前において積分
コンデンサー２２０に蓄積されている部分ビット情報を
補償するために、積分回路の出力端子の部分ビットアナ
ログ信号情報を追跡し、蓄積する手段を設けている。部
分ビットアナログ信号レベルは基準搬送波信号の位相遷
移の直前における積分器出力信号レベルに一致する。ス
イッチ２５０の共通端子２５２はコンデンサー２５４の
一方の極板に接続されている。コンデンサー２５４の大
きさは２×Ｃである（Ｃは積分コンデンサー２２０の容
量）。コンデンサー２５４の他方の極板は接地されてい
る。第１の位置ではスイッチ２５０はコンデンサー２５
４を端子２５６に接続し、端子２５６は積分器の出力端
子２２２に接続されている。第２の位置ではスイッチ２
５０はコンデンサー２５４を演算増幅器２１４の反転入
力端子に接続されている端子２５８に接続する。スイッ
チ２５０とスイッチ２４０とスイッチ２４１は例えばト
ランジスターあるいはその均等物を組込んだアナログス
イッチでよい。スイッチ２５０の位置は論理回路２６０
により制御される。スイッチ２５０が端子２５６に接す
ると、スイッチは試料／追従モードとなり、このこのモ
ードは積分器回路の出力端子２２２の電圧をサンプルす
る。スイッチ２５０が端子２５８に接すると、電荷回復
モードとなって、試料／追従モードでコンデンサー２５
４に蓄積された電荷は全て積分演算増幅器の反転入力端
子２１８に移される。論理回路２６０の端子２６２に試
料−追従／電荷−回復入力信号が加えられる。
コンデンサー２２０に蓄積されている部分ビット情報を
補償するために、積分回路の出力端子の部分ビットアナ
ログ信号情報を追跡し、蓄積する手段を設けている。部
分ビットアナログ信号レベルは基準搬送波信号の位相遷
移の直前における積分器出力信号レベルに一致する。ス
イッチ２５０の共通端子２５２はコンデンサー２５４の
一方の極板に接続されている。コンデンサー２５４の大
きさは２×Ｃである（Ｃは積分コンデンサー２２０の容
量）。コンデンサー２５４の他方の極板は接地されてい
る。第１の位置ではスイッチ２５０はコンデンサー２５
４を端子２５６に接続し、端子２５６は積分器の出力端
子２２２に接続されている。第２の位置ではスイッチ２
５０はコンデンサー２５４を演算増幅器２１４の反転入
力端子に接続されている端子２５８に接続する。スイッ
チ２５０とスイッチ２４０とスイッチ２４１は例えばト
ランジスターあるいはその均等物を組込んだアナログス
イッチでよい。スイッチ２５０の位置は論理回路２６０
により制御される。スイッチ２５０が端子２５６に接す
ると、スイッチは試料／追従モードとなり、このこのモ
ードは積分器回路の出力端子２２２の電圧をサンプルす
る。スイッチ２５０が端子２５８に接すると、電荷回復
モードとなって、試料／追従モードでコンデンサー２５
４に蓄積された電荷は全て積分演算増幅器の反転入力端
子２１８に移される。論理回路２６０の端子２６２に試
料−追従／電荷−回復入力信号が加えられる。
【００２３】図６〜８は図５の回路のタイミング関係を
示す。アップ／ダウン・カウンター駆動信号は、図６に
示すようにＤＳＢ−ＳＣ搬送波基準信号から得られる矩
形波である。例えばこの矩形波は周期が１００マイクロ
秒である。図７は、試料／追従−電荷／回復信号を示
し、この信号は周期が５０マイクロ秒の矩形波である。
図８は参照のため示したものであって、周期１００マイ
クロ秒、約１０ｋＨz の入力信号を示す。図８は、電圧
−周波数変換器が例えば、０〜８ＭＨz の出力周波数を
与えていることも示している。
示す。アップ／ダウン・カウンター駆動信号は、図６に
示すようにＤＳＢ−ＳＣ搬送波基準信号から得られる矩
形波である。例えばこの矩形波は周期が１００マイクロ
秒である。図７は、試料／追従−電荷／回復信号を示
し、この信号は周期が５０マイクロ秒の矩形波である。
図８は参照のため示したものであって、周期１００マイ
クロ秒、約１０ｋＨz の入力信号を示す。図８は、電圧
−周波数変換器が例えば、０〜８ＭＨz の出力周波数を
与えていることも示している。
【００２４】試料／追従−電荷／回復信号は、アップ／
ダウン・カウンターのためのアップ／ダウン制御信号の
縁と同期させている。アップ／ダウン・カウンターのカ
ウント方向がアップからダウンに、もしくはダウンから
アップに変化した場合は、積分器の出力端子２２２の電
圧はコンデンサー２５４により、すなわち端子２５６に
接しているスイッチ２５０によりサンプルされる。コン
デンサー２５４の値は、２×Ｃ、すなわちＣの２倍であ
るが、コンデンサー２２０に蓄積された電荷の２倍がコ
ンデンサー２５４に蓄積される。アップ／ダウン制御信
号の遷移後スイッチ２５０が端子２５８に接し、コンデ
ンサ２５２に蓄積された電荷を、アップ／ダウン・カウ
ンターにおける次の遷移の前に演算増幅器２１４の反転
入力端子２１８に注入せしめる。この注入された電荷は
部分ビットアナログ電圧の積分の２倍を表わす。部分ビ
ットとして電荷の２倍の大きさをもつ反対電荷がコンデ
ンサー２２０に注入される。コンデンサー２２０に蓄積
された電荷の２倍を、部分ビット毎に演算増幅器２１４
の端子２１８へ注入することの長期にわたる効果は、図
２のカウンター１５８の累算カウントに長期にわたる修
正を加えることである。
ダウン・カウンターのためのアップ／ダウン制御信号の
縁と同期させている。アップ／ダウン・カウンターのカ
ウント方向がアップからダウンに、もしくはダウンから
アップに変化した場合は、積分器の出力端子２２２の電
圧はコンデンサー２５４により、すなわち端子２５６に
接しているスイッチ２５０によりサンプルされる。コン
デンサー２５４の値は、２×Ｃ、すなわちＣの２倍であ
るが、コンデンサー２２０に蓄積された電荷の２倍がコ
ンデンサー２５４に蓄積される。アップ／ダウン制御信
号の遷移後スイッチ２５０が端子２５８に接し、コンデ
ンサ２５２に蓄積された電荷を、アップ／ダウン・カウ
ンターにおける次の遷移の前に演算増幅器２１４の反転
入力端子２１８に注入せしめる。この注入された電荷は
部分ビットアナログ電圧の積分の２倍を表わす。部分ビ
ットとして電荷の２倍の大きさをもつ反対電荷がコンデ
ンサー２２０に注入される。コンデンサー２２０に蓄積
された電荷の２倍を、部分ビット毎に演算増幅器２１４
の端子２１８へ注入することの長期にわたる効果は、図
２のカウンター１５８の累算カウントに長期にわたる修
正を加えることである。
【００２５】従って、１０ＫＨz 基準搬送波信号のそれ
ぞれの遷移後の次の再平衡パルスは、部分ビット情報に
関連する修正電荷の値に応じて、多少禁止される。論理
回路２６０は出力端子２６４に再平衡抑制信号を発生
し、この再平衡抑制信号は信号ライン２６６により電荷
注入カウンター２３４に送られる。こうして、アップ/
ダウンカウントに間違って数え込まれる部分ビット情報
は、残され保存される。この情報は基準搬送波の次の周
期５０マイクロ秒にへ転送され、アップ・ダウンカウン
トに正確に数え込まれる。このことにより長期の累積誤
差がディジタルカウンター内の累積情報に入り込むのを
防ぐことになる。このシステムは、部分ビット情報によ
りどのような量子化雑音が再生されようとこれを相当程
度減少せしめる。保存され転送される部分ビット情報は
アナログ情報であえり、この情報は極めて高度な分解能
によって再生され転送されることができる。
ぞれの遷移後の次の再平衡パルスは、部分ビット情報に
関連する修正電荷の値に応じて、多少禁止される。論理
回路２６０は出力端子２６４に再平衡抑制信号を発生
し、この再平衡抑制信号は信号ライン２６６により電荷
注入カウンター２３４に送られる。こうして、アップ/
ダウンカウントに間違って数え込まれる部分ビット情報
は、残され保存される。この情報は基準搬送波の次の周
期５０マイクロ秒にへ転送され、アップ・ダウンカウン
トに正確に数え込まれる。このことにより長期の累積誤
差がディジタルカウンター内の累積情報に入り込むのを
防ぐことになる。このシステムは、部分ビット情報によ
りどのような量子化雑音が再生されようとこれを相当程
度減少せしめる。保存され転送される部分ビット情報は
アナログ情報であえり、この情報は極めて高度な分解能
によって再生され転送されることができる。
【００２６】図９はディジタル部分ビット補正を行うデ
ィジタルシステム４００を示す。このシステムの入力端
子４０２に入力電圧ＥＩＮを加える。直列抵抗器４０４
は入力端子４０２と演算増幅器４０８の反転入力端子４
０６との間に接続され、この増幅器４０８は積分器とな
っている。積分コンデンサー４１０は反転入力端子４０
６と出力端子４１２との間に接続されている。非反転入
力端子４１４は接地基準電位とされている。演算増幅器
４０８の出力端子４１２は第１比較器回路４１８の入力
端子４１６に連結される。比較器回路４１８は、端子４
１６の入力信号が基準入力端子４２２の基準レベルを超
えると、それの出力端子４２０に出力信号を発生する。
図５の電荷注入カウンター２３４と同様に、電荷注入カ
ウンター４２４では、比較器４１８からの出力信号毎に
出力端子４２６に出力パルスを生じる。端子４２６の出
力パルスは信号ライン４２８で、オアゲート４３２の入
力端子４３０に加えられる。オアゲートの出力端子４３
４は１２ビットカウンター４３６の入力に接続されてい
る。信号バス４３８の１２ビットカウンター４３６から
の出力ビットは検出されたＤＳＢ−ＳＣ信号の最上位ビ
ットを表わす。カウンター４３６はアップ／ダウンカウ
ンターであって、このカウンターの方向は端子４４０に
加えられる基準搬送波信号により制御される。第２比較
器４５０の入力端子４５２は積分器の出力端子４１２に
接続されている。第２比較器４５０は信号ライン４５３
に制御信号を発生し、これを再平衡電源４５４に加え
る。演算増幅器４０８の端子４１２の出力の極性に応じ
て電流源４５４が双方向性の電流を供給する。電荷注入
カウンター回路４２４からのライン４５６の信号はスイ
ッチ組立体を制御し、電源４５４は第１スイッチ４５８
により演算増幅器４０８の反転入力端子４０６に接続さ
れる。また別の仕方としては、スイッチ４６０が電源４
５４の出力を接地する。
ィジタルシステム４００を示す。このシステムの入力端
子４０２に入力電圧ＥＩＮを加える。直列抵抗器４０４
は入力端子４０２と演算増幅器４０８の反転入力端子４
０６との間に接続され、この増幅器４０８は積分器とな
っている。積分コンデンサー４１０は反転入力端子４０
６と出力端子４１２との間に接続されている。非反転入
力端子４１４は接地基準電位とされている。演算増幅器
４０８の出力端子４１２は第１比較器回路４１８の入力
端子４１６に連結される。比較器回路４１８は、端子４
１６の入力信号が基準入力端子４２２の基準レベルを超
えると、それの出力端子４２０に出力信号を発生する。
図５の電荷注入カウンター２３４と同様に、電荷注入カ
ウンター４２４では、比較器４１８からの出力信号毎に
出力端子４２６に出力パルスを生じる。端子４２６の出
力パルスは信号ライン４２８で、オアゲート４３２の入
力端子４３０に加えられる。オアゲートの出力端子４３
４は１２ビットカウンター４３６の入力に接続されてい
る。信号バス４３８の１２ビットカウンター４３６から
の出力ビットは検出されたＤＳＢ−ＳＣ信号の最上位ビ
ットを表わす。カウンター４３６はアップ／ダウンカウ
ンターであって、このカウンターの方向は端子４４０に
加えられる基準搬送波信号により制御される。第２比較
器４５０の入力端子４５２は積分器の出力端子４１２に
接続されている。第２比較器４５０は信号ライン４５３
に制御信号を発生し、これを再平衡電源４５４に加え
る。演算増幅器４０８の端子４１２の出力の極性に応じ
て電流源４５４が双方向性の電流を供給する。電荷注入
カウンター回路４２４からのライン４５６の信号はスイ
ッチ組立体を制御し、電源４５４は第１スイッチ４５８
により演算増幅器４０８の反転入力端子４０６に接続さ
れる。また別の仕方としては、スイッチ４６０が電源４
５４の出力を接地する。
【００２７】演算増幅器４０８の出力端子４１２は、信
号ライン４７０を介して、サンプル・ホールド回路４７
４の端子４７２に接続されている。このサンプル・ホー
ルド回路は制御入力端子４７６を有し、この端子４７６
はサンプル・ホールド回路を活性化して、適当な時点に
おいて部分ビット情報に対応する積分器電圧をサンプル
する。サンプル・ホールド回路４７４の出力信号は信号
ライン４７８により８ビットアナログ／ディジタル変換
器４８２の入力端子４８０に送られ、この変換器４８２
は部分ビットアナログ信号情報をその部分ビットアナロ
グ信号に対応する２進コードワードに変換する。変換器
４８２の８出力ビットは信号バス４８４を介してディジ
タル加算器回路４８６の適当な入力端子に加えられる。
加算器４８６の出力信号はバス４８８で８ビットカウン
ター４９０の入力端子に加えられる。８ビットカウンタ
ー４９０の出力端子はバス４９８で一時記憶手段４９４
の入力端子に送られ、この記憶手段４９４の出力はバス
４９６で加算器４８６の第２の入力端子に送られる。こ
の構成は、部分ビットアナログ信号の順次のサンプルか
ら部分ビット情報を累算する累算器として働く。８ビッ
トカウンター４９０の出力ビットは復調されたＤＳＢ−
ＳＣ信号の最下位ビットを表わす。８ビットカウンター
４９０があふれると、カウンター４９０は、パルスを信
号ライン４９４に出して、このパルスはオアゲート４３
２の第２入力端子に入る。これによって、１２ビットカ
ウンター４３６は１だけ増し、こうして部分ビット情報
は１２ビットカウンターを漸増することによって取り込
まれる。１２ビットカウンター４３６の出力ビットは最
上位ビットを表わし、これは最下位ビットを表わす８ビ
ットカウンター４９０の出力ビットと２０ビット並列/
直列シフトレジスタ内で組み合わされる。シフトレジス
ター４９６内のビットは復調されたＤＳＢ−ＳＣ信号を
ディジタル・フォーマットで表わす。これらのビット
は、出力信号ライン４９８を介して直列方式でシフトレ
ジスター４９６から読み取れる。
号ライン４７０を介して、サンプル・ホールド回路４７
４の端子４７２に接続されている。このサンプル・ホー
ルド回路は制御入力端子４７６を有し、この端子４７６
はサンプル・ホールド回路を活性化して、適当な時点に
おいて部分ビット情報に対応する積分器電圧をサンプル
する。サンプル・ホールド回路４７４の出力信号は信号
ライン４７８により８ビットアナログ／ディジタル変換
器４８２の入力端子４８０に送られ、この変換器４８２
は部分ビットアナログ信号情報をその部分ビットアナロ
グ信号に対応する２進コードワードに変換する。変換器
４８２の８出力ビットは信号バス４８４を介してディジ
タル加算器回路４８６の適当な入力端子に加えられる。
加算器４８６の出力信号はバス４８８で８ビットカウン
ター４９０の入力端子に加えられる。８ビットカウンタ
ー４９０の出力端子はバス４９８で一時記憶手段４９４
の入力端子に送られ、この記憶手段４９４の出力はバス
４９６で加算器４８６の第２の入力端子に送られる。こ
の構成は、部分ビットアナログ信号の順次のサンプルか
ら部分ビット情報を累算する累算器として働く。８ビッ
トカウンター４９０の出力ビットは復調されたＤＳＢ−
ＳＣ信号の最下位ビットを表わす。８ビットカウンター
４９０があふれると、カウンター４９０は、パルスを信
号ライン４９４に出して、このパルスはオアゲート４３
２の第２入力端子に入る。これによって、１２ビットカ
ウンター４３６は１だけ増し、こうして部分ビット情報
は１２ビットカウンターを漸増することによって取り込
まれる。１２ビットカウンター４３６の出力ビットは最
上位ビットを表わし、これは最下位ビットを表わす８ビ
ットカウンター４９０の出力ビットと２０ビット並列/
直列シフトレジスタ内で組み合わされる。シフトレジス
ター４９６内のビットは復調されたＤＳＢ−ＳＣ信号を
ディジタル・フォーマットで表わす。これらのビット
は、出力信号ライン４９８を介して直列方式でシフトレ
ジスター４９６から読み取れる。
【図１】先行技術の電圧−周波数変換器のブロック図で
ある。
ある。
【図２】ＤＳＢ−ＳＣ信号の周波数符号化とディジタル
復調とを実施するシステムのブロック図である。
復調とを実施するシステムのブロック図である。
【図３】図１の電圧−周波数変換器への入力信号を示す
図である。
図である。
【図４】図１の電圧−周波数変換器と共に用いられる図
２のアップ／ダウン・カウンターＤＳＢ−ＳＣ復調器の
出力カウントを、図３の入力信号に対し示す。
２のアップ／ダウン・カウンターＤＳＢ−ＳＣ復調器の
出力カウントを、図３の入力信号に対し示す。
【図５】本発明に係る電圧−周波数変換器の一実施例の
ブロック図である。
ブロック図である。
【図６】図５の回路に対するタイミング・ダイアグラム
である。
である。
【図７】図５の回路に対するタイミング・ダイアグラム
である。
である。
【図８】図５の回路に対するタイミング・ダイアグラム
である。
である。
【図９】ディジタル補間法を用いる電圧−周波数変換器
の別の実施例のブロック図である。
の別の実施例のブロック図である。
１０ 電圧−周波数変換器回路 １２，１８，２４，２８，３２，４４，１５６ 入力端
子 １４ 演算増幅器 １６ 直列入力抵抗器 ２０ 積分コンデンサー ２２，３０，３６ 出力端子 ２６ 比較器 ３４ 論理回路 ３８ 信号ライン ４２ 再平衡電源 ４６ バイアス電源 １３０ システム １３２，１５６ 入力端子 １３４ 両側波帯抑圧搬送波変調器 １３６，１４０，１４４ 信号ライン １３８ 基準搬送波周波数源 １４２ 増幅器 １４６ 線形帰還増幅器 １４８ 加算器 １５０ 動的整形回路増幅器 １５３ 帰還信号ライン １５４ 電圧−周波数変換器 １５８ アップ／ダウン周波数カウンター １６０ アップ／ダウン制御端子 ２００ 改善された電圧−周波数変換器 ２１２，２１８，２２４，２２８，２３２ 入力端子 ２１４ 演算増幅器 ２１６ 直列入力抵抗器 ２２０ 積分コンデンサー ２２２，２３０ 出力端子 ２２６ 比較器 ２３４ 電荷注入カウンター回路 ２４２ 再平衡電源 ２４０ 第１電流スイッチ ２４１ 第２電流スイッチ ２４３ インバータ回路 ２４６ バイアス電源 ２５０ スイッチ ２５２ 共通端子 ２５４ コンデンサー ２５６，２５８，２６２ 端子 ２６０ 論理回路 ２６４ 出力端子 ２６６，４２６，４５３，４７８ 信号ライン ４００ ディジタルシステム ４０２，４０６，４１４，４１６，４２２，４５２，４
８０ 入力端子 ４０４ 直列抵抗器 ４０８ 演算増幅器 ４１０ 積分コンデンサー ４１２，４２０，４３４ 出力端子 ４１８ 第１比較器回路 ４２４ 電荷注入カウンター ４３２ オアゲート ４３６ １２ビットカウンター ４３８，４８８，４９２，４９５ 信号ブス ４５０ 第２比較器 ４５４ 再平衡電源 ４５８ 第１スイッチ ４７４ 試料及び保持回路 ４８４ ８ビットアナログ／ディジタル変換器 ４９０ ８ビットカウンタ ４９４ 一時的記憶手段 ４８６ 加算器
子 １４ 演算増幅器 １６ 直列入力抵抗器 ２０ 積分コンデンサー ２２，３０，３６ 出力端子 ２６ 比較器 ３４ 論理回路 ３８ 信号ライン ４２ 再平衡電源 ４６ バイアス電源 １３０ システム １３２，１５６ 入力端子 １３４ 両側波帯抑圧搬送波変調器 １３６，１４０，１４４ 信号ライン １３８ 基準搬送波周波数源 １４２ 増幅器 １４６ 線形帰還増幅器 １４８ 加算器 １５０ 動的整形回路増幅器 １５３ 帰還信号ライン １５４ 電圧−周波数変換器 １５８ アップ／ダウン周波数カウンター １６０ アップ／ダウン制御端子 ２００ 改善された電圧−周波数変換器 ２１２，２１８，２２４，２２８，２３２ 入力端子 ２１４ 演算増幅器 ２１６ 直列入力抵抗器 ２２０ 積分コンデンサー ２２２，２３０ 出力端子 ２２６ 比較器 ２３４ 電荷注入カウンター回路 ２４２ 再平衡電源 ２４０ 第１電流スイッチ ２４１ 第２電流スイッチ ２４３ インバータ回路 ２４６ バイアス電源 ２５０ スイッチ ２５２ 共通端子 ２５４ コンデンサー ２５６，２５８，２６２ 端子 ２６０ 論理回路 ２６４ 出力端子 ２６６，４２６，４５３，４７８ 信号ライン ４００ ディジタルシステム ４０２，４０６，４１４，４１６，４２２，４５２，４
８０ 入力端子 ４０４ 直列抵抗器 ４０８ 演算増幅器 ４１０ 積分コンデンサー ４１２，４２０，４３４ 出力端子 ４１８ 第１比較器回路 ４２４ 電荷注入カウンター ４３２ オアゲート ４３６ １２ビットカウンター ４３８，４８８，４９２，４９５ 信号ブス ４５０ 第２比較器 ４５４ 再平衡電源 ４５８ 第１スイッチ ４７４ 試料及び保持回路 ４８４ ８ビットアナログ／ディジタル変換器 ４９０ ８ビットカウンタ ４９４ 一時的記憶手段 ４８６ 加算器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−13520（ＪＰ，Ａ) 特開 昭62−245822（ＪＰ，Ａ) 欧州特許出願公開364273（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/06
Claims (16)
- 【請求項１】 ＤＳＢ−ＳＣ（両側波帯抑圧搬送波）入
力信号を周波数符号化出力信号に変換する装置におい
て： 入力信号を積分する手段と； その積分された信号に応答して、それが予め定めたレベ
ルに達したとき出力パルスを発生する手段と； 出力パルスに応答してその積分された信号を初期レベル
にリセットする手段と； 出力パルスに応答するアップ／ダウン・カウンターと； ＤＳＢ−ＳＣ信号に対する基準搬送波の位相遷移に対応
してアップカウント・モードとダウン・カウント・モー
ドとの間でアップ／ダウン・カウンターを切換える手段
と； 前記の積分された信号のレベルに対応する信号を基準搬
送波の位相遷移時に記憶する手段と； 積分はされているが位相遷移の時点で出力パルスを生ず
るに充分なレベルには到達していない信号を考慮して前
記の記憶された信号に従ってアップ／ダウン・カウンタ
ーのカウントを調整する手段とを備えることを特徴とす
る変換装置。 - 【請求項２】 カウントを調整する手段が、遷移時点に
おいて前記の積分された信号のレベルによって決められ
た量だけ遷移後に前記の積分された信号のレベルを減ず
る手段を含む請求項１に記載の変換装置。 - 【請求項３】 信号を記憶する手段が、遷移の時点で前
記の積分された信号のレベルに対応するディジタル信号
をつくる手段を含み、そしてカウントを調整する手段が
そのディジタル信号をカウントと組み合わせる手段を含
む請求項１に記載の変換装置。 - 【請求項４】 ＤＳＢ−ＳＣ入力信号を周波数符号化出
力信号に変換する装置において： 入力信号を積分する積分器と； その積分された信号に応答して、それが予め定めたレベ
ルに達したとき出力パルスを発生する手段と； 出力パルスに応答してその積分された信号を初期レベル
にリセットする手段と； 出力パルスに応答するアップ／ダウン・カウンターと； ＤＳＢ−ＳＣ信号に対する基準搬送波の位相遷移に対応
してアップカウント・モードとダウン・カウント・モー
ドとの間でアップ／ダウン・カウンターを切換える手段
と； 記憶コンデンサーと； 基準搬送波内の位相遷移時点における前記の積分された
信号のレベルに対応する電荷を前記の記憶コンデンサー
に蓄積する手段と； 遷移時点における前記の積分された信号のレベルの２倍
に相当する量だけ前記の積分された信号のレベルを減ず
るため遷移後に前記の積分器へその蓄積された電荷を加
える手段とを備えることを特徴とする変換装置。 - 【請求項５】 前記の積分器は演算増幅器と、この演算
増幅器の出力端子と反転入力端子との間に連結された積
分コンデンサとを有し、前記の記憶コンデンサは積分コ
ンデンサの２倍の容量を有し、そして前記の積分器へそ
の蓄積された電荷を加える手段は、前記の記憶コンデン
サを前記の演算増幅器の反転入力に接続する手段を含ん
でいる請求項４に記載の変換装置。 - 【請求項６】 ＤＳＢ−ＳＣ入力信号を周波数符号化出
力信号に変換する装置において： 入力信号を積分する手段と； その積分された信号に応答して、それが予め定めたレベ
ルに達したとき出力パルスを発生する手段と； 出力パルスに応答してその積分された信号を初期レベル
にリセットする手段と； 出力パルスに応答して前記の入力信号に対応する復調信
号のための最上位ビット情報を与えるアップ／ダウン・
カウンターと； 前記の入力信号のための基準搬送波内の位相遷移に応答
してアップ・カウント・モードとダウン・カウント・モ
ードとの間で前記のアップ／ダウン・カウンターを切換
える手段と； 基準搬送波内の位相遷移の時点における前記の積分され
た信号のレベルに応答して前記の入力信号に対応する復
調信号のための最下位ビット情報を含むディジタル信号
をつくるため手段と； 最上位ビット情報と最下位ビット情報とを含む信号を結
合して出力信号をつくる手段とを備えることを特徴とす
る変換装置。 - 【請求項７】 最下位ビット情報を含む信号をつくる手
段が、 基準搬送波内の順次の遷移時において前記の積分された
信号のレベルに対応するディジタルワードをつくるアナ
ログ／ディジタル変換器と、 順次の遷移毎にディジタルワードを加算する手段を有す
る累算器と、 この累算器に桁あふれが生じたとき前記のアップ／ダウ
ン・カウンター内のカウントを漸増する手段とを有する
請求項６に記載の変換装置。 - 【請求項８】 最上位ビット情報と最下位ビット情報と
を含む信号を結合して出力信号をつくる手段が、ビット
情報を含む信号を加えるシフトレジスターと、このシフ
トレジスターからの情報を直列方式で読み取る手段とを
有する請求項６に記載の変換装置。 - 【請求項９】 ＤＳＢ−ＳＣ入力信号を周波数符号化出
力信号に変換する方法において、 入力信号を積分し； その積分した入力信号を監視し、その積分した入力信号
が予め設定したレベルに到達すると出力パルスを発生
し、 前記の積分された信号を出力パルスに応答して初期レベ
ルにリセットし、 出力パルスに応答してアップ／ダウン・カウンターを進
行させ、 前記の入力信号のための基準搬送波における位相遷移に
応答してアップカウント・モードとダウンカウント・モ
ードとの間でアップ／ダウン・カウンターを、切換え、 基準搬送波内の位相遷移時における前記の積分された信
号のレベルに対応する信号を記憶し、 積分はされているが、遷移の時点で出力パルスを生ずる
に充分なレベルに到達していない信号を考慮して前記の
記憶された信号に従ってアップ／ダウン・カウンターの
カウントを調整することを特徴とする変換方法。 - 【請求項１０】 遷移時点における前記の積分された信
号のレベルだけ遷移後前記の積分された信号のレベルを
減ずることによってカウントを調整する請求項９に記載
の変換方法。 - 【請求項１１】 遷移時点における前記の積分された信
号のレベルに対応するディジタル信号をつくることによ
って信号を記憶し、そしてそのディジタル信号をカウン
トに組み合わせることによってカウントを調整する請求
項９に記載の変換方法。 - 【請求項１２】 ＤＳＢ−ＳＣ入力信号を周波数符号化
出力信号に変換する方法において： 積分器内で前記の入力信号を積分し； その積分された入力信号を監視し、それが予め設定した
レベルに到達すると出力パルスを発生し、 前記の積分された信号を出力パルスに応答して初期レベ
ルにリセットし、 出力パルスに応答してアップ／ダウン・カウンターを進
行させ、 前記の入力信号のための基準搬送波内の位相遷移に対応
してアップカウント・モードとダウンカウント・モード
との間でアップ／ダウン・カウンターを切換え、 基準搬送波内の位相遷移時における前記の積分された信
号のレベルに対応する電荷を記憶コンデンサーに蓄積
し、 その蓄積した電荷を遷移後前記の積分器へ加えて、遷移
時点における前記の積分された信号のレベルの２倍に相
当する量だけ前記の積分された信号のレベルを減ずるこ
とを特徴とする変換方法。 - 【請求項１３】 積分器は，演算増幅器と、この演算増
幅器の出力端子と反転入力端子との間に接続された積分
コンデンサーとを有し、前記の記憶コンデンサーは前記
の積分コンデンサーの２倍の容量を有し、そして前記の
記憶コンデンサーを前記の演算増幅器の反転入力に接続
して前記の積分器に前記の蓄積させた電荷を加える請求
項１２に記載の変換方法。 - 【請求項１４】 ＤＳＢ−ＳＣ入力信号を周波数符号化
出力信号に変換する方法において、 入力信号を積分し、 その積分した入力信号を監視し、それが予め設定したレ
ベルに到達すると出力パルスを発生し、 この出力パルスに応答して前記の積分された信号を初期
レベルにリセットし、 出力パルスをアップ/ダウン・カウンタに加えて、前記
の入力信号に対応する復調信号のための最上位ビット情
報を含む信号をつくり、 前記の入力信号のための基準搬送波内の位相遷移に応答
してアップ/ダウンカウンタをアップカウント・モード
とダウンカウント・モードとの間で切換え、 基準搬送波内の位相遷移時点における前記の積分された
信号のレベルを前記の入力信号に対応する復調信号のた
めの最下位ビット情報を含むディジタル信号に変換し、 最上位ビット情報を含む信号と最下位ビット情報を含む
信号とを組み合わせて出力信号をつくることを特徴とす
る変換方法。 - 【請求項１５】 最下位ビット情報を含む信号が、 基準搬送波内の順次の遷移時における前記の積分された
信号のレベルに対応するディジタルワードをつくり、 累算器内の順次の遷移毎にディジタルワードを累算し、 累算器内に桁あふれが生じるとアップ／ダウン・カウン
ターのカウントを漸増することによってつくられる請求
項１４に記載の方法。 - 【請求項１６】 ビット情報を含む信号は前記信号をシ
フト・レジスターの入力に加えることによって組み合わ
され、そして直列方式でシフト・レジスターから出る情
報を読み取って出力信号をつくる請求項１４に記載の変
換方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/529,972 US4994807A (en) | 1990-05-25 | 1990-05-25 | Voltage-to-frequency converter |
| US529972 | 1990-05-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122256A JPH05122256A (ja) | 1993-05-18 |
| JP3121857B2 true JP3121857B2 (ja) | 2001-01-09 |
Family
ID=24111945
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| Application Number | Title | Priority Date | Filing Date |
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| JP03119701A Expired - Fee Related JP3121857B2 (ja) | 1990-05-25 | 1991-05-24 | Ｄｓｂ−ｓｃ入力信号を周波数符号化出力信号に変換する装置と方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4994807A (ja) |
| EP (1) | EP0467509B1 (ja) |
| JP (1) | JP3121857B2 (ja) |
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| DE (1) | DE69123397T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014104967A (ja) * | 2012-11-26 | 2014-06-09 | Nisshin Denki:Kk | 駆動軸活用発電装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126743A (en) * | 1990-05-25 | 1992-06-30 | New Sd, Inc. | System and method for converting a DSB input signal to a frequency encoded output signal |
| WO1999019983A1 (en) | 1997-10-15 | 1999-04-22 | Maxim Integrated Products, Inc. | Single supply voltage to frequency converter optimized for low voltage sensing above and below ground |
| US6285310B1 (en) * | 2000-08-18 | 2001-09-04 | Sartorius Aktiengesellschaft | Integrating analog/digital converter |
| WO2007019498A2 (en) * | 2005-08-08 | 2007-02-15 | University Of Florida Research Foundation, Inc. | Device and methods for biphasis pulse signal coding |
| EP3447481B1 (en) * | 2017-08-21 | 2022-03-02 | Sciosense B.V. | Method for operating a gas sensor arrangement and gas sensor arrangement |
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|---|---|---|---|---|
| JPS5168164A (en) * | 1974-12-10 | 1976-06-12 | Tokyo Shibaura Electric Co | Aad henkanki |
| US4529965A (en) * | 1983-05-03 | 1985-07-16 | Racal Data Communications | Switched-capacitor circuit analog-to-digital converter |
| JPH0813004B2 (ja) * | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | Ａ／ｄ変換器 |
| US4980687A (en) * | 1988-10-13 | 1990-12-25 | Systron Donner | Digital demodulator |
-
1990
- 1990-05-25 US US07/529,972 patent/US4994807A/en not_active Expired - Lifetime
-
1991
- 1991-05-13 AT AT91304288T patent/ATE146021T1/de not_active IP Right Cessation
- 1991-05-13 EP EP91304288A patent/EP0467509B1/en not_active Expired - Lifetime
- 1991-05-13 DE DE69123397T patent/DE69123397T2/de not_active Expired - Fee Related
- 1991-05-24 JP JP03119701A patent/JP3121857B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014104967A (ja) * | 2012-11-26 | 2014-06-09 | Nisshin Denki:Kk | 駆動軸活用発電装置 |
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|---|---|
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| ATE146021T1 (de) | 1996-12-15 |
| EP0467509A2 (en) | 1992-01-22 |
| US4994807A (en) | 1991-02-19 |
| DE69123397T2 (de) | 1997-04-24 |
| EP0467509B1 (en) | 1996-12-04 |
| EP0467509A3 (en) | 1993-02-24 |
| DE69123397D1 (de) | 1997-01-16 |
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