JPS62157423A - 改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置 - Google Patents
改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置Info
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- JPS62157423A JPS62157423A JP61301869A JP30186986A JPS62157423A JP S62157423 A JPS62157423 A JP S62157423A JP 61301869 A JP61301869 A JP 61301869A JP 30186986 A JP30186986 A JP 30186986A JP S62157423 A JPS62157423 A JP S62157423A
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- Manipulation Of Pulses (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は一般に通信回路に関し、さらに詳しく述べれ
ば、ＰＣＭコンボ（Ｃｏｍｂｏ）チップと普通呼ばれる
パルス符号変調（ＰＣＭ）通信システムに用いられる半
導体チップの回路に関する。
ば、ＰＣＭコンボ（Ｃｏｍｂｏ）チップと普通呼ばれる
パルス符号変調（ＰＣＭ）通信システムに用いられる半
導体チップの回路に関する。
パルス符号変調電話システムは２つの基本通路から成る
ものと考えられる。第１通路は、２つの主素子が周波数
範囲３００Ｈ２〜３４００Ｈｚの帯域フィルタおよびア
ナログ・ディジタル（符号器）変換器である送信通路で
ある。第２通路は受信通路であり、ディジタル・アナロ
グ（符号解読器）変換器の第１段とそれに続（遮断周波
数３４００Ｈｚの低域フィルタとを備えている。通信回
路の技術では、組合せチップすなわちコンポ・チップと
は送受信両通路の回路構成部品を含む集積回路に用いら
れる名称である。
ものと考えられる。第１通路は、２つの主素子が周波数
範囲３００Ｈ２〜３４００Ｈｚの帯域フィルタおよびア
ナログ・ディジタル（符号器）変換器である送信通路で
ある。第２通路は受信通路であり、ディジタル・アナロ
グ（符号解読器）変換器の第１段とそれに続（遮断周波
数３４００Ｈｚの低域フィルタとを備えている。通信回
路の技術では、組合せチップすなわちコンポ・チップと
は送受信両通路の回路構成部品を含む集積回路に用いら
れる名称である。
組合せチップを実施するデバイスに生じることがある１
つの問題は、帯域フィルタ出力信号に固有の直流電圧オ
フセットから生じる送信通路内に作られる変換誤差であ
る。フィルタ出力の直流電圧オフセットは信号を含む情
報として符号化され、したがって符号化された送信信号
内の誤差信号として検出される。この誤差源を最小にす
るため、ＣＣＩＴＴおよびＡＴ＆Ｔ仕様書のようなシス
テム仕様書は、許容誤差を７ミリボルト以下の値に制限
している。しかし、７ミリボルトという数字は、現在の
技術を使用するデバイスに実際に発見される誤差よりも
事実上低いことがある。したがって、誤差信号を現在の
仕様書の値以下に減少させることが通信システムにとっ
て重要となる。
つの問題は、帯域フィルタ出力信号に固有の直流電圧オ
フセットから生じる送信通路内に作られる変換誤差であ
る。フィルタ出力の直流電圧オフセットは信号を含む情
報として符号化され、したがって符号化された送信信号
内の誤差信号として検出される。この誤差源を最小にす
るため、ＣＣＩＴＴおよびＡＴ＆Ｔ仕様書のようなシス
テム仕様書は、許容誤差を７ミリボルト以下の値に制限
している。しかし、７ミリボルトという数字は、現在の
技術を使用するデバイスに実際に発見される誤差よりも
事実上低いことがある。したがって、誤差信号を現在の
仕様書の値以下に減少させることが通信システムにとっ
て重要となる。
まず第１図から、ＰＣＭ送信通路内の直流電圧オフセッ
トを減少するために現在使用されている方式が図示され
ている。この解決法は符号ビットの積分として説明する
ことができ、パルス符号変調出力信号についてシステム
直流電圧オフセットの打消しを与える。アナログ入力信
号は、初期設定段階後にかぎりフィルタ１１に加えられ
るが、初期設定段階の間はアナログ入力信号が内部接地
される。
トを減少するために現在使用されている方式が図示され
ている。この解決法は符号ビットの積分として説明する
ことができ、パルス符号変調出力信号についてシステム
直流電圧オフセットの打消しを与える。アナログ入力信
号は、初期設定段階後にかぎりフィルタ１１に加えられ
るが、初期設定段階の間はアナログ入力信号が内部接地
される。
初期設定段階の間、フィルタ１１からの出力信号は組合
せ回路１１ａにおいて積分回路１３からの信号と組み合
わされ、アナログ・ディジタル変換器１２に加えられる
。アナログ・ディジタル変換器１２の出力信号はパルス
符号変調出力信号であり、その出力信号の符号は積分回
路１３の入力端子に加えられる。この回路がどう作動し
得るかの理解は、第２図に示される時間の関数として回
路信号を考えることによって得られる。第２ｂ図、第２
ｃ図および第２ｄ図は第２ａ図に示されるオフセット電
圧の存在の識別後にその一定の時間間隔で第１図の回路
に何が起こるかを示すものである。アナログ・ディジタ
ル変換器１２の出力には正信号が存在するので、正符号
のビット信号は積分回路１３の入力に加えられ、この回
路は正符号のビット信号を受信すると同時に積分回路出
力信号（第２ｂ図に示されている）をルベル減少させる
働きをする。かくて、積分回路１３の入力に正符号のビ
ット信号を加えると生じる減少された積分出力信号によ
って、アナログ・ディジタル変換器１２の入力信号（第
２Ｃ図参照）は、積分出力信号が減少される（第２ｂ図
参照）都度それに対応して減少される。
せ回路１１ａにおいて積分回路１３からの信号と組み合
わされ、アナログ・ディジタル変換器１２に加えられる
。アナログ・ディジタル変換器１２の出力信号はパルス
符号変調出力信号であり、その出力信号の符号は積分回
路１３の入力端子に加えられる。この回路がどう作動し
得るかの理解は、第２図に示される時間の関数として回
路信号を考えることによって得られる。第２ｂ図、第２
ｃ図および第２ｄ図は第２ａ図に示されるオフセット電
圧の存在の識別後にその一定の時間間隔で第１図の回路
に何が起こるかを示すものである。アナログ・ディジタ
ル変換器１２の出力には正信号が存在するので、正符号
のビット信号は積分回路１３の入力に加えられ、この回
路は正符号のビット信号を受信すると同時に積分回路出
力信号（第２ｂ図に示されている）をルベル減少させる
働きをする。かくて、積分回路１３の入力に正符号のビ
ット信号を加えると生じる減少された積分出力信号によ
って、アナログ・ディジタル変換器１２の入力信号（第
２Ｃ図参照）は、積分出力信号が減少される（第２ｂ図
参照）都度それに対応して減少される。
したがって、この方法によって積分出力信号が受信され
たアナログ・ディジタル変換器の入力信号に負符号のビ
ット信号（これは第２ｄ図において「０」ビット信号と
して示されている）を作らせる低い値に達する時点が得
られる。これは積分回路１３に増加した出力電圧を作ら
せ、次にこれによってアナログ・ディジタル変換器１２
の入力は一段と正になりそれによって出力の正符号ビッ
ト信号（第２ｄ図に示される「１」ビット信号）を作る
が、この信号はフィルタ１１からの電圧オフセ・ノドの
補償が達成されたことを示す交互の正負符号ビット信号
の一部である。
たアナログ・ディジタル変換器の入力信号に負符号のビ
ット信号（これは第２ｄ図において「０」ビット信号と
して示されている）を作らせる低い値に達する時点が得
られる。これは積分回路１３に増加した出力電圧を作ら
せ、次にこれによってアナログ・ディジタル変換器１２
の入力は一段と正になりそれによって出力の正符号ビッ
ト信号（第２ｄ図に示される「１」ビット信号）を作る
が、この信号はフィルタ１１からの電圧オフセ・ノドの
補償が達成されたことを示す交互の正負符号ビット信号
の一部である。
第３図から、第１図の積分回路１３を実施する先行技術
の回路が示されている。符号ビット信号は、正負基準電
圧すなわち＋■えまたは−Ｖ。
の回路が示されている。符号ビット信号は、正負基準電
圧すなわち＋■えまたは−Ｖ。
のいずれかを選択する選択回路３１に加えられかつこの
電圧を第３図に示される等式の入力である選択回路３１
の出力端子に加える。スイッチ３２によって大地に放電
されたコンデンサＣ１はいま、選択回路３１と演算増幅
器３３の反転端子との間に結合されている。増幅器３３
の非反転端子は大地電圧に結合されている。選択回路３
１の出力端子における＋■□または一部、電圧は第３図
に示される等式によりｌｌａに対する出力信号を作る。
電圧を第３図に示される等式の入力である選択回路３１
の出力端子に加える。スイッチ３２によって大地に放電
されたコンデンサＣ１はいま、選択回路３１と演算増幅
器３３の反転端子との間に結合されている。増幅器３３
の非反転端子は大地電圧に結合されている。選択回路３
１の出力端子における＋■□または一部、電圧は第３図
に示される等式によりｌｌａに対する出力信号を作る。
フィルタ１１で積分出力信号を受信するときに作られる
ひずみまたは誤差信号の影響を減少させるために、積分
回路の出力信号（第２ｂ参照）の変化の度合を最小に押
えるように、Ｃ１はＣ２よりはるかに小である。こうし
て、演算増幅器３３の出力端子における電圧の値は、フ
ィルタ１１のオフセット出力を補償する値に徐々に近づ
くと思われる。
ひずみまたは誤差信号の影響を減少させるために、積分
回路の出力信号（第２ｂ参照）の変化の度合を最小に押
えるように、Ｃ１はＣ２よりはるかに小である。こうし
て、演算増幅器３３の出力端子における電圧の値は、フ
ィルタ１１のオフセット出力を補償する値に徐々に近づ
くと思われる。
初期設定後、アナログ入力信号はフィルタ１１に加えら
れる。しかし、第１図および第３図の先行技術の回路で
は、アナログ入力信号をいつでも正確に表示するＰＣＭ
出力信号を作る点で問題がある。例えば、初期設定後フ
ィルタ１１に加えられるアナログ入力信号が完全に正弦
波形であるならば（この場合平均値は０であり、すなわ
ち正弦波アナログ入力信号の正部分の量は正弦波アナロ
グ入力信号の負部分の量に等しい）、先行技術の回路は
一般にフィルタ１１に加えられるアナログ入力信号を表
わすＰＣＭ出力信号を作ることがある（ただし正弦波ア
ナログ入力信号の正負サイクルの振幅中に積分回路１３
によって作られる固有のひずみを除く）。しかし、アナ
ログ入力信号がその波形の対応する正（または負）の部
分より時間的に長いその波形の負部分（または正部分）
を有する（ある音声影信号におけるような）状況では、
波形のより長い周期の負部分（または波形のより長い周
期の正部分）について増加した電圧信号を作る積分回路
１３の作動により作られるひずみは、ＰＣＭ出力信号を
ひずませ、アナログ入力信号を正確に表示しない。
れる。しかし、第１図および第３図の先行技術の回路で
は、アナログ入力信号をいつでも正確に表示するＰＣＭ
出力信号を作る点で問題がある。例えば、初期設定後フ
ィルタ１１に加えられるアナログ入力信号が完全に正弦
波形であるならば（この場合平均値は０であり、すなわ
ち正弦波アナログ入力信号の正部分の量は正弦波アナロ
グ入力信号の負部分の量に等しい）、先行技術の回路は
一般にフィルタ１１に加えられるアナログ入力信号を表
わすＰＣＭ出力信号を作ることがある（ただし正弦波ア
ナログ入力信号の正負サイクルの振幅中に積分回路１３
によって作られる固有のひずみを除く）。しかし、アナ
ログ入力信号がその波形の対応する正（または負）の部
分より時間的に長いその波形の負部分（または正部分）
を有する（ある音声影信号におけるような）状況では、
波形のより長い周期の負部分（または波形のより長い周
期の正部分）について増加した電圧信号を作る積分回路
１３の作動により作られるひずみは、ＰＣＭ出力信号を
ひずませ、アナログ入力信号を正確に表示しない。
したがって、先行技術のＰＣＭ回路で識別された上記の
問題を克服し得る改良されたパルス符号変調回路が必要
であると考えられていた。
問題を克服し得る改良されたパルス符号変調回路が必要
であると考えられていた。
また、アナログ入力信号が存在しない間に作動し得る改
良されたＰＣＭ回路を提供することも必要である。
良されたＰＣＭ回路を提供することも必要である。
本発明の１つの目的は、改良されたパルス符号変調組合
せチップ回路を提供することである。
せチップ回路を提供することである。
本発明のもう１つの目的は、送信通路内にある帯域フィ
ルタのオフセット電圧をも補償する改良されたＰＣＭ［
合せチップ回路を提供することである。
ルタのオフセット電圧をも補償する改良されたＰＣＭ［
合せチップ回路を提供することである。
本発明のなおもう１つの目的は、出力ＰＣＭ信号に影響
を及ぼさずに、温度変化により変わることがあるフィル
タからの変化するオフセット電圧を補償する改良された
ＰＣＭ回路を提供することである。
を及ぼさずに、温度変化により変わることがあるフィル
タからの変化するオフセット電圧を補償する改良された
ＰＣＭ回路を提供することである。
上記その他の目的は、本発明により、初期設定工程にお
けるシステム・オフセットの値を検出してディジタル記
憶する回路によって達成される。このオフセット値は信
号が存在する間一定に保たれる。システム・オフセット
の長期変化を補償するように、人力アナログ信号の欠如
を検出する装置が具備される。入力アナログ信号が欠如
するときは、専用のレジスタ（アップ・ダウン・カウン
タ）に記憶されたオフセット電圧を修正する値が更新さ
れる。すべてのフレームにおいて、レジスタ（アップ・
ダウン・カウンタ）に記憶された値は、ディジタル・ア
ナログ変換後、アナログ・ディジタル変換器の加算節点
で入力信号に加算される。
けるシステム・オフセットの値を検出してディジタル記
憶する回路によって達成される。このオフセット値は信
号が存在する間一定に保たれる。システム・オフセット
の長期変化を補償するように、人力アナログ信号の欠如
を検出する装置が具備される。入力アナログ信号が欠如
するときは、専用のレジスタ（アップ・ダウン・カウン
タ）に記憶されたオフセット電圧を修正する値が更新さ
れる。すべてのフレームにおいて、レジスタ（アップ・
ダウン・カウンタ）に記憶された値は、ディジタル・ア
ナログ変換後、アナログ・ディジタル変換器の加算節点
で入力信号に加算される。
本発明の上記その他の特徴は、図面と共に下記の説明を
読むことにより理解されると思う。
読むことにより理解されると思う。
次に第４図から、アナログ入力信号は帯域フィルタ１１
に加えられる。フィルタ１１からの出力信号は、アナロ
グ・ディジタル変換回路１２と組み合わされる組合せ回
路１２ａと組み合わされる加算節点に加えられる。アナ
ログ・ディジタル変換器１２の出力信号は、回路のパル
ス符号変調出力信号である。パルス符号変調出力信号か
らの符号はアップ・ダウン・カウンタ４１に加えられ、
かつ論理排他的オア・ゲート４３に加えられ、さらに前
のサイクルから符号ビットを記憶する回路４４に加えら
れる。装置４４に記憶された前のサイクルからの符号ビ
ット、および論理排他的オア・ゲート４３の他の端子に
加えられる符号ビットが同一であるときは、溢れカウン
タ４２は１カウントだけ増分する。これが３２回の連続
比較の間に生じると、溢れカウンタ４２はその出力にｒ
ｌＪ信号ビットを作るが、この信号はアップ・ダウン・
カウンタ４１を再始動させてその内容を更新する使用可
能（ｅｎａｋｌｅ）信号である。３２回の連続同一比較
に達する前に、排他的オア・ゲート４３の入力に２個の
異なる信号が存在するならば、溢れカウンタ４２はＯに
リセットされる。
に加えられる。フィルタ１１からの出力信号は、アナロ
グ・ディジタル変換回路１２と組み合わされる組合せ回
路１２ａと組み合わされる加算節点に加えられる。アナ
ログ・ディジタル変換器１２の出力信号は、回路のパル
ス符号変調出力信号である。パルス符号変調出力信号か
らの符号はアップ・ダウン・カウンタ４１に加えられ、
かつ論理排他的オア・ゲート４３に加えられ、さらに前
のサイクルから符号ビットを記憶する回路４４に加えら
れる。装置４４に記憶された前のサイクルからの符号ビ
ット、および論理排他的オア・ゲート４３の他の端子に
加えられる符号ビットが同一であるときは、溢れカウン
タ４２は１カウントだけ増分する。これが３２回の連続
比較の間に生じると、溢れカウンタ４２はその出力にｒ
ｌＪ信号ビットを作るが、この信号はアップ・ダウン・
カウンタ４１を再始動させてその内容を更新する使用可
能（ｅｎａｋｌｅ）信号である。３２回の連続同一比較
に達する前に、排他的オア・ゲート４３の入力に２個の
異なる信号が存在するならば、溢れカウンタ４２はＯに
リセットされる。
３００）１ｚを越えるアナログ入力信号について溢れカ
ウンタ４２用の自動ゼロ・リセットがあるのは、°これ
らの周波数の信号が排他的オア・ゲート４３に対する３
２回の連続した等しい入力を作り得ないからである。所
望の場合、排他的オア・ゲート４３の等しい連続入力の
数３２は、応力次第で上下される。アップ・ダウン・カ
ウンタ４１の内容はディジタル・アナログ変換器４５に
加えられ、次に帯域フィルタ１１からのオフセット信号
と補償する組合せ回路１２ａに加えられる。
ウンタ４２用の自動ゼロ・リセットがあるのは、°これ
らの周波数の信号が排他的オア・ゲート４３に対する３
２回の連続した等しい入力を作り得ないからである。所
望の場合、排他的オア・ゲート４３の等しい連続入力の
数３２は、応力次第で上下される。アップ・ダウン・カ
ウンタ４１の内容はディジタル・アナログ変換器４５に
加えられ、次に帯域フィルタ１１からのオフセット信号
と補償する組合せ回路１２ａに加えられる。
帯域フィルタ１１に入力信号が加えられない初期設定の
間、パルス符号変調出力信号の符号は、フィルタ１１か
らのオフセット電圧がアップ・ダウン・カウンタ４１の
内容によって補償されるまで適当な方向にアップ・ダウ
ン・カウンタ４１に加えられる。
間、パルス符号変調出力信号の符号は、フィルタ１１か
らのオフセット電圧がアップ・ダウン・カウンタ４１の
内容によって補償されるまで適当な方向にアップ・ダウ
ン・カウンタ４１に加えられる。
いったんアップ・ダウン・カウンタ４１が初期設定され
ると、カウンタ更新の活動はフィルタ１１にアナログ入
力信号が加えられる限り行われないであろう。アナログ
入力信号が存在しない状態および時間を知るには、一定
符号ビットの任意な数（だが最小数より大きな数、例え
ば３００Ｈｚのアナログ入力信号では２７より大きな数
）が識別されなければならない。第４図の装置４４は前
のサイクルから加えられた符号ビットを記憶し、その符
号ビットは現サイクルの符号ビットと比較される。入力
が溢れカウンタ４２によって定められたサイクルの所定
数（すなわち３２）について同じであるとき、アナログ
入力信号は存在せずかつ排他的オア・ゲート４３の入力
が異なるまで現符号ビットはアップ・ダウン・カウンタ
４１の内容を変えるのに用いられることが推定される。
ると、カウンタ更新の活動はフィルタ１１にアナログ入
力信号が加えられる限り行われないであろう。アナログ
入力信号が存在しない状態および時間を知るには、一定
符号ビットの任意な数（だが最小数より大きな数、例え
ば３００Ｈｚのアナログ入力信号では２７より大きな数
）が識別されなければならない。第４図の装置４４は前
のサイクルから加えられた符号ビットを記憶し、その符
号ビットは現サイクルの符号ビットと比較される。入力
が溢れカウンタ４２によって定められたサイクルの所定
数（すなわち３２）について同じであるとき、アナログ
入力信号は存在せずかつ排他的オア・ゲート４３の入力
が異なるまで現符号ビットはアップ・ダウン・カウンタ
４１の内容を変えるのに用いられることが推定される。
要するに、初期設定段階では、アップ・ダウン・カウン
タ４１およびディジタル・アナログ変換器４５を含むル
ープのみが働いて、フィルタ１１の出力に現われるオフ
セット電圧を補償する。
タ４１およびディジタル・アナログ変換器４５を含むル
ープのみが働いて、フィルタ１１の出力に現われるオフ
セット電圧を補償する。
作動段階では、第４図に示される回路の残りの部分が働
き、アナログ入力信号の性質にかかわらず正確なＰＣＭ
出力信号を供給するように上述の通り協力して作動する
。
き、アナログ入力信号の性質にかかわらず正確なＰＣＭ
出力信号を供給するように上述の通り協力して作動する
。
補償信号の相互作用はアナログ入力信号が存在するとき
起こらないのは明白である。さらに、カウンタは修正信
号の値を記憶する長期記憶装置として使用され、信号を
更新する必要がないことも明白である。
起こらないのは明白である。さらに、カウンタは修正信
号の値を記憶する長期記憶装置として使用され、信号を
更新する必要がないことも明白である。
上記説明は好適な実施態様の作動を示すために記載され
ているが、本発明の範囲を制限することを意味しない。
ているが、本発明の範囲を制限することを意味しない。
本発明の範囲は、特許請求の範囲によってのみ制限され
るべきである。上記の説明から、本発明の主旨および範
囲によって包含される多くの変化は当業者にとって明白
であると思う。
るべきである。上記の説明から、本発明の主旨および範
囲によって包含される多くの変化は当業者にとって明白
であると思う。
第１図は帯域フィルタのオフセント信号を補償する先行
技術の解決法のブロック図、第２図は初期設定段階にお
ける帯域フィルタのオフセット修正を示す第１図の節点
に現われる波形の表示、第３図は第１図の積分回路を実
施し得る先行技術のスイッチ・コンデンサ積分器のブロ
ック図、第４図は本発明によるオートゼロ・オフセット
電圧装置のブロック図を示す。 １１・・・フィルタ、１２・・・アナログ・ディジタル
変換器、４１・・・アップ・ダウン・カウンタ、４５・
・・ディジタル・アナログ変換器。
技術の解決法のブロック図、第２図は初期設定段階にお
ける帯域フィルタのオフセット修正を示す第１図の節点
に現われる波形の表示、第３図は第１図の積分回路を実
施し得る先行技術のスイッチ・コンデンサ積分器のブロ
ック図、第４図は本発明によるオートゼロ・オフセット
電圧装置のブロック図を示す。 １１・・・フィルタ、１２・・・アナログ・ディジタル
変換器、４１・・・アップ・ダウン・カウンタ、４５・
・・ディジタル・アナログ変換器。
Claims (19)
- （１）装置に加えられる入力信号の受信により装置に内
部発生されるオフセット電圧を修正する装置であって、
前記入力信号に結合されるアナログ・ディジタル変換器
（１２）と、前記アナログ・ディジタル変換器（１２）
に結合されてそこから符号信号を受信するカウンタ装置
（４１）であり、前記カウンタ装置（４１）の内容は入
力信号の欠如が検出されるとき前記符号信号に応じて増
減される前記カウンタ装置（４１）と、前記カウンタ装
置（４１）に結合されて前記カウンタ装置の内容によっ
て定められた信号を前記アナログ・ディジタル変換器（
１２）に加えるディジタル・アナログ変換装置（４５）
とを含むことを特徴とする改良されたオートゼロ回路を
持つパルス符号変調装置。 - （２）入力信号を正確に表わす出力信号を供給する装置
であって、前記入力信号に結合されるアナログ・ディジ
タル変換器（１２）と、前記アナログ・ディジタル変換
器（１２）に結合されてそこから符号信号を受信するカ
ウンタ装置（４１）であり、前記カウンタ装置の内容は
入力信号の欠如が検出されるとき前記符号信号に応じて
増減される前記カウンタ装置（４１）と、前記カウンタ
装置（４１）に結合されて前記カウンタ装置の内容によ
って定められた信号を前記アナログ・ディジタル変換器
（１２）に加えるディジタル・アナログ変換装置（４５
）と、装置に加えられる入力信号の受信によって装置に
内部発生されるオフセット電圧を検出・修正する初期設
定段階が使用された後で入力信号の欠如を検出する装置
（４４）とを含むことを特徴する特許請求の範囲第１項
記載の改良されたオートゼロ回路を持つパルス符号変調
装置。 - （３）前記アナログ・ディジタル変換器の符号信号が所
定の周期数の間変わらないときに入力信号の欠如を検出
する装置（４４、４２）を含むことを特徴とする特許請
求の範囲第２項記載の改良されたオートゼロ回路を持つ
パルス符号変調装置。 - （４）２個の別々な符号の信号を比較する装置（４１）
と、前記所定の周期数が起こったときにカウントする装
置（４２）とをさらに含むことを特徴とする特許請求の
範囲第３項記載の改良されたオートゼロ回路を持つパル
ス符号変調装置。 - （５）前記装置がＰＣＭ組合せチップの一部であること
を特徴とする特許請求の範囲第１項記載の改良されたオ
ートゼロ回路を持つパルス符号変調装置。 - （６）前記装置がＰＣＭ組合せチップの一部であること
を特徴とする特許請求の範囲第２項記載の改良されたオ
ートゼロ回路を持つパルス符号変調装置。 - （７）帯域フィルタ（１１）を含み、前記入力信号は前
記帯域フィルタ（１１）の出力信号であることを特徴と
する特許請求の範囲第１項記載の改良されたオートゼロ
回路を持つパルス符号変調装置。 - （８）前記カウンタ装置（４１）はアップ・ダウン・カ
ウンタを含むことを特徴とする特許請求の範囲第１項記
載の改良されたオートゼロ回路を持つパルス符号変調装
置。 - （９）オフセット信号を修正する方法であって、入力信
号がないときに、検出された信号の符号に応じてカウン
タ（４１）内の値を１単位だけ変える段階と、前記入力
信号があるときに、前記カウンタ（４１）の相当するア
ナログ信号を前記入力信号と組み合わせる段階とを含む
ことを特徴とする改良されたオートゼロ回路を持つパル
ス符号変調方法。 - （１０）前記組み合わされた入力およびアナログ相当信
号がアナログ・ディジタル変換器（１２）に加えられ、
前記アナログ・ディジタル変換器（１２）は前記符号信
号を供給することを特徴とする特許請求の範囲第９項記
載の改良されたオートゼロ回路を持つパルス符号変調方
法。 - （１１）前記符号信号を前の時間周期の符号信号と比較
する段階と、前記比較段階が正であるときに第２カウン
タ（４２）を増分する段階とをさらに含むことを特徴と
する特許請求の範囲第１０項記載の改良されたオートゼ
ロ回路を持つパルス符号変調方法。 - （１２）前記第２カウンタ（４２）が所定数の正の比較
を検出した後で前記符号信号に応じて前記カウンタの値
を変える段階をさらに含むことを特徴とする特許請求の
範囲第１１項記載の改良されたオートゼロ回路を持つパ
ルス符号変調方法。 - （１３）パルス符号変調回路の送信通路の帯域フィルタ
（１１）から前記入力信号を受信する段階をさらに含む
ことを特徴とする特許請求の範囲第９項記載の改良され
たオートゼロ回路を持つパルス符号変調方法。 - （１４）入力信号と組み合わされたオフセット信号を修
正する装置であって、そこに加えられた信号の符号を決
定する符号装置（１２）と、前記組み合わされた入力お
よびオフセット信号から入力信号が欠如しているときに
前記符号装置（１２）に応じて内部に記憶された値を変
える記憶装置（４１、４２）と、前記記憶装置の値に応
じてアナログ信号を供給する変換装置（４５）であり、
前記アナログ信号は前記組合せ信号と組み合わされる前
記変換装置（４５）とを含むことを特徴とする特許請求
範囲１項記載の改良されたオートゼロ回路を持つパルス
符号変調装置。 - （１５）前記符号装置（１２）はアナログ・ディジタル
変換器であり、前記アナログ・ディジタル変換器（１２
）は前記入力信号、前記オフセット信号、および前記ア
ナログ信号を加えられることを特徴とする特許請求の範
囲第１４項記載のオフセット信号を修正する装置。 - （１６）前記記憶装置（４１、４２）は前記値を記憶す
るアップ・ダウン・カウンタを含むことを特徴とする特
許請求の範囲第１５項記載の改良されたオートゼロ回路
を持つパルス符号変調装置。 - （１７）前記記憶装置（４１、４２）は符号信号を前の
周期からの符号信号と比較する比較装置（４２）を含み
、前記比較装置（４２）は所定数の正の比較後に前記記
憶装置の値を修正することを特徴とする特許請求の範囲
第１６項記載の改良されたオートゼロ回路を持つパルス
符号変調装置。 - （１８）前記変換装置（４５）はディジタル・アナログ
変換器を含むことを特徴とする特許請求の範囲第１４項
記載の改良されたオートゼロ回路を持つパルス符号変調
装置。 - （１９）前記入力および前記オフセット信号はパルス符
号変調組合せ回路チップにある送信通路の帯域フィルタ
（１１）から受信されることを特徴とする特許請求の範
囲第１４項記載の改良されたオートゼロ回路を持つパル
ス符号変調装置。
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|---|---|---|---|
| IT23295A/85 | 1985-12-19 | ||
| IT23295/85A IT1186477B (it) | 1985-12-19 | 1985-12-19 | Metodo ed apparecchio per piastrina di combinazione per modulazione di codile di impulso avente un perfezionato circuito di autoazzeramento |
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|---|---|
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