JPS58120351A - 直流ずれ補償方式 - Google Patents
直流ずれ補償方式Info
- Publication number
- JPS58120351A JPS58120351A JP382382A JP382382A JPS58120351A JP S58120351 A JPS58120351 A JP S58120351A JP 382382 A JP382382 A JP 382382A JP 382382 A JP382382 A JP 382382A JP S58120351 A JPS58120351 A JP S58120351A
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- Japan
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- bit
- error
- value
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は多値伝送方式の受信側でアナログ信号をディジ
タル信号に変換する場合の直流ずれを補償する場合の精
度の高い直流ずれ補償方式に関する口 （２）従来技術と問題点 第１図は一例として８値のアナログ信号をアイパターン
で示した図囚とこのアナログ信号ｆ４ビットのディジタ
ル信号にする場合の各桁のビットの値管示す図■である
。
タル信号に変換する場合の直流ずれを補償する場合の精
度の高い直流ずれ補償方式に関する口 （２）従来技術と問題点 第１図は一例として８値のアナログ信号をアイパターン
で示した図囚とこのアナログ信号ｆ４ビットのディジタ
ル信号にする場合の各桁のビットの値管示す図■である
。
図中囚のＯ〜７け多値レベル、】Ｏは多値信号ルベルを
表すビット、１１は極性ビット、１２は工２−ビットを
示す。
表すビット、１１は極性ビット、１２は工２−ビットを
示す。
囚のアイパターンで示す如き８値のアナログ信号を４ビ
ツトのディジタル信号に変換する場合は多値レベル０〜
７ｆ多値信号のレベルを表すビット１０の３桁を使用し
、０００，００１．０１０，０１１、・・・・・・１１
１にで表わし、直流ずれを防ぐためエラーピッ）１２’
）加え各多値レベルθ〜７より＋側にあれば１１′を−
ＩＩＩｌにあれば％ＯＩとして表わしている◎淘多値信
号のレベルを表すビット１ｏの最初の桁はアナログ信号
が０レベルより＋＠にあるか一側にあるかを示すので極
性ビットと云う。
ツトのディジタル信号に変換する場合は多値レベル０〜
７ｆ多値信号のレベルを表すビット１０の３桁を使用し
、０００，００１．０１０，０１１、・・・・・・１１
１にで表わし、直流ずれを防ぐためエラーピッ）１２’
）加え各多値レベルθ〜７より＋側にあれば１１′を−
ＩＩＩｌにあれば％ＯＩとして表わしている◎淘多値信
号のレベルを表すビット１ｏの最初の桁はアナログ信号
が０レベルより＋＠にあるか一側にあるかを示すので極
性ビットと云う。
エラピッ）１２の識別中（ΔＶ）は例えばアナログ信号
が多値レベル６と７の真中より７側にあれば多値レベル
７より一側であるので％ＯＩとし、６＠Ｋｐ＞れは多値
レベル６より＋側にあるので１１ｇと【、ている。
が多値レベル６と７の真中より７側にあれば多値レベル
７より一側であるので％ＯＩとし、６＠Ｋｐ＞れは多値
レベル６より＋側にあるので１１ｇと【、ている。
従来けこのエラービット１２の％１１か％０＃により、
′ＩＮであればサンプルホールド回路の直流レベルを一
１ＩＱにし１０１′であわば＋側にして直流ずれを補償
している。
′ＩＮであればサンプルホールド回路の直流レベルを一
１ＩＱにし１０１′であわば＋側にして直流ずれを補償
している。
し、かしエラビット１２の識別中ΔＶをこのようなずれ
例えばυの本来Ａ点にあるべきレベルが識別中を通りこ
して一方向ＫＡ’点迄直流ずれがあるとエラビットｉ％
１＃となり十方向の直流ずれがあると判断し２て増々一
方向即ち逆方向ＫＩ流ずれを生ずるよう補償してしまう
。
例えばυの本来Ａ点にあるべきレベルが識別中を通りこ
して一方向ＫＡ’点迄直流ずれがあるとエラビットｉ％
１＃となり十方向の直流ずれがあると判断し２て増々一
方向即ち逆方向ＫＩ流ずれを生ずるよう補償してしまう
。
即ち大きな直流ずれに対しては制御の方向を誤ってしま
う欠点があった。
う欠点があった。
（３）発明の目的
本発明の目的は上記の欠点をなく【、極性ビットとエラ
ービットの情報を併用することによりＩＩＫすな（精度
の高い直流ずれの補償が出来る直流ずれ補償方式の提供
にあゐ。。
ービットの情報を併用することによりＩＩＫすな（精度
の高い直流ずれの補償が出来る直流ずれ補償方式の提供
にあゐ。。
（４）発明の構成
本発明は上記の目的を達成するために多値伝送方式の受
信側でアナログ信号をディジタル信号に変換する場合の
直流ずれを補償する際、極性ビットとエラービットの値
を各々記憶する記憶手段とこの記憶された値を各々アナ
ログ値に変換するディジタル・アナログ変換器を具備し
、該各々のディジタル・アナログ変換器の直流出力ｔサ
ンプルホールド回路に加えるよう回路を構成し、復号器
よりのエラーレイト情報が予め定めた値より大きい時は
該極性ビットの値の記憶手Ｒを更新する一方該エラービ
ットの値の記憶手段をホールドし、該エラーレイト情報
が予め定めた値より小さい時は該極性ビットの値の記憶
手段をホールドする一方該エラービットの値の記憶手段
を更新するととＫより直流ずれの大小の別で極性ビット
とエラービットの情報を切替えて、補正することによっ
て誤りなく精度の高い直流ずれを補償するものである０ （５）発明の実施例 以下本発明の１実施例につき図に従って説明する。第２
図は本発明の実施例の回路のブロック図である。
信側でアナログ信号をディジタル信号に変換する場合の
直流ずれを補償する際、極性ビットとエラービットの値
を各々記憶する記憶手段とこの記憶された値を各々アナ
ログ値に変換するディジタル・アナログ変換器を具備し
、該各々のディジタル・アナログ変換器の直流出力ｔサ
ンプルホールド回路に加えるよう回路を構成し、復号器
よりのエラーレイト情報が予め定めた値より大きい時は
該極性ビットの値の記憶手Ｒを更新する一方該エラービ
ットの値の記憶手段をホールドし、該エラーレイト情報
が予め定めた値より小さい時は該極性ビットの値の記憶
手段をホールドする一方該エラービットの値の記憶手段
を更新するととＫより直流ずれの大小の別で極性ビット
とエラービットの情報を切替えて、補正することによっ
て誤りなく精度の高い直流ずれを補償するものである０ （５）発明の実施例 以下本発明の１実施例につき図に従って説明する。第２
図は本発明の実施例の回路のブロック図である。
図中１３はサンプルホールド回路、１４はアナログ嗜デ
ィジタル変換器、（以下Ａ−ＤＣＯＮＶと略称する）１
５は並列・直列変換器、１６ｔｆｆ復号器、１７は切替
制御器、１８．１９はアップ・ダウンカウンタ、２０．
２１はディジタル・アナログ変換！（以下Ｄ−Ａ Ｃ０
ＮＶと略称する）、Ｒ，、Ｒ，Ｈ抵抗である。
ィジタル変換器、（以下Ａ−ＤＣＯＮＶと略称する）１
５は並列・直列変換器、１６ｔｆｆ復号器、１７は切替
制御器、１８．１９はアップ・ダウンカウンタ、２０．
２１はディジタル・アナログ変換！（以下Ｄ−Ａ Ｃ０
ＮＶと略称する）、Ｒ，、Ｒ，Ｈ抵抗である。
伝送されてきた多値のアナログ信号をサンプルホールド
回路１３にてサンプルホールドした値をＡ、Ｄ Ｃ０Ｎ
ＶＩ４にて、例えば４ビツトのディジタル信号に変換し
７、並列・直列変換器１５にて直列の信号とし復号器１
６にて復号して次段に信号を渡Ｌ７ている。この時４ビ
ツトのディジタル信号の最初の桁の極性ビット情報と最
彼の桁のエラビット情報を夫々れアップ・ダウンカウン
タ１８゜１９に入力し其の出力を夫々れＤ−ＡＣＯＮＶ
２０゜２１にて直流ＫＫ換して夫々れ抵抗組、Ｒ３を介
してサンプルホールド回路１３に帰還しその直流を、入
力されるアナログ信号に重畳して直流ずれを補償してい
る。又復号器１６にて例えば、フレーム信号の時点にて
エラーレイトを求めたエラーレイト情報を切替制御器１
７に加えている。切替制御ｌｌ器１７ではこのエラーレ
イト情報を元に、前記説明のエラービットが豫別巾ΔＶ
をこすような直流ずれが生ずるとエラーレイトが相当劣
化するのでこれよりも少し良いエラーレイトを基準とし
。
回路１３にてサンプルホールドした値をＡ、Ｄ Ｃ０Ｎ
ＶＩ４にて、例えば４ビツトのディジタル信号に変換し
７、並列・直列変換器１５にて直列の信号とし復号器１
６にて復号して次段に信号を渡Ｌ７ている。この時４ビ
ツトのディジタル信号の最初の桁の極性ビット情報と最
彼の桁のエラビット情報を夫々れアップ・ダウンカウン
タ１８゜１９に入力し其の出力を夫々れＤ−ＡＣＯＮＶ
２０゜２１にて直流ＫＫ換して夫々れ抵抗組、Ｒ３を介
してサンプルホールド回路１３に帰還しその直流を、入
力されるアナログ信号に重畳して直流ずれを補償してい
る。又復号器１６にて例えば、フレーム信号の時点にて
エラーレイトを求めたエラーレイト情報を切替制御器１
７に加えている。切替制御ｌｌ器１７ではこのエラーレ
イト情報を元に、前記説明のエラービットが豫別巾ΔＶ
をこすような直流ずれが生ずるとエラーレイトが相当劣
化するのでこれよりも少し良いエラーレイトを基準とし
。
てこれ以上悪ければ極性ビットのアップ・ダウンカウン
タ１９″４ｒ動作ζせ、エラービットのアップ・ダウン
カウンタ１８をホールドする。これにより極性ビット情
報が０レベルより十方向にあるか一方向にあるかにより
Ｄ−Ａ Ｃ０ＮＶ２１よりの直流は、サンプルホールド
回路１３へ入力するアナログ信号の直流ずれを大きかに
補償するように働く。
タ１９″４ｒ動作ζせ、エラービットのアップ・ダウン
カウンタ１８をホールドする。これにより極性ビット情
報が０レベルより十方向にあるか一方向にあるかにより
Ｄ−Ａ Ｃ０ＮＶ２１よりの直流は、サンプルホールド
回路１３へ入力するアナログ信号の直流ずれを大きかに
補償するように働く。
直流ずれが上記規定した値よりも少ζくなると切替制御
器１７ｉｊ極性ビツトのアップ・ダウンカウンタ−９ｆ
ホールドしエラービットのアップ・ダウンカウンタ−８
を動作さす０これＫよりエラービットが１１１であるが
％ＯＩであるかによりてＤ・ＡＣＯＮＶ２０よりの直流
は、サンプルホールド回路１３へ入力するアナログ信号
の直流ずれを細か〈補償するように働く。
器１７ｉｊ極性ビツトのアップ・ダウンカウンタ−９ｆ
ホールドしエラービットのアップ・ダウンカウンタ−８
を動作さす０これＫよりエラービットが１１１であるが
％ＯＩであるかによりてＤ・ＡＣＯＮＶ２０よりの直流
は、サンプルホールド回路１３へ入力するアナログ信号
の直流ずれを細か〈補償するように働く。
このことによりエラービットによる直流ずれを補償する
場合、直流ずれが識別巾ノＶより大きくなることはない
ので制御の方向を誤ることはなくなる。従って楕度の高
い直流ずれの補償が出来る〇＼ 淘制御開始の時点ではアップ・ダウンカウンタ−８゜１
９ｉｊ、受信装置の等化機を制御している回路より初期
設定命令を受け、カウンタの中心に設定さｉる！ ５４
ＣしてＤ／ＡＣＯＮＶ２０，２１（Ｄ出力、すなわちサ
ンプルホールド信号に重畳する直流電圧をＯＶ位置から
スタートする。
場合、直流ずれが識別巾ノＶより大きくなることはない
ので制御の方向を誤ることはなくなる。従って楕度の高
い直流ずれの補償が出来る〇＼ 淘制御開始の時点ではアップ・ダウンカウンタ−８゜１
９ｉｊ、受信装置の等化機を制御している回路より初期
設定命令を受け、カウンタの中心に設定さｉる！ ５４
ＣしてＤ／ＡＣＯＮＶ２０，２１（Ｄ出力、すなわちサ
ンプルホールド信号に重畳する直流電圧をＯＶ位置から
スタートする。
（６）発明の効果
以上詳細に説明し７た如く本発明によれば極性ビットに
より大まかな直健ずれを補償し、細かい直流ずれはエラ
ービットにより補償するので誤りなく精変の高い直流ず
れを補償出来る効果がある。
より大まかな直健ずれを補償し、細かい直流ずれはエラ
ービットにより補償するので誤りなく精変の高い直流ず
れを補償出来る効果がある。
第１図は一例として８値のアナログ信号をアイパターン
で示した図囚とこのアナログ信号を４ビブロック図を示
す。 図中Ｏ〜７は多値レベル、１０け多値信号のレベルを表
すビット、１１は極性ビット、１２Ｆｉエラービツト、
１３はサンプルホールド回路、１４ａＡ−Ｄ Ｃ０ＮＶ
、１５ｔ；ｒ並列・直列変換器、１６は復号器、１７は
切替制御Ｌ１８．１９はアップ・グク７ｆＪ ＋７７ｐ
、２０．２１ＨＤ−Ａ Ｃ’ＯＮＶ。 Ｒ，、Ｒ，は抵抗である。
で示した図囚とこのアナログ信号を４ビブロック図を示
す。 図中Ｏ〜７は多値レベル、１０け多値信号のレベルを表
すビット、１１は極性ビット、１２Ｆｉエラービツト、
１３はサンプルホールド回路、１４ａＡ−Ｄ Ｃ０ＮＶ
、１５ｔ；ｒ並列・直列変換器、１６は復号器、１７は
切替制御Ｌ１８．１９はアップ・グク７ｆＪ ＋７７ｐ
、２０．２１ＨＤ−Ａ Ｃ’ＯＮＶ。 Ｒ，、Ｒ，は抵抗である。
Claims (1)
- 多値伝送方式の受信側でアナログ信号をディジタル信号
！／ｒｆ換する場合の直流ずれを補償する際、極性ビッ
トとエラービットの値を各々記憶する記憶手段とこの記
憶された値を各々アナログ値に変換するディジタル・ア
ナログ変換器を具備し、該各々のディジタル・アナログ
変換器の直流出力をサンプルホールド回路に加えるよう
回路を構成し、復号器よりのエラーレイト情報が予め定
めた値より大きい時は核種性ビットの値の記憶手段を更
新するーＩｔエラービットの値の記憶手段をホールドし
、該エラーレイト情報が予め定めた値より小ζい時は該
極性ビットの値の記憶手段をホールドする一方該エラー
ビットの値の記憶手段を更新することを特徴とする直流
ずれ補償方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP382382A JPS58120351A (ja) | 1982-01-13 | 1982-01-13 | 直流ずれ補償方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP382382A JPS58120351A (ja) | 1982-01-13 | 1982-01-13 | 直流ずれ補償方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58120351A true JPS58120351A (ja) | 1983-07-18 |
Family
ID=11567910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP382382A Pending JPS58120351A (ja) | 1982-01-13 | 1982-01-13 | 直流ずれ補償方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58120351A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174059A (ja) * | 1983-03-23 | 1984-10-02 | Nec Corp | 直流電圧制御回路 |
| JPS6025356A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPS6025357A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPS60180259A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別回路 |
| JPS6145657A (ja) * | 1984-08-10 | 1986-03-05 | Nippon Telegr & Teleph Corp <Ntt> | 多値振幅信号識別器 |
| JPS6194416A (ja) * | 1984-10-15 | 1986-05-13 | Nippon Telegr & Teleph Corp <Ntt> | 多値信号識別回路 |
| JPS61194918A (ja) * | 1985-02-22 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別回路 |
| JPS62157423A (ja) * | 1985-12-19 | 1987-07-13 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置 |
| JPH0224642U (ja) * | 1988-07-29 | 1990-02-19 | ||
| JPH0254623A (ja) * | 1988-07-06 | 1990-02-23 | Tektronix Inc | 多段アナログ・デジタル変換器 |
-
1982
- 1982-01-13 JP JP382382A patent/JPS58120351A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174059A (ja) * | 1983-03-23 | 1984-10-02 | Nec Corp | 直流電圧制御回路 |
| JPH0554298B2 (ja) * | 1983-03-23 | 1993-08-12 | Nippon Electric Co | |
| JPS6025356A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPS6025357A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPH0519349B2 (ja) * | 1983-07-22 | 1993-03-16 | Nippon Electric Co | |
| JPS60180259A (ja) * | 1984-02-27 | 1985-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別回路 |
| JPS6145657A (ja) * | 1984-08-10 | 1986-03-05 | Nippon Telegr & Teleph Corp <Ntt> | 多値振幅信号識別器 |
| JPH0455013B2 (ja) * | 1984-08-10 | 1992-09-02 | Nippon Telegraph & Telephone | |
| JPH0213969B2 (ja) * | 1984-10-15 | 1990-04-05 | Nippon Telegraph & Telephone | |
| JPS6194416A (ja) * | 1984-10-15 | 1986-05-13 | Nippon Telegr & Teleph Corp <Ntt> | 多値信号識別回路 |
| JPS61194918A (ja) * | 1985-02-22 | 1986-08-29 | Nippon Telegr & Teleph Corp <Ntt> | 多値識別回路 |
| JPS62157423A (ja) * | 1985-12-19 | 1987-07-13 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置 |
| JPH0254623A (ja) * | 1988-07-06 | 1990-02-23 | Tektronix Inc | 多段アナログ・デジタル変換器 |
| JPH0224642U (ja) * | 1988-07-29 | 1990-02-19 |
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