JPH03255722A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH03255722A JPH03255722A JP5542790A JP5542790A JPH03255722A JP H03255722 A JPH03255722 A JP H03255722A JP 5542790 A JP5542790 A JP 5542790A JP 5542790 A JP5542790 A JP 5542790A JP H03255722 A JPH03255722 A JP H03255722A
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- Japan
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- analog
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Links
- 230000003321 amplification Effects 0.000 claims abstract description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract description 23
- 238000003491 array Methods 0.000 abstract description 2
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000004886 head movement Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 201000005569 Gout Diseases 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル信号の各ビットに対応したアナログ信
号をそれぞれ出力する抵抗アレイと、抵抗アレイから出
力された各アナログ信号を合成増幅して出力する演算増
幅器とからなるＤ／Ａ変換器に関する。
号をそれぞれ出力する抵抗アレイと、抵抗アレイから出
力された各アナログ信号を合成増幅して出力する演算増
幅器とからなるＤ／Ａ変換器に関する。
（従来の技術）
ハードディスクやフロッピーディスクのテークをリード
／ライトするヘットの位置決めは、ヘットとトラックの
位置ずれ量を修正する様にモータを制御し、ヘットをト
ラックに追従させる。このような位置決め方式は、マイ
クロコンピュータて鯖密に計算されたヘットの移動情報
のデジタル値を、Ｄ／Ａ変換器を用いてアナロク値に変
換してモータをドライブすることにより行なわれる。通
常このような制御方式では、位置決め精度は主にＤ／Ａ
変換器の変換精度に左右される部分か大きい。
／ライトするヘットの位置決めは、ヘットとトラックの
位置ずれ量を修正する様にモータを制御し、ヘットをト
ラックに追従させる。このような位置決め方式は、マイ
クロコンピュータて鯖密に計算されたヘットの移動情報
のデジタル値を、Ｄ／Ａ変換器を用いてアナロク値に変
換してモータをドライブすることにより行なわれる。通
常このような制御方式では、位置決め精度は主にＤ／Ａ
変換器の変換精度に左右される部分か大きい。
第６図はこの種のＤ／Ａコンパ〜りの従来例を示すブロ
ック図、第７図はヘット移動時の速度プロフィールを示
す図である。
ック図、第７図はヘット移動時の速度プロフィールを示
す図である。
このＤ／Ａ変換器はｎ＋１ビットの分解能を有するもの
であって、入力端子夏。、１１．〜１、に印加される論
理レベルにより、それぞれスイッチＳ。、Ｓｌ、〜、Ｓ
ｏをオンまたはオフさせる。抵抗Ｒ，，Ｒ，，〜、Ｒｎ
はそれぞれ適当に重み付けされており、オン状態のスイ
ッチＳ、、Ｓ、、〜、Ｓｏを介して供給される基準電圧
Ｖ ｒｅｆを演算増幅器Ａ１の反転入力端に供給する。
であって、入力端子夏。、１１．〜１、に印加される論
理レベルにより、それぞれスイッチＳ。、Ｓｌ、〜、Ｓ
ｏをオンまたはオフさせる。抵抗Ｒ，，Ｒ，，〜、Ｒｎ
はそれぞれ適当に重み付けされており、オン状態のスイ
ッチＳ、、Ｓ、、〜、Ｓｏを介して供給される基準電圧
Ｖ ｒｅｆを演算増幅器Ａ１の反転入力端に供給する。
演算増幅器Ａ１は、出力が帰還抵抗Ｒｒにより反転入力
端に帰還され、非反転入力端がグランドに接続されてい
る。
端に帰還され、非反転入力端がグランドに接続されてい
る。
次に第６図のＤ／Ａ変換器がヘッド位置決めに用いられ
た際の動作について第７図を参照して説明する。
た際の動作について第７図を参照して説明する。
特性線が平らな通常制御動作時に比較し、Ｓ７部分つま
り速度“０”近辺の位置決め制御時には高精度の制御か
要求される。例えば、殆どの部分のＤ／Ａ変換器に対す
る要求精度は基準電圧Ｖ ｒｅｆに対し８ビツトのＤ／
Ａ変換によって得られる分解能で充分であるが、Ｓ７部
分の制御に必要な分解能を得る為には基準電圧Ｖ ｒｅ
ｆに対しては１６ビツトのＤ／Ａ変換を行うことを求め
られることがある。このように同一制御体系中に、ある
一部分でも高精度を要求される部分がある場合には一定
の基準電圧Ｖ ｒｅｆに対しては全体の制御の精度を上
げることにより対処するしかなく、最も高精度を要求さ
れた部分の精度に合せる必要があるため、全体制御を１
６ビツト蹟度のＤ／Ａ変換器を用いて行う必要が生じる
。
り速度“０”近辺の位置決め制御時には高精度の制御か
要求される。例えば、殆どの部分のＤ／Ａ変換器に対す
る要求精度は基準電圧Ｖ ｒｅｆに対し８ビツトのＤ／
Ａ変換によって得られる分解能で充分であるが、Ｓ７部
分の制御に必要な分解能を得る為には基準電圧Ｖ ｒｅ
ｆに対しては１６ビツトのＤ／Ａ変換を行うことを求め
られることがある。このように同一制御体系中に、ある
一部分でも高精度を要求される部分がある場合には一定
の基準電圧Ｖ ｒｅｆに対しては全体の制御の精度を上
げることにより対処するしかなく、最も高精度を要求さ
れた部分の精度に合せる必要があるため、全体制御を１
６ビツト蹟度のＤ／Ａ変換器を用いて行う必要が生じる
。
上述した従来のＤ／Ａ変換器は、同一制御体系中て要求
精度が異なる制御か必要な場合には、高精度を要求され
る制御精度に全制御を統一し同高精度を維持しなければ
ならなくなり、制御回路の小型化・低コスト化をはかる
ためにシングルチップのマイクロコンピュータ等で実現
しようとする場合にも、通常動作時の要求精度からする
と過度の性能が必要となり、制御回路が大型化・高コス
ト化してしまうという欠点がある。
精度が異なる制御か必要な場合には、高精度を要求され
る制御精度に全制御を統一し同高精度を維持しなければ
ならなくなり、制御回路の小型化・低コスト化をはかる
ためにシングルチップのマイクロコンピュータ等で実現
しようとする場合にも、通常動作時の要求精度からする
と過度の性能が必要となり、制御回路が大型化・高コス
ト化してしまうという欠点がある。
本発明は上記の欠点に鑑み、同一制御体系中で異なった
分解能を要求された場合にＤ／Ａ変換器の変換精度を変
えることなく分解能を切換えることのできるＤ／Ａ変換
器を提供することを目的とする。
分解能を要求された場合にＤ／Ａ変換器の変換精度を変
えることなく分解能を切換えることのできるＤ／Ａ変換
器を提供することを目的とする。
本発明のＤ／Ａ変換器は、デジタル信号が印加された各
抵抗アレイから出力される各アナログ信号を合成増幅し
て出力する演算増幅器の増幅率を変化させる増幅率制御
手段を有する。
抵抗アレイから出力される各アナログ信号を合成増幅し
て出力する演算増幅器の増幅率を変化させる増幅率制御
手段を有する。
（作用〕
印加すべきデジタル信号に対する２’−１（ｎは正整数
）倍のデジタル信号を加え演算増幅器の増幅率を１／（
２°−１）にして、Ａ／Ｄ変換の変換ステップを増加す
る。
）倍のデジタル信号を加え演算増幅器の増幅率を１／（
２°−１）にして、Ａ／Ｄ変換の変換ステップを増加す
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＤ／Ａ変換器の第１の実施例を示すブ
ロック図、第２図は第１図の実施例の動作を示す波形図
、第３図は演算増幅器の等価回路である。
ロック図、第２図は第１図の実施例の動作を示す波形図
、第３図は演算増幅器の等価回路である。
本実施例はデジタル人力が３ビツトの場合を示すもので
ある。入力端子１ｏ、ＩＩ、１２にはデジタル信号の各
ビットが印加される。スイッチＳｏ 、Ｓｔ 、Ｓ２は
それぞれ入力端子１０．Ｉ、。
ある。入力端子１ｏ、ＩＩ、１２にはデジタル信号の各
ビットが印加される。スイッチＳｏ 、Ｓｔ 、Ｓ２は
それぞれ入力端子１０．Ｉ、。
Ｉ２に印加される論理値“１”、“０”により制御され
、“１”レベルが入力された端子に対応するスイッチＳ
。、Ｓ、、Ｓ２が導通し、“０°゛レベルが入力された
端子に対応するスイッチＳ。。
、“１”レベルが入力された端子に対応するスイッチＳ
。、Ｓ、、Ｓ２が導通し、“０°゛レベルが入力された
端子に対応するスイッチＳ。。
Ｓ、、Ｓ２が遮断される。従って、入力端子ｉｏ、ＩＩ
、１２に印加された論理値に対応して基準電圧Ｖ ｒｅ
ｆか抵抗Ｒ８，Ｒ，、Ｒ２側に伝達される。抵抗Ｒ８，
Ｒ，、Ｒ２はそれぞれが重みつけされており、スイッチ
Ｓ。、Ｓ、、Ｓ２により選択され、抵抗の並列合成抵抗
が可変できる抵抗アレイて、演算増幅器Ａ、の反転入力
端子に接続されている。ここて、抵抗Ｒ，，Ｒ，，Ｒ２
゜Ｒ，、Ｒ，、はＲｏ ＝２Ｒｒ 、Ｒｔ ＝４Ｒｒ
、Ｒ２＝８Ｒｆ、Ｒｔ＋＝７Ｒｅと重みづけされた抵抗
値を持っている。又、スイッチＳｆは制御信号ｐＨによ
り前記抵抗アレイと演算増幅器Ａ、の反転入力端子の接
続点Ａと、Ｒ，もしくはＲｆｌを導通させる様になフて
いる。通常動作時は、ＳｆによりＲｏ 、Ｒｔ 、Ｒ２
の抵抗アレイとＲｆが接続されているため入力端子１ｏ
、ＩＩ、１２の人力に対し第２図の線（ａ）に示すよう
にＯ（ｖ） 〜Ｖ ｒｅｔ （ｖ）のアナログ出力Ｏｕ
ｔを出力する。つまり、第３図に示すような抵抗Ｒ３，
、Ｒ３２と演算増幅器Ａ３．により構成された回路にお
いては、出力電圧Ｖｏは入力端子Ｖｉに対し、抵抗Ｒ３
ＩとＲ３２の抵抗値の比率に比例した値を出力するので
、抵抗アレイＲｏ 、Ｒ＋ 、Ｒ２の合成抵抗値を入力
端子Ｉ。。
、１２に印加された論理値に対応して基準電圧Ｖ ｒｅ
ｆか抵抗Ｒ８，Ｒ，、Ｒ２側に伝達される。抵抗Ｒ８，
Ｒ，、Ｒ２はそれぞれが重みつけされており、スイッチ
Ｓ。、Ｓ、、Ｓ２により選択され、抵抗の並列合成抵抗
が可変できる抵抗アレイて、演算増幅器Ａ、の反転入力
端子に接続されている。ここて、抵抗Ｒ，，Ｒ，，Ｒ２
゜Ｒ，、Ｒ，、はＲｏ ＝２Ｒｒ 、Ｒｔ ＝４Ｒｒ
、Ｒ２＝８Ｒｆ、Ｒｔ＋＝７Ｒｅと重みづけされた抵抗
値を持っている。又、スイッチＳｆは制御信号ｐＨによ
り前記抵抗アレイと演算増幅器Ａ、の反転入力端子の接
続点Ａと、Ｒ，もしくはＲｆｌを導通させる様になフて
いる。通常動作時は、ＳｆによりＲｏ 、Ｒｔ 、Ｒ２
の抵抗アレイとＲｆが接続されているため入力端子１ｏ
、ＩＩ、１２の人力に対し第２図の線（ａ）に示すよう
にＯ（ｖ） 〜Ｖ ｒｅｔ （ｖ）のアナログ出力Ｏｕ
ｔを出力する。つまり、第３図に示すような抵抗Ｒ３，
、Ｒ３２と演算増幅器Ａ３．により構成された回路にお
いては、出力電圧Ｖｏは入力端子Ｖｉに対し、抵抗Ｒ３
ＩとＲ３２の抵抗値の比率に比例した値を出力するので
、抵抗アレイＲｏ 、Ｒ＋ 、Ｒ２の合成抵抗値を入力
端子Ｉ。。
１、、Ｉ２に印加される入力に対応して変化させ、入力
に対応したアナログ出力を得ることかできる。
に対応したアナログ出力を得ることかできる。
次に、第２図０（ｖ）近辺の間のアナログ電圧を鯖密に
制御を行う場合を説明する。制御信号ｐＨによりスイッ
チＳｆをＲ，からＲｆＩへ切換えることによりＩ。、Ｉ
、、Ｉ２の人力に対しＤ／Ａ変換のアナログ出力の範囲
をＲ−ｒ／Ｒｒ＋にすることになり、１／７に狭められ
たレンジを同一の分解能で分解することになるので、第
２図の線（Ｄ）に示す、より分解能の高いＤ／Ａ変換が
行われ、０（ｖ）〜ｘ（ｖ）（ｘ：ｘ＝ｖｒｅｆ／７（
ｖ））のアナログ出力Ｏｕｔを出力することがてきる。
制御を行う場合を説明する。制御信号ｐＨによりスイッ
チＳｆをＲ，からＲｆＩへ切換えることによりＩ。、Ｉ
、、Ｉ２の人力に対しＤ／Ａ変換のアナログ出力の範囲
をＲ−ｒ／Ｒｒ＋にすることになり、１／７に狭められ
たレンジを同一の分解能で分解することになるので、第
２図の線（Ｄ）に示す、より分解能の高いＤ／Ａ変換が
行われ、０（ｖ）〜ｘ（ｖ）（ｘ：ｘ＝ｖｒｅｆ／７（
ｖ））のアナログ出力Ｏｕｔを出力することがてきる。
つまり、本実施例ては、Ｒｏ 、 Ｒｒ 、 Ｒ２の抵
抗アレイの合成抵抗値と演算増幅器の帰還抵抗の間の抵
抗比率を変えることにより出力電圧幅を変え、Ｄ／Ａ変
換の分解能を切換えることができる。つまり、従来００
１から０００のデジタル信号により出力されるアナログ
出力は１ステツプてあったものをデジタル信号００１に
より出力されるアナログ値をデジタル信号１１１にて出
力されるアナログ値とし、演算増幅器の増幅率を１／７
とすることにより、８ステツプに分解能を上げているの
である。
抗アレイの合成抵抗値と演算増幅器の帰還抵抗の間の抵
抗比率を変えることにより出力電圧幅を変え、Ｄ／Ａ変
換の分解能を切換えることができる。つまり、従来００
１から０００のデジタル信号により出力されるアナログ
出力は１ステツプてあったものをデジタル信号００１に
より出力されるアナログ値をデジタル信号１１１にて出
力されるアナログ値とし、演算増幅器の増幅率を１／７
とすることにより、８ステツプに分解能を上げているの
である。
第４図は本発明の第２の実施例を示すブロック図、第５
図は第４図のＤ／Ａ変換開始電圧制御回路Ｇ、を詳細に
示す回路図である。
図は第４図のＤ／Ａ変換開始電圧制御回路Ｇ、を詳細に
示す回路図である。
本実施例は第１図の実施例の演算増幅器Ａ１の非反転入
力端とグランドとの間にＤ／Ａ変換開始電圧制御回路Ｇ
、を付加したものである。
力端とグランドとの間にＤ／Ａ変換開始電圧制御回路Ｇ
、を付加したものである。
Ｄ／Ａ変換開始電圧制御回路Ｇ１は、スイッチＳＳＩと
抵抗Ｒ１，１，Ｒ５２を含み、制御信号Ｑ１１によりス
イッチを制御することにより出力Ｇ。Ｕ７の電圧を制御
し、演算増幅器Ａ１の非反転入力端子にオフセットをか
ける。
抵抗Ｒ１，１，Ｒ５２を含み、制御信号Ｑ１１によりス
イッチを制御することにより出力Ｇ。Ｕ７の電圧を制御
し、演算増幅器Ａ１の非反転入力端子にオフセットをか
ける。
通常動作時は、出力ＧｏＵＴがクランドに接続されてお
り、スイッチＳｆにより抵抗アレイＲ６゜Ｒ，、Ｒ２ど
抵抗Ｒｆか接続されているため入力端子Ｉ。、Ｉ、、Ｉ
２の人力に対し第２図の線（ａ）に示すようにｏ （ｖ
） 〜ｖ ｒｅｒ （ｖ）のアナログ出力Ｏｕｔを出力
する。
り、スイッチＳｆにより抵抗アレイＲ６゜Ｒ，、Ｒ２ど
抵抗Ｒｆか接続されているため入力端子Ｉ。、Ｉ、、Ｉ
２の人力に対し第２図の線（ａ）に示すようにｏ （ｖ
） 〜ｖ ｒｅｒ （ｖ）のアナログ出力Ｏｕｔを出力
する。
次に、第２図Ｙ （ｖ）〜Ｚ （ｖ）に示すようなＹ
（ｖ）の電圧からｖｒｅｆ／７の範囲を持つアナログ電
圧出力を行う場合には、ＱＩｌ信号により非反転入力端
子の接続電圧を０（ｖ）からＹ （ｖ）へと変更するこ
とにより、Ｄ／Ａ変換開始電圧をＹ （ｖ）とする。さ
らに、第１の実施例に示したのと同様の方法により入力
端子Ｉ。＋ １＋’２の人力に対し、より分解能の高
いＤ／Ａ変換を行い第２図の線（Ｃ）に示す、Ｙ （ｖ
）〜Ｚ （ｖ）のアナログ出力Ｏｕｔを出力することが
可能となる。
（ｖ）の電圧からｖｒｅｆ／７の範囲を持つアナログ電
圧出力を行う場合には、ＱＩｌ信号により非反転入力端
子の接続電圧を０（ｖ）からＹ （ｖ）へと変更するこ
とにより、Ｄ／Ａ変換開始電圧をＹ （ｖ）とする。さ
らに、第１の実施例に示したのと同様の方法により入力
端子Ｉ。＋ １＋’２の人力に対し、より分解能の高
いＤ／Ａ変換を行い第２図の線（Ｃ）に示す、Ｙ （ｖ
）〜Ｚ （ｖ）のアナログ出力Ｏｕｔを出力することが
可能となる。
従って本実施例では、抵抗Ｒ５，、Ｒ５２の値を適当に
選択することによりＤ／Ａ変換開始電圧を設定すること
と出力電圧幅を変えることで、任意のアナログ電圧の範
囲に対しＤ／Ａ変換開始電圧とＤ／Ａ変換の分解能を設
定できる。
選択することによりＤ／Ａ変換開始電圧を設定すること
と出力電圧幅を変えることで、任意のアナログ電圧の範
囲に対しＤ／Ａ変換開始電圧とＤ／Ａ変換の分解能を設
定できる。
なお、上記実施例では３ビツトのデジタル入力信号に対
して述べたが、ｎビット（ｎ：任意の値）としても同様
であることは明らかである。
して述べたが、ｎビット（ｎ：任意の値）としても同様
であることは明らかである。
（発明の効果〕
以Ｅ説明したように本発明は、分解能を切換えることに
より使用用途に基づいた低鯖度のＤ／Ａコンバータを用
いて容易に高鯖度のＤ／Ａコンバータと同等の分解能を
有するＤ／Ａコンバータを得ることかでき、ひいては制
御の要求積度に応じた小型で低コストな制御回路が実現
できるという効果がある。
より使用用途に基づいた低鯖度のＤ／Ａコンバータを用
いて容易に高鯖度のＤ／Ａコンバータと同等の分解能を
有するＤ／Ａコンバータを得ることかでき、ひいては制
御の要求積度に応じた小型で低コストな制御回路が実現
できるという効果がある。
第１図は本発明のＤ／Ａ変換器の第１の実施例を示すブ
ロック図、第２図は第１図の一実施例の動作を示す波形
図、第３図は演算増幅器の等価回路、第４図は本発明の
第２の実施例を示すブロック図、第５図は第４図の実施
例のＤ／Ａ変換開始電圧制御回路Ｇ１を詳細に示す回路
図、第６図は従来例を示すブロック図、第７図はヘッド
移動時の速度プロフィールを示す図である。 Ｉｏ、 ＩＩ、 １２””入力端子、 Ｓｏ、 Ｓｌ、 ５２．Ｓｔ、 Ｓｓ＋ ・・・スイッ
チ、Ｒｏ、 Ｒ，、Ｒ２，Ｒｒ、 Ｒｒ＋、 Ｒ５１，
Ｒ５２・・・抵抗、Ａ、−・・・・・演算増幅器、 Ｖ 、ｅｒ ＋＋＋１＋基準電圧、 ｐ、、＋＋＋分解能切換え信号、 Ｃ＋＋”・Ｄ／Ａ変換開始電圧制御信号、Ｇ１・・・−
Ｄ ／ Ａ変換開始電圧制御回路、Ｏｕｔ ””アナロ
グ出力。
ロック図、第２図は第１図の一実施例の動作を示す波形
図、第３図は演算増幅器の等価回路、第４図は本発明の
第２の実施例を示すブロック図、第５図は第４図の実施
例のＤ／Ａ変換開始電圧制御回路Ｇ１を詳細に示す回路
図、第６図は従来例を示すブロック図、第７図はヘッド
移動時の速度プロフィールを示す図である。 Ｉｏ、 ＩＩ、 １２””入力端子、 Ｓｏ、 Ｓｌ、 ５２．Ｓｔ、 Ｓｓ＋ ・・・スイッ
チ、Ｒｏ、 Ｒ，、Ｒ２，Ｒｒ、 Ｒｒ＋、 Ｒ５１，
Ｒ５２・・・抵抗、Ａ、−・・・・・演算増幅器、 Ｖ 、ｅｒ ＋＋＋１＋基準電圧、 ｐ、、＋＋＋分解能切換え信号、 Ｃ＋＋”・Ｄ／Ａ変換開始電圧制御信号、Ｇ１・・・−
Ｄ ／ Ａ変換開始電圧制御回路、Ｏｕｔ ””アナロ
グ出力。
Claims (1)
- 【特許請求の範囲】 １、デジタル信号の各ビットに対応したアナログ信号を
それぞれ出力する抵抗アレイと、抵抗アレイから出力さ
れた各アナログ信号を合成増幅して出力する演算増幅器
とからなるＤ／Ａ変換器において、 前記演算増幅器の増幅率を変化させる増幅率制御手段を
有することを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5542790A JPH03255722A (ja) | 1990-03-06 | 1990-03-06 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5542790A JPH03255722A (ja) | 1990-03-06 | 1990-03-06 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03255722A true JPH03255722A (ja) | 1991-11-14 |
Family
ID=12998284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5542790A Pending JPH03255722A (ja) | 1990-03-06 | 1990-03-06 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03255722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523721A (en) * | 1992-05-20 | 1996-06-04 | Fujitsu Limited | Digitally controlled variable gain circuit |
| FR2798792A1 (fr) * | 1999-09-22 | 2001-03-23 | Mhs | Convertisseur numerique/analogique autoprogrammable a execution immediate |
-
1990
- 1990-03-06 JP JP5542790A patent/JPH03255722A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523721A (en) * | 1992-05-20 | 1996-06-04 | Fujitsu Limited | Digitally controlled variable gain circuit |
| FR2798792A1 (fr) * | 1999-09-22 | 2001-03-23 | Mhs | Convertisseur numerique/analogique autoprogrammable a execution immediate |
| WO2001022596A1 (fr) * | 1999-09-22 | 2001-03-29 | Atmel Nantes Sa | Convertisseur numerique/analogique |
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