JPS59207732A - ２ステツプ型ａｄ変換器 - Google Patents
２ステツプ型ａｄ変換器Info
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- JPS59207732A JPS59207732A JP8217483A JP8217483A JPS59207732A JP S59207732 A JPS59207732 A JP S59207732A JP 8217483 A JP8217483 A JP 8217483A JP 8217483 A JP8217483 A JP 8217483A JP S59207732 A JPS59207732 A JP S59207732A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は高速ＡＤ変換方式として一般的に用いられる２
ステ、プｔｌｉｔｍ変換器の改良に関するものである。
ステ、プｔｌｉｔｍ変換器の改良に関するものである。
高速のＤ変換方式としては従来から、並列型と２ステ、
プ履カ代表的な方式と考えられている。
プ履カ代表的な方式と考えられている。
並列型り変換器は最も高速であるが、例えば８ビ（ｓ
） 、トの出力を得るためには２５５の高精度比較器と２５
６の高精度抵抗が必要で、出力ビツト数が増えるにつれ
て、コスト的に非常に高価となるという問題点がある。
） 、トの出力を得るためには２５５の高精度比較器と２５
６の高精度抵抗が必要で、出力ビツト数が増えるにつれ
て、コスト的に非常に高価となるという問題点がある。
これに対して少ないビット数のＡＤ２ステップ展メｊｌ
ＡＤ変換器の従来例の構成を第１図に示す。入力信号が
加わると第１のＤ変換回路５１によって粗（ＡＤ変換さ
れた後上位ビ、ト出力として出力レジスタ５５に送られ
る。この出力をＤＡ変換回路５２によって再びアナログ
信号に戻し、前記入力信号との差を差動増幅器５３で得
る。この差信号は第２のＡＤ変換回路５４で再びＡＤ変
換され、下位ビット出力として出力レジスタ５５に送ら
れる。
ＡＤ変換器の従来例の構成を第１図に示す。入力信号が
加わると第１のＤ変換回路５１によって粗（ＡＤ変換さ
れた後上位ビ、ト出力として出力レジスタ５５に送られ
る。この出力をＤＡ変換回路５２によって再びアナログ
信号に戻し、前記入力信号との差を差動増幅器５３で得
る。この差信号は第２のＡＤ変換回路５４で再びＡＤ変
換され、下位ビット出力として出力レジスタ５５に送ら
れる。
前記上位ビットと下位ビットを合わせたものが２ステ、
プ！１ｅａｎ変換器出力として出力レジスタ５５カら出
力される。通常第１のＡＤ変換回路５１としては、比較
部６１とエンコーダ６２からなる並列型ＡＤ変換回路が
用いられる。入力信号は比較部６１で各設定レベルと比
較され、その出力はエンコーダ６２でコー〆 １
） ド化される。このコード化した出力はＲ−２Ｒ型ＤＡ変
換回路５２に加えられて再びアナログ信号に変換される
が、前記エンコーダ６２における遅れが大きいため、Ｄ
Ａ変換出力も遅れを伴なってしまう。このため、全体の
Ａ′Ｄ変換速度が遅れてしまうという問題や、変換レー
トを上げるためには差動増幅器５３に入る入力信号を遅
らせる手段が必要となるといった問題があった。
プ！１ｅａｎ変換器出力として出力レジスタ５５カら出
力される。通常第１のＡＤ変換回路５１としては、比較
部６１とエンコーダ６２からなる並列型ＡＤ変換回路が
用いられる。入力信号は比較部６１で各設定レベルと比
較され、その出力はエンコーダ６２でコー〆 １
） ド化される。このコード化した出力はＲ−２Ｒ型ＤＡ変
換回路５２に加えられて再びアナログ信号に変換される
が、前記エンコーダ６２における遅れが大きいため、Ｄ
Ａ変換出力も遅れを伴なってしまう。このため、全体の
Ａ′Ｄ変換速度が遅れてしまうという問題や、変換レー
トを上げるためには差動増幅器５３に入る入力信号を遅
らせる手段が必要となるといった問題があった。
またＤＡ変換回路５２として社ビ、ト数が少々いにもか
かわらず第１と第２のＡＤ変換回路の分解能をあわせた
精度が必要となり、高速性の要求と相まりて高価となる
という問題もあった。
かわらず第１と第２のＡＤ変換回路の分解能をあわせた
精度が必要となり、高速性の要求と相まりて高価となる
という問題もあった。
更に２ステ、プ屋Ａ／Ｄ変換器で必要となる高速のサン
プル・ホールド回路はオフセットなどの点で満足できる
ものは非常に高価にカるという問題点もあシ高速・高精
度のＡＤ変換器は手軽には使えなかった。
プル・ホールド回路はオフセットなどの点で満足できる
ものは非常に高価にカるという問題点もあシ高速・高精
度のＡＤ変換器は手軽には使えなかった。
本発明は上記の問題点を解決するためになされたもので
、高滓・高精度の２ステツプｆｉＡＤ変換器（４） を安価に実現することを目的としている。
、高滓・高精度の２ステツプｆｉＡＤ変換器（４） を安価に実現することを目的としている。
本発明によれば、２ステツプ壓ＡＤ変換器において、第
１のＡＤ変換回路として並列ｇＭ）変換回路を使用し、
ＤＡ変換回路としてセグメン）ＪｌｊＤＡ変換器を用い
ることによシ上記の目的を達成できる。
１のＡＤ変換回路として並列ｇＭ）変換回路を使用し、
ＤＡ変換回路としてセグメン）ＪｌｊＤＡ変換器を用い
ることによシ上記の目的を達成できる。
以下図面にもとづいて本発明を説明する。
第２図は本発明に係わる２ステツプ屋り変換器の一実施
例を示すプｐ、り図である。１はアナレグ信号入力が加
えられ、外部（上位コノピユータなど）からのエンコー
ド命令に応じて上位ビットについてのＡＤ変換コード出
力り。１、剰余アナログ出力ｖｏ１）Ｔおよび第２の基
準出力ｖＲＥＦを発生するＡＤＡ回路、２社このＡＩ）
Ａ回路からの剰余アナレグ出力Ｖ および前記基準出力
Ｖ。ｔｒｒを入力し下位ビＵＴ 、トについての血変換フード出力をＤ 発生する２ とともにオーバーレンジ信号を前記ＡＩ）Ａ回路に送る
例えば７ビツトの主ＡＤ回路、３は前記ＡＩ）Ａ回路の
自動校正に関する制御を行表う自動校正ＩＪＰ（マイク
ロ・プロセッサ）である。コード出力り。、とＤｏ２は
組合わされて本り変換器のディジタル出力り。ｔｒｒを
構成する。
例を示すプｐ、り図である。１はアナレグ信号入力が加
えられ、外部（上位コノピユータなど）からのエンコー
ド命令に応じて上位ビットについてのＡＤ変換コード出
力り。１、剰余アナログ出力ｖｏ１）Ｔおよび第２の基
準出力ｖＲＥＦを発生するＡＤＡ回路、２社このＡＩ）
Ａ回路からの剰余アナレグ出力Ｖ および前記基準出力
Ｖ。ｔｒｒを入力し下位ビＵＴ 、トについての血変換フード出力をＤ 発生する２ とともにオーバーレンジ信号を前記ＡＩ）Ａ回路に送る
例えば７ビツトの主ＡＤ回路、３は前記ＡＩ）Ａ回路の
自動校正に関する制御を行表う自動校正ＩＪＰ（マイク
ロ・プロセッサ）である。コード出力り。、とＤｏ２は
組合わされて本り変換器のディジタル出力り。ｔｒｒを
構成する。
第３図は第２図のＡＤＡ回路のブロック構成図である。
１１はアナログ信号入力ｖＩＮ ’第１の基準入力Ｖｒ
、、／８． ’ｗモン入力が加えられこのうちのいずれ
かを選択して出力するアナログ・マルチプレクサ、１２
はこのアナログ・マルチプレクサ１１からの選択出力を
入力して保持するサンプル・ホールド回路、１３はこの
サンプル・ホールド回路１２からの出力が加えられる、
エンコーダ部分を除いた、ｖｒｅｆを基準電圧とする３
ビ、ト並列匿の第１のＡＤ変換回路、１４はこのＡＤ変
換回路１３からの出力をコード化して上位ビット出力り
。１を発生するエンコーダ、１５は前記ＡＤ変換回路１
３からの出力とコントローラ２２の出力が加えられ、そ
のいずれかを選択出力するディジタル・マルチプレクサ
、１６はこのマルチプレクサ１５からの選択出力が加わ
る３ビツトのセグメン）ｍｎＡ変換回路（入力信号によ
υオンとされたセグメントに流れる同一電流の総和を（
７） 出力電流とするもの）、１７はこのセグメント壓ＤＡ変
換回路からの出力と前記サンプル・ホールド回路１２か
らの出力の差をとって増幅するゲイン８倍の差動増幅回
路、１８はとの差動増幅回路１７からの出力をホールド
するホールド回路、１９け上位コンピュータなどからの
エンコード命令を受けて各部へのクロ、りを発生するク
ロ、り発生器、２０はオフセット補正や校正の際に前記
差動増幅回路１７からの出力が０になるように前記ＤＡ
変換回路１６を制御する制御手段、２１はこの制御手段
２０において、前記差動増幅回路１７からの出力とコモ
ンレベルとを比較する比較器、２２はマイクロ・プロセ
、す表どとデータをやりとシし、アナログ・マルチプレ
クサ１１．ディジタル・マルチプレクサ１５およびセグ
メント制御回路２４に制御信号などを送るとともに前記
比較器２１からの出力に応じて補正信号や校正信号を発
生するコントローラ、２３はこのコントローラからの補
正または校正信号出力に応じたアナログ出力を発生する
ＤＡ変換回路（以下ＤＡと呼ぶ）、２４はこのＤＡ変換
回路からの出力に対応して前記ＤＡ１１１ 変換回路１６の各セグメントの電流を制御するセグメン
ト制御回路である。
、、／８． ’ｗモン入力が加えられこのうちのいずれ
かを選択して出力するアナログ・マルチプレクサ、１２
はこのアナログ・マルチプレクサ１１からの選択出力を
入力して保持するサンプル・ホールド回路、１３はこの
サンプル・ホールド回路１２からの出力が加えられる、
エンコーダ部分を除いた、ｖｒｅｆを基準電圧とする３
ビ、ト並列匿の第１のＡＤ変換回路、１４はこのＡＤ変
換回路１３からの出力をコード化して上位ビット出力り
。１を発生するエンコーダ、１５は前記ＡＤ変換回路１
３からの出力とコントローラ２２の出力が加えられ、そ
のいずれかを選択出力するディジタル・マルチプレクサ
、１６はこのマルチプレクサ１５からの選択出力が加わ
る３ビツトのセグメン）ｍｎＡ変換回路（入力信号によ
υオンとされたセグメントに流れる同一電流の総和を（
７） 出力電流とするもの）、１７はこのセグメント壓ＤＡ変
換回路からの出力と前記サンプル・ホールド回路１２か
らの出力の差をとって増幅するゲイン８倍の差動増幅回
路、１８はとの差動増幅回路１７からの出力をホールド
するホールド回路、１９け上位コンピュータなどからの
エンコード命令を受けて各部へのクロ、りを発生するク
ロ、り発生器、２０はオフセット補正や校正の際に前記
差動増幅回路１７からの出力が０になるように前記ＤＡ
変換回路１６を制御する制御手段、２１はこの制御手段
２０において、前記差動増幅回路１７からの出力とコモ
ンレベルとを比較する比較器、２２はマイクロ・プロセ
、す表どとデータをやりとシし、アナログ・マルチプレ
クサ１１．ディジタル・マルチプレクサ１５およびセグ
メント制御回路２４に制御信号などを送るとともに前記
比較器２１からの出力に応じて補正信号や校正信号を発
生するコントローラ、２３はこのコントローラからの補
正または校正信号出力に応じたアナログ出力を発生する
ＤＡ変換回路（以下ＤＡと呼ぶ）、２４はこのＤＡ変換
回路からの出力に対応して前記ＤＡ１１１ 変換回路１６の各セグメントの電流を制御するセグメン
ト制御回路である。
以上のように構成した２ステツプ凰り変換器の動作を次
に説明する。動作モードとしては通常変換モード、オフ
セット補正モード、Ｄへ校正モードの５つがある。通常
モードではマルチプレクサ１１でアナログ人力ｖＩＮが
選択され、サンプル・ホールド回路１２にホールドされ
る。サンプル・ホールド回路１２からの出力は並列形Ａ
Ｄ変換回路１３ＶＣ加えられ、入力レベルに応じた数の
比較器がオンとなる。この出力はディジタル・マルチプ
レクサ１５を介して（変換モードではマルチプレクサ１
５はＡＤ変換回路１３からの出力を選択する）七グメン
）ｆｉＤＡ変換回路１６に加えられ、Ｄ変換回路１３の
、オンに表った前記比較器の数に対応する数のセグメン
トをオンにする。差動増幅器１７はＤＡ変換回路１６の
出力とサンプル・ホールド回路１２からの出力の差をと
るとともに増幅を行ない剰余アナログ出力Ｖ。ｕ’ｒを
第２のＡＤ変換回路２に出力する。このＤ変換回路２か
らのコード出力り。２は本ＡＤ変換器のディジ（Ｏノ タル出力ＤｏＵＴの下位ビットを構成する。前記並列形
り変換回路１３からの出力は訂正型エンコーダ１４にお
いてコード化され、出力ＤｏＵＴの上位ビットＤｏ１を
構成する。訂正盤エンコーダは、差動増幅器１７からの
出力によってＤ変換回路２がスケール・アウトした場合
に、ＡＤ変換回路からのＲＡＭＧＥ信号に応じて補正し
た結果を出力できるもので、公知のエンコーダを２組使
用して実現できる。このように第３図の２ステ、プ型Ａ
Ｄ変換器はＡＤ変換回路１３とＤＡ変換回路１６の間に
エンコーダをはさまないのでその分だけ遅れがなく高速
に処理される。
に説明する。動作モードとしては通常変換モード、オフ
セット補正モード、Ｄへ校正モードの５つがある。通常
モードではマルチプレクサ１１でアナログ人力ｖＩＮが
選択され、サンプル・ホールド回路１２にホールドされ
る。サンプル・ホールド回路１２からの出力は並列形Ａ
Ｄ変換回路１３ＶＣ加えられ、入力レベルに応じた数の
比較器がオンとなる。この出力はディジタル・マルチプ
レクサ１５を介して（変換モードではマルチプレクサ１
５はＡＤ変換回路１３からの出力を選択する）七グメン
）ｆｉＤＡ変換回路１６に加えられ、Ｄ変換回路１３の
、オンに表った前記比較器の数に対応する数のセグメン
トをオンにする。差動増幅器１７はＤＡ変換回路１６の
出力とサンプル・ホールド回路１２からの出力の差をと
るとともに増幅を行ない剰余アナログ出力Ｖ。ｕ’ｒを
第２のＡＤ変換回路２に出力する。このＤ変換回路２か
らのコード出力り。２は本ＡＤ変換器のディジ（Ｏノ タル出力ＤｏＵＴの下位ビットを構成する。前記並列形
り変換回路１３からの出力は訂正型エンコーダ１４にお
いてコード化され、出力ＤｏＵＴの上位ビットＤｏ１を
構成する。訂正盤エンコーダは、差動増幅器１７からの
出力によってＤ変換回路２がスケール・アウトした場合
に、ＡＤ変換回路からのＲＡＭＧＥ信号に応じて補正し
た結果を出力できるもので、公知のエンコーダを２組使
用して実現できる。このように第３図の２ステ、プ型Ａ
Ｄ変換器はＡＤ変換回路１３とＤＡ変換回路１６の間に
エンコーダをはさまないのでその分だけ遅れがなく高速
に処理される。
オフセット補正モードではマルチプレクサ１１はコモン
入力を選択し、サンプル・ホールド回路１２にホールド
する。ＡＤ変換回路１３は休止状態となシ、マルチプレ
クサ１５はコントローラ２２からの信号を選択し、ＤＡ
変換回路１６の補正用セグメント以外の各セグメントを
全てオフとする。補正用セグメントは常時オンとなって
いる。この状態でコントローラは比較器２１の出力が反
転するまでＤＡ変換回路２３の出力を増減し、差動増幅
回路１７の出力が０となるような制御出力をＤＡ変換回
路２３に送る。ＤＡ変換回路２３はコントローラからの
ディジタル制御出力をアナログ出力に変換しセグメント
制御回路２４に加える。セグメント制御回路２４はこの
アナログ出力をホールドするとともにＤＡ変換回路２３
からのアナログ信号に応じた補正電流をセグメント型Ｄ
Ａ変換回路１６の補正用セグメントに流す。この結果サ
ンプル・ホールド回路１２、ＤＡ変換回路１６、差動増
幅回路１７の全てのオフセットを一括して補正できる。
入力を選択し、サンプル・ホールド回路１２にホールド
する。ＡＤ変換回路１３は休止状態となシ、マルチプレ
クサ１５はコントローラ２２からの信号を選択し、ＤＡ
変換回路１６の補正用セグメント以外の各セグメントを
全てオフとする。補正用セグメントは常時オンとなって
いる。この状態でコントローラは比較器２１の出力が反
転するまでＤＡ変換回路２３の出力を増減し、差動増幅
回路１７の出力が０となるような制御出力をＤＡ変換回
路２３に送る。ＤＡ変換回路２３はコントローラからの
ディジタル制御出力をアナログ出力に変換しセグメント
制御回路２４に加える。セグメント制御回路２４はこの
アナログ出力をホールドするとともにＤＡ変換回路２３
からのアナログ信号に応じた補正電流をセグメント型Ｄ
Ａ変換回路１６の補正用セグメントに流す。この結果サ
ンプル・ホールド回路１２、ＤＡ変換回路１６、差動増
幅回路１７の全てのオフセットを一括して補正できる。
ＤＡ校正モードでは、マルチプレクサ１１は第１の基準
電圧ｖＲＥＦ／８を選択し、サンプル・ホールド回路１
２にホールドする。このとＤＡＤ変換回路１３は休止状
態となる。マルチプレクサ１５はコント四−ラ２２から
の信号を選択してＤＡ変換回路１６の補正対象とするセ
グメント１個をオンとする。コントローラ２２杜比較器
２１の出力が反転する迄ＤＡ変換回路２３の出力を増減
し、差動増幅回路１７の出力が０となるようにセグメン
ト制御回路２４を介して対応するセグメントの補正電流
を調節する。この動作はＤＡ変換回路１６のオフセット
補正用セグメント以外の全てのセグメントについて順番
に行々われる。このときのＤＡ変換回路２３からの各セ
グメント用出力はセグメント制御回路２４にホールドさ
れている。
電圧ｖＲＥＦ／８を選択し、サンプル・ホールド回路１
２にホールドする。このとＤＡＤ変換回路１３は休止状
態となる。マルチプレクサ１５はコント四−ラ２２から
の信号を選択してＤＡ変換回路１６の補正対象とするセ
グメント１個をオンとする。コントローラ２２杜比較器
２１の出力が反転する迄ＤＡ変換回路２３の出力を増減
し、差動増幅回路１７の出力が０となるようにセグメン
ト制御回路２４を介して対応するセグメントの補正電流
を調節する。この動作はＤＡ変換回路１６のオフセット
補正用セグメント以外の全てのセグメントについて順番
に行々われる。このときのＤＡ変換回路２３からの各セ
グメント用出力はセグメント制御回路２４にホールドさ
れている。
以上のようにして、ＤＡ変換回路１６の各セグメントは
基準電圧ｖｒｅｆ１８によって校正される。
基準電圧ｖｒｅｆ１８によって校正される。
またＤＡ変換回路１６のすべてのセグメントをオフとし
た状態で、第１の基準電圧ｖｒｏ、１８をマルチプレク
サ１１で選択させ、差動増幅回路１７で８倍に増幅した
ｖｒｅｆをホールド回路１８にホールドして第２のＡＤ
変換回路２の基準電圧■ＲＥＦとすることによシ、差動
増幅回路１７の増幅度の補正も自動的になされる。
た状態で、第１の基準電圧ｖｒｏ、１８をマルチプレク
サ１１で選択させ、差動増幅回路１７で８倍に増幅した
ｖｒｅｆをホールド回路１８にホールドして第２のＡＤ
変換回路２の基準電圧■ＲＥＦとすることによシ、差動
増幅回路１７の増幅度の補正も自動的になされる。
第４図は第３図ＯＤＡ変換回路１６およびセグメント制
御回路２４の具体的な回路例を示した要部回路図である
。１６１はＤＡ変換回路１６の１セグメント部分の回路
図で、トランジスタＱ１ｊ Ｑ２はカレントスイッチを
構成し、Ｑ３〜Ｑ５はカレント・ミラー回路を構成し、
抵抗Ｒ工はセグメントの一定電流部分を定める抵抗であ
る。２４１はセグメｙ ） １６’ｌ Ｋ対応（１１） するセグメント制御回路で、ＤＡ変換回路２３からのア
ナログ出力をコｙ ） ａ−ラ２２からの指令です／プ
ル・ホールドする、スイッチＳ１とキャパシタＣからな
るサンプル・ホールド回路と、キャパシタＣ１の保持電
圧でゲートを制御されるＦＥＴ ）ランジスタＱ６と、
その電流制限抵抗Ｒ３および、補正電流値を決める抵抗
Ｒ２とから構成されている。ｖＢＢは固定ベース電圧源
、ｖｏｏ、ｖゆけ正および負の電圧源である。マルチプ
レクサ１５からのセグメント入力可が１であると（すな
わザ町〈ｖＢＢのとき）トランジスタＱ２はオンとなり
、トランジスタＱ５に流れる電流と等しい出力電流工。
御回路２４の具体的な回路例を示した要部回路図である
。１６１はＤＡ変換回路１６の１セグメント部分の回路
図で、トランジスタＱ１ｊ Ｑ２はカレントスイッチを
構成し、Ｑ３〜Ｑ５はカレント・ミラー回路を構成し、
抵抗Ｒ工はセグメントの一定電流部分を定める抵抗であ
る。２４１はセグメｙ ） １６’ｌ Ｋ対応（１１） するセグメント制御回路で、ＤＡ変換回路２３からのア
ナログ出力をコｙ ） ａ−ラ２２からの指令です／プ
ル・ホールドする、スイッチＳ１とキャパシタＣからな
るサンプル・ホールド回路と、キャパシタＣ１の保持電
圧でゲートを制御されるＦＥＴ ）ランジスタＱ６と、
その電流制限抵抗Ｒ３および、補正電流値を決める抵抗
Ｒ２とから構成されている。ｖＢＢは固定ベース電圧源
、ｖｏｏ、ｖゆけ正および負の電圧源である。マルチプ
レクサ１５からのセグメント入力可が１であると（すな
わザ町〈ｖＢＢのとき）トランジスタＱ２はオンとなり
、トランジスタＱ５に流れる電流と等しい出力電流工。
７を出力する。トランジスタＱ５に流れる電流は抵抗Ｒ
１で決まる一定電流とセグメント制御回路からＰＥＴ
）ランジスタＱ６と抵抗Ｒ２を介して加えられる補正電
流との総和とまる。この補正電流は前記のようＫして得
られるＤＡ変換回路２３からの補正出力によって決定さ
れる。
１で決まる一定電流とセグメント制御回路からＰＥＴ
）ランジスタＱ６と抵抗Ｒ２を介して加えられる補正電
流との総和とまる。この補正電流は前記のようＫして得
られるＤＡ変換回路２３からの補正出力によって決定さ
れる。
補正用セグメントの場合には、例えば上記の回路で一定
電流部分を発生させるための抵抗Ｒ□を取シ除けばよい
。上記の全セグメントからの電流の総（１２） 和がＤＡ変換回路１６のアナログ出力となる。
電流部分を発生させるための抵抗Ｒ□を取シ除けばよい
。上記の全セグメントからの電流の総（１２） 和がＤＡ変換回路１６のアナログ出力となる。
なお上記の実施例において並列型ＡＤ変換回路１３およ
びＤＡ変換回路１６を３ビツト用としたが、これに限ら
ず、任意のビットのものを対応する基準電圧および差動
増幅ゲインとともに用いることができる。
びＤＡ変換回路１６を３ビツト用としたが、これに限ら
ず、任意のビットのものを対応する基準電圧および差動
増幅ゲインとともに用いることができる。
上記のようか構成の２ステツプ型り変換器ではエンコー
ダ部分の遅れがないことによる高速性のほかに、自動補
正１校正機能を備えたことによシ、高価な高精度素子の
使用を減らすことができる、などの利点がある。
ダ部分の遅れがないことによる高速性のほかに、自動補
正１校正機能を備えたことによシ、高価な高精度素子の
使用を減らすことができる、などの利点がある。
以上述べたように本発明によれば、高速・高精度の２ス
テツプ型ＡＤ変換器を安価に実現できる。
テツプ型ＡＤ変換器を安価に実現できる。
第１図は従来の２ステ、プ型ＡＤ変換器を示すブロック
構成図、第２図は本発明の一実施例を示すプロ、り図、
第３図は第２図のＡＤＡ回路１の詳細を示すプｐ、り構
成図、第４図は第３図ＯＤＡ変換回路２３およびセグメ
ント制御回路２４の具体例を示す要部回路図である。 ２１０．第２のＡＤ変換回路、６２ 、、、エンコーダ
、１３ 、、。 第１のＡＤ変換回路、１６・・・ＤＡ変換回路、２０・
・・制御手段、Ｖ工、・・・入力信号、藷／８・傭１の
基準入力、■Ｒ□、・・％２の基導入力、。 （１５）・
構成図、第２図は本発明の一実施例を示すプロ、り図、
第３図は第２図のＡＤＡ回路１の詳細を示すプｐ、り構
成図、第４図は第３図ＯＤＡ変換回路２３およびセグメ
ント制御回路２４の具体例を示す要部回路図である。 ２１０．第２のＡＤ変換回路、６２ 、、、エンコーダ
、１３ 、、。 第１のＡＤ変換回路、１６・・・ＤＡ変換回路、２０・
・・制御手段、Ｖ工、・・・入力信号、藷／８・傭１の
基準入力、■Ｒ□、・・％２の基導入力、。 （１５）・
Claims (4)
- （１） 入力信号に対応する第１のＤ変換回路出力に
対応したＤＡ変換回路出力と前記入力信号との差に関す
る信号に対応する第２のＡＤ変換回路出力を下位ビット
出力とし、前記第１のＡＤ変換回路出力を上位ビット出
力とする２ステ、プＭＡＤ変換器において、前記第１の
ＡＤ変換回路として並列型ＡＤ変換回路を使用し、前記
ＤＡ変換回路としてセグメントｆｉＤＡ変換回路を使用
したことを特徴とする２ステ、プ凰ＡＤ変換器。 - （２）入力信号に対応する第１のＡＤ変換回路出力に対
応したｎａ、を検回路出力と前記入力信号との差に関す
る信号に対応する第２のＡＤ変換回路出力を下位ビット
出力とし、前記第１のＡＤ変換回路出力を上位ビット出
力とする２ステツプ凰り変換器において、前記第１のＡ
Ｄ変換回路として並列型却変換回路を使用し、前記ＤＡ
変換回路としてセグメント型ＤＡ変換回路を使用し、か
つ第１の基準入力に関連する出力と前記ＤＡ変換回路の
出力との差に関連する出力が０となるように前記ＤＡ変
換回路出力を制御する制御手段とを備え、前記ＤＡ変換
回路を自動校正することを特徴とする２ステツプ型却変
換器。 - （３） 入力信号に対応する第１のＤ変換回路出力に
対応したＤＡ変換回路出力と前記入力信号との差に関す
る信号に対応する第２のＡＤ変換回路出力を下位ビット
出力とし、前記第１のＤ変換回路出力を上位ビット出力
とする２ステ、プ型り変換器において、前記第１のＡＤ
変換回路として並列型却変換回路を使用し、前記ＤＡ変
換回路としてオフセット補正セグメントを備えたセグメ
ン）ｆｉＤＡ変換回路を使用し、かつコモン入力に関連
する出力と前記ＤＡ変換回路の出力との差に関連する出
力が０となるように前記オフセット補正セグメントの出
力を制御する制御手段とを備え、オフセット自動補正す
ること１に４１１Ｆ微とする２ステ、プ型り変換器。 - （４） 入力信号に対応する第１のＤ変換回路出力に
対応したＤＡ変換回路出力と前記入力信号との差に関す
る信号に対応する第２のＤ変換回路出力を下位ビット出
力とし、前記第１のＤ変換回路出力を上位ビット出力と
する２ステップＭＡＤ変換器において、前記第１のＤ変
換回路として並列型り変換回路を使用し、前記ＤＡ変換
回路としてセグメン）ＷＤＡ変換回路を使用し、かつ第
１の基準入力に関連する出力を前記第２のＡＤ変換回路
の第２の基準入力とすることをｑ！ｆｇ、とする２ステ
、プ型り変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217483A JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | ２ステツプ型ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217483A JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | ２ステツプ型ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207732A true JPS59207732A (ja) | 1984-11-24 |
| JPH0526372B2 JPH0526372B2 (ja) | 1993-04-15 |
Family
ID=13767065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217483A Granted JPS59207732A (ja) | 1983-05-11 | 1983-05-11 | ２ステツプ型ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207732A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457824A (en) * | 1987-08-28 | 1989-03-06 | Hitachi Ltd | Serial/parallel ad converter |
| JPH01316025A (ja) * | 1988-03-22 | 1989-12-20 | Nec Corp | アナログ−ディジタル変換器 |
| US5359327A (en) * | 1993-05-28 | 1994-10-25 | Brown Eric W | A/D converter system with interface and passive voltage reference source |
| US5488368A (en) * | 1993-05-28 | 1996-01-30 | Technoview Inc. | A/D converter system and method with temperature compensation |
| JP2006324733A (ja) * | 2005-05-17 | 2006-11-30 | Shimadzu Corp | アナログ・デジタル変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430926U (ja) * | 1977-08-03 | 1979-02-28 | ||
| JPS57115026A (en) * | 1981-01-08 | 1982-07-17 | Toshiba Corp | Analog-to-digital converter |
-
1983
- 1983-05-11 JP JP8217483A patent/JPS59207732A/ja active Granted
Patent Citations (2)
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| JP4661344B2 (ja) * | 2005-05-17 | 2011-03-30 | 株式会社島津製作所 | アナログ・デジタル変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0526372B2 (ja) | 1993-04-15 |
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