JPH06152415A - 多段動作のレンジ分割形ａｄ変換手段 - Google Patents

多段動作のレンジ分割形ａｄ変換手段

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JPH06152415A
JPH06152415A JP3317954A JP31795491A JPH06152415A JP H06152415 A JPH06152415 A JP H06152415A JP 3317954 A JP3317954 A JP 3317954A JP 31795491 A JP31795491 A JP 31795491A JP H06152415 A JPH06152415 A JP H06152415A
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エス．カラー ロイ
David M Thomas
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Abstract

(57)【要約】 【目的】 本発明の目的は、ゲイン追跡目的に使われる
付加回路無しにそのレンジ分割形ＡＤＣの全要素間のゲ
イン追跡を生み出すレンジ分割形ＡＤＣアーキテクチャ
ーを備えることである。 【構成】 本発明のレンジ分割形ＡＤＣの構成は、電流
出力基準ＤＡＣのビット電流、低分解能フラッシュＡＤ
Ｃの電圧基準ラダー電圧及びＡＤＣのバイポーラオフセ
ット電圧の発生に使われるトランジスタ電流源１連接続
を含むバイアス掛けアーキテクチャーから成る。 【効果】 電流出力基準ＤＡＣ抵抗器、低分解能電圧基
準ラダー抵抗器、エラー増幅器ゲイン設定抵抗器及びバ
イポーラオフセット抵抗器は、全て、同一材料で構築さ
れ、同一物理構造を採用しているので、高精度に適合
し、工程や温度に耐えて追跡する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＡＤ変換手段全般に亘
るもので、特にその構成要素の全てに対するゲイン合わ
せ実行のアーキテクチャーを特徴とした新しい改良型の
多段動作のレンジ分割形ＡＤ変換手段に関するものであ
る。
【０００２】
【従来の技術】ＡＤ変換手段（以下ＡＤＣと略す）の機
能は、変化するアナログ電圧源からサンプルされ、サン
プルホールド回路で特定時間一定に保たれたアナログ入
力信号を、正確にバイナリービット信号のコード化配列
ディジタル出力に変換することである。出力ビット情報
は、多数のコンパレータステップを踏んでアナログ入力
信号処理により作成される。ｎビットのディジタル出力
は、（２のｎ乗マイナス１）個の（フラッシュＡＤＣ
の）並列コンパレータによって１ステップで生成され、
或いは極端な場合には（逐次比較形ＡＤＣの）単一コン
パレータのｎ回逐次処理によって生成される。１ステッ
プ方式は明らかにより高速な変換をもたらすが、より大
きな入力キャパシタンス、電力消費及び回路内コンパレ
ータの数に関係するデバイス歩留り制約によって制限を
受ける。
【０００３】両方式の利点を部分的に生かそうとして設
計者は、１個以上の低分解能ＡＤＣを使ったアーキテク
チャーを開発し、（レンジ分割形ＡＤＣの）より高い分
解能を有するＡＤＣ構築のためのフィードバックを行な
うＤＡ変換手段（以下、ＤＡＣと略す）を開発した。２
段動作のレンジ分割形フィードバックＡＤＣは、レンジ
分割形ＡＤＣとして最も一般的に使われる形態の１つ
で、図１に示したブロックダイヤグラムで説明する。第
１ステップの間は、（図示されてはいない）サンプルホ
ールド増幅器出力からノード１１０にアナログ入力電圧
信号が供給され、このアナログ信号は、減算器とエラー
増幅器とのネットワーク１２０の中のスイッチ１２８を
通してｍビットの低分解能フラッシュＡＤＣ１３０へと
伝達される。低分解能フラッシュＡＤＣは、アナログ信
号を上位有効ｍビットディジタル信号値に変換し、それ
が論理ネットワーク１４０に貯えられた後、ｍビットの
分解能基準ＤＡＣ１５０へと伝達される。分解能基準Ｄ
ＡＣは、第１ステップのｍビットディジタル信号値をア
ナログ値に再変換し、それをアナログエラー電圧生成目
的でアナログ入力と比較する減算回路１２４へとフィー
ドバックする。このエラー電圧は、差動増幅器１２６に
より増幅され、２段動作のレンジ分割形フィードバック
ＡＤＣの第２ステップでの入力に相当する下位有効ｍビ
ットディジタル信号生成のため、再び低分解能フラッシ
ュＡＤＣ１３０を介して伝達される。そして第２ステッ
プ出力は、高分解能ディジタル出力１１５を生成するた
め、論理ネットワーク１４０の中で第１ステップ出力と
合成される。種々なステップ配列は、適切な論理回路１
６０により時間調整され、制御される。
【０００４】
【発明が解決しようとする課題】理論的には、このよう
な２段動作のレンジ分割方式利用により、単一ｍビット
フラッシュＤＡＣで２ｍビットの分解能を持つディジタ
ル出力生成が可能であり、これによって必要なコンパレ
ータの数を（２の２ｍ乗マイナス１）個から（２のｍ乗
マイナス１）個に減らすことができる。しかし実際に
は、個々の要素に求められる特殊性能が満たされない限
り、この２段動作のレンジ分割形変換手段の動作は、影
響を及ぼすその他の要因によってその変換精度を許容不
可能なレベルまで引き下げられてしまうであろう。特
に、分解能基準ＤＡＣは、低分解能フラッシュＡＤＣと
等しい分解能を持ち、少なくとも総合的２段動作高分解
能変換手段に対する要求精度と等しい精度を持っていな
ければならない。又、エラー増幅器の精度は、低分解能
フラッシュＡＤＣの精度に等しくなければならない。更
に分解能基準ＤＡＣ、エラー増幅器及び低分解能フラッ
シュＡＤＣのゲインは、少なくとも低分解能フラッシュ
ＡＤＣの精度と同程度の高い精度で追跡しなければなら
ない。本来の設計と部品選択とが分解能及び精度仕様を
満たしていたとしても、これらのゲイン調整の要求が２
段動作のレンジ分割形ＡＤ変換の最適利用に対して何時
も障害となっていた。
【０００５】レンジ分割形ＡＤＣの種々なタイプが、米
国特許、例えばディングウォール（Ｄingwall)他に付与
されたＮｏ．４，６１２，５３１（１９８６）、フェル
ナンデス（Ｆernandes）他に付与されたＮｏ．４，８０
４，９６０とＮｏ．４，８１４，７６７（１９８９）及
び溝口他に付与されたＮｏ．４，８１６，８３１（１９
８９）に記載されている。特に清水他に付与された米国
特許Ｎｏ．４，８７５，０４８（１９８９）では、レン
ジ分割形ＡＤＣの典型であるゲイン調整要求を有する直
並列形ＡＤＣを開示している。清水他は、ディジタル出
力の上位有効ビット生成に使用する第１低分解能フラッ
シュＡＤＣへの印加電圧基準に、分解能基準ＤＡＣのゲ
インを自動的に設定できるゲイン補正回路を準備してい
る。加えて、別の基準電圧発生回路が準備され、分解能
基準ＤＡＣのステップ電圧を基にしたディジタル出力の
下位有効ビット作成用第２低分解能フラッシュＡＤＣに
対して、上位及び下位の基準電圧を確立しようとしてい
る。これに記載の回路は、追跡用の種々なゲインを作り
出すための制御増幅器ループの利用を含んでいる。
【０００６】従来の技術は、ゲイン調整目的に使われる
付加的回路無しにＡＤＣ自身の特殊アーキテクチャーだ
けで種々なコンポーネントのゲイン調整を行なうような
レンジ分割形ＡＤＣを明確にはしていない。事実、商品
に仕上げられた従来の技術の大部分は、ゲイン追跡性の
不足による非直線容認或いは、そうでなければ付加的制
御回路による非直線性補正の１０ビット分解能レンジ分
割形ＡＤＣ構成を有している。それ故に、部品点数を最
小限に抑えた高速高精度、低電力消費の低原価製品実現
に際しては、それ程複雑にならず、それ自身で要求ゲイ
ン特性を実現できる多段動作のレンジ分割形ＡＤＣアー
キテクチャーの要求が依然として存在する。
【０００７】ゲイン追跡目的に使われる付加回路無し
に、そのレンジ分割形ＡＤＣの全要素間のゲイン追跡を
生み出すレンジ分割形ＡＤＣアーキテクチャーを備える
のが本発明の目的である。
【０００８】本発明のもう１つの目的は、直並列形レン
ジ分割形ＡＤＣで構成される低分解能フラッシュＡＤＣ
のステップ実行を適切なものにすることで、その結果、
コンパレータの合計数量を著しく削減することが可能に
なる。
【０００９】本発明の他の目的は、このＡＤ変換装置を
追加処理無しで半導体基板上に実現するのに適したもの
にすることである。
【００１０】本発明の更なる目標は、技術的に現在知ら
れている種々な実装工程に適合させるため、多様な設計
及び物理的な実現に対して同一の一般概念適用を可能に
することである。その目標向けにここに記載した装置
は、バイポーラトランジスタ或いはその他の同等なデバ
イス、例えば、接合電界効果トランジスタ、金属酸化物
半導体電界効果トランジスタ或いはＭＯＳと一般に業界
で呼ぶデバイスを使って、当業者には明白である回路選
択を行えば、実現可能である。
【００１１】本発明の尚もう１つの目的は、経済的にも
商業的にも実行可能な方法で上記目標を実現することに
ある。これは、既に開放市場での利用が可能であるか或
いは競争力のある価格で開発可能な単純コンポーネント
や製造方法を活用して実現される。
【００１２】
【課題を解決するための手段】本発明のレンジ分割形Ａ
ＤＣは、電流出力基準ＤＡＣのビット電流、低分解能フ
ラッシュＡＤＣの電圧基準ラダー電圧及びＡＤＣのバイ
ポーラオフセット電圧の発生に使われるトランジスタ電
流源１連接続を含むバイアス掛けアーキテクチャーで構
成される。電流出力基準ＤＡＣ抵抗器、低分解能電圧基
準ラダー抵抗器、エラー増幅器ゲイン設定抵抗器及びバ
イポーラオフセット抵抗器は、全て、同一材料で構築さ
れ、同一物理構造を採用しているので、高精度に適合
し、工程や温度に耐えて追跡する。
【００１３】１つの具体例では、低分解能フラッシュＡ
ＤＣ自体が最上位有効ビット電圧基準ラダーと最下位有
効ビット電圧基準ラダーを有する直並列形レンジ分割形
ＡＤＣとして作動し、同じトランジスタ電流源１連接続
からビット電流を供給される内部フラッシュＤＡＣを含
んでいる。加えて、低分解能フラッシュＡＤＣの最下位
有効ビット電圧基準ラダーを横切って接続された分路抵
抗器が同一抵抗器材料を使う最上位有効ビットの電圧基
準ラダーと直接直列に繋ぐことを可能とし、その結果、
２つの電圧基準ラダーの基準電圧の固有追跡を実現して
いる。最後に、バイアス電流補償抵抗器ネットワーク
が、入力バイアス電流誤差除去のため、低分解能フラッ
シュＡＤＣのコンパレータ入力側に準備されている。
【００１４】
【作用】本発明の真髄は、レンジ分割形ＡＤＣの種々な
コンポーネントのゲイン追跡制御用に採用された斬新手
法にある。電圧制御ネットワークにより、それぞれのゲ
インを基準ラダーの中の電圧変化に強制的に合わせる代
りに、本発明では、ＡＤＣの全コンポーネントを駆動す
る電流源１連接続を使用する。その結果、回路中全ての
電圧変化及びそれに対応するゲイン変化が、全回路を通
じて自動的に一様に反映される。
【００１５】また、直並列形のレンジ分割形ＡＤＣを構
成する、低分解能フラッシュＡＤＣの各ステップの実行
に使われるコンパレータの合計数量を著しく削減でき
る。
【００１６】本発明の種々な他の目的や利点は、後に述
べる実施例及び特に特許請求の範囲で指摘した斬新な特
徴で明白になるであろう。それ故上記目的達成のため、
本発明は、後述の図面中説明、推奨実施例の詳細記述及
び特に特許請求の範囲で指摘の特徴で構成される。しか
し、これらの図面や記述は、本発明が実用される種々な
方法の幾つかを開示しているに過ぎない。
【００１７】
【実施例】図２は、電流出力基準ＤＡＣ２５０用ビット
電流、低分解能フラッシュＡＤＣ２３０の基準電圧ラダ
ー２３２の電流及び本システムのためのバイポーラオフ
セット電流の発生のためのトランジスタ電流源１連接続
２５２を使えば、第１図の在来形系統図実現が可能であ
る本発明の基本的アーキテクチャーの図解をする。図２
のレンジ分割形ＡＤＣは、サンプルホールド増幅器から
アナログ電圧信号が供給される入力ノード２１０を含
む。入力ノード２１０は、ノード２２１を介して、ネッ
トワーク２２０に接続されるが、このネットワーク２２
０は、ブロック２６０で表される在来形の時間調整制御
ネットワークで制御するスイッチ２２８によって調整さ
れる２本の選択的信号路を持っている。第１信号路は、
ノード２２１とスイッチ２２８の第１ポジション（それ
は選択的に信号調整用単一ゲインバッファを持ち得る）
とを直結する。第２信号路は、ノード２２１とスイッチ
２２８の第２ポジションの間にあって、差動増幅器２２
６の非反転入力とシリースに接続された減算抵抗器２２
４を含む。そしてこの差動増幅器２２６の反転入力は、
バイポーラオフセット抵抗器２２２を介してアースＧに
接続される。スイッチ２２８の出力は、低分解能フラッ
シュＡＤＣ２３０内のコンパレータ２３４の１連接続の
非反転入力ノードに繋がれる。この１連のコンパレータ
の反転入力ノードは標準的方法に従った同じ値の同一物
理特性を持つ抵抗器２３６の直列接続を有する基準電圧
ラダー２３２に接続される。このラダー２３２は、アー
スＧと電流出力基準ＤＡＣ２５０内のトランジスタ電流
源との間に接続される。低分解能フラッシュＡＤＣ内の
コンパレータ２３４とそれに対応する抵抗器２３６の数
は、希望分解能の函数となり、上述の指数函数関係（２
のｍ乗マイナス１）に従う。即ち、例えば７ビット分解
能に対しては１２７個のコンパレータが必要となる（ｍ
＝７；２7−１＝１２７）。
【００１８】低分解能フラッシュＡＤＣ２３０は、時間
調整制御ネットワーク２６０と結合され、そのディジタ
ル出力を、一方向バス２１４を介して在来形論理ネット
ワーク２４０に供給する。この論理ネットワークは、順
次一方向バス２１５を介して総合的ＡＤＣ出力を、一方
向バス２１６を介してフィードバック出力を供給する。
後者の一方向バス２１６は、電流出力基準ＤＡＣ２５０
へ低分解能フラッシュＡＤＣ出力を供給する。このＤＡ
Ｃは、論理ネットワーク２４０からくるディジタル信号
のＤＡ変換のために、２進の重み付き電流供給用スイッ
チ２５３の在来形の１連接続２５４で構成される。基準
ＤＡＣからの出力は、ネットワーク２２０の第２信号路
にある減算抵抗器２２４と差動増幅器２２６の間に位置
するノード２２５に繋がれる。ＡＤＣへの全電流は、差
動増幅器２２６に対するバイポーラオフセット電流Ｉ(O
FF)を含めてｎ−ｐ−ｎタイプのバイポーラトランジス
タ２５１の１連接続２５２から引き出され、このトラン
ジスタ２５１のベースノードは、各トランジスタを介し
て流れる比例電流を保証すべく、全て同一サーボ回路に
接続され、それによって駆動される。図に示された具体
例では、サーボ回路２７０は電圧基準２７２、演算増幅
器２７４、電流計数抵抗器２７６及びセットアップトラ
ンジスタ２７８を含んでいる。技術的によく解っている
技法を使い、セットアップトランジスタ２７８のコレク
タを演算増幅器２７４の非反転入力に接続することによ
り、セットアップトランジスタを通る電流は、基準電圧
と電流計数抵抗器電圧降下の比を等しくするようにセッ
トされる。
【００１９】２段動作変換の第１パスの運転中は、入力
ノード２１０で受信されたアナログ電圧入力信号が、ス
イッチ２２８を介して低分解能フラッシュＡＤＣ２３０
内の各コンパレータ２３４の非反転入力ノードに伝達さ
れるが、このスイッチ２２８は、時間調整制御ネットワ
ーク２６０によって適宜セットされる。同時に、各コン
パレータの反転ノードにおける基準電圧は、基準電圧ラ
ダーの定電流Ｉ(REF)によって確立されるが、この電流
はトランジスタ電流源１連接続２５２の中のトランジス
タ２５１の１つから引き出され、等しい抵抗器２３６で
構成されている基準電圧ラダー２３２を通って流れる。
この第１パスフラッシュ変換の間に、コンパレータ１連
接続によって生成されるディジタル信号は、（図示され
てはいない）在来形装置に従ってラッチされ符号化され
る。そして、その結果としてのコード出力は、総合的高
分解能出力の上位有効ビットを構成するが、その総合的
高分解能出力は、論理ネットワーク２４０によって処理
され記憶される。この低分解能ディジタル出力は、それ
から電流出力基準ＤＡＣ２５０に供給され、そこでスイ
ッチ２５３の状態に従った１連接続２５２中の電流源２
５１からの電流を集めてアナログ信号に変換される。こ
れらのスイッチの全てを通る総合電流Ｉ(DAC)は、ノー
ド２２５から減算抵抗器２２４を通って流れ、このよう
にして、低分解能フラッシュＤＡＣを通して第１パスか
ら得られた最上位有効ビットのアナログ値に相当する電
圧降下をノード２２５の位置に生ずることになる。正味
の結果は、ノード２２５の電圧が入力ノード２１０に保
たれた入力電圧と電流出力基準ＤＡＣ２５０からの出力
とのアナログ電圧差を表すことになる。差動増幅器２２
６からのバイポーラオフセット基準電流Ｉ(OFF)とＩ(RE
F)は、１連接続２５２中のトランジスタ２５１によって
同じ様に生成される。
【００２０】ノード２２５で計測されたこの電圧差或い
はエラーは、差動増幅器２２６によって増幅され、第２
パス用に再びスイッチ２２８を通って低分解能フラッシ
ュＡＤＣ２３０に供給されるが、今度はこのスイッチ２
２８は時間調整制御ネットワーク２６０によって差動増
幅器出力を受けるようにセットされる。ノード２２５に
生成されるエラーの増幅は、低分解能フラッシュＡＤＣ
内の基準電圧が適切に調整される限り、本発明の実施に
際して必要不可欠なものではないことに心を留めて置い
て欲しい。第２パス動作中は、エラー信号が低分解能フ
ラッシュＡＤＣ２３０に加えられ、装置の総合的高分解
能出力の下位有効ビット相当のディジタル出力に変換さ
れる。このディジタル信号は論理ネットワーク２４０に
送られ、そこで一方向バス２１５の処に作り出される高
分解能出力生成のため、第１パスからの上位有効ビット
と合成される。このようにして、２ｎビット分解能のデ
ィジタル出力は、ｎビットの電流出力基準ＤＡＣと結び
付いた１個のｎビット分解能フラッシュＡＤＣを使用し
て、このレンジ分割形ＡＤＣアーキテクチャーにより生
成され得る。当業者なら誰でも図２の概略図から容易に
見分けられるように、電流源トランジスタ２５１の１連
接続２５２を通る電流の変化をもたらす温度その他の条
件変化は、必然的に一様に基準電圧ラダー電流Ｉ(RE
F)、電流出力基準ＤＡＣ電流Ｉ(DAC)及びバイポーラオ
フセット電流Ｉ(OFF)に影響を及ぼすであろう（これら
の電流は、それに対応する基準電圧を決定するが故に、
全て基準電流と呼んでよいことに心を留めて欲しい）。
それ故、それに対応する電圧変動が自動的に追跡し、総
合的ＡＤＣの要素間の連続的ゲインマッチングを生むこ
とになる。この斬新な設計上の特徴が、全ての構成部品
の間に付加的電圧制御回路無しでの固有のゲインマッチ
ングを発生させる。
【００２１】上述の如く、又、図２の概略図から明らか
なように、基準電圧ラダー２３２の中の全抵抗器２３６
は、値が等しく、モノリシック構造に特に適した同一材
料から作られる。基準電圧ラダー２３２が低分解能フラ
ッシュＡＤＣの中のｍビット分解能用の（２のｍ乗マイ
ナス１）個の抵抗器から構成されるので、抵抗器（及び
それに対応するコンパレータ）の数は必然的に大きくな
る傾向がある。例えば、６ビット分解能のフラッシュＡ
ＤＣは６３個の抵抗器を必要とする。加えて、この数は
低分解能フラッシュＡＤＣの分解能レベルにおいて或る
程度の冗長度を必要とする付加的なディジタルエラー訂
正機構の要求によって一般には増大する。例えば、２連
の７ビット変換は、典型的には１３或いは１２ビットの
分解能レベルを作り出すのに、先ず発生され、次いで合
成される。フラッシュ変換に要求される、この抵抗器の
数の多さ故に、この種の装置で標準的に使われる正負の
電圧刻みの制約から基準電圧ラダーの各ステップに使え
る増分電圧が高分解能フラッシュ変換に対しては許容で
きない程小さなものになってしまう。加えて、それに対
応するコンパレータの数の多さが、高電力消費、高製造
コスト及び低歩留りをもたらす。これらの問題を打開す
る為の図３の本発明、即ち、第２の具体例は、上述のバ
イアス掛けアーキテクチャーを持つ直並列形レンジ分割
設計を低分解能フラシュ変換自身の中にも含んでいる２
段動作のレンジ分割形ＡＤＣで図解する。加えて、分路
抵抗器が与えられているが、これも低分解能変換の最上
位及び最下位有効ビットに対応する両電圧基準ラダーの
セグメント用と同一抵抗器材料の利用が可能である。
【００２２】図３について言及すると、低分解能フラッ
シュＡＤＣ３３０は、電圧基準ラダーのセグメント３３
２に対応する最上位有効ビット部分及び電圧基準ラダー
のセグメント３３３に対応する最下位有効ビット部分を
有している。両セグメントは図２に描かれているのと同
一の在来形設計から成り、電圧基準ラダー及び上記ネッ
トワーク２２０と同等なネットワーク３２０中の信号源
に接続されるコンパレータ３３４の１連接続を有してい
る。加えて、低分解能ＡＤＣの減算抵抗器３３８が、ネ
ットワーク３２０の出力の伝えられるノード３２９とコ
ンパレータ１連接続に対する入力ノード３３９との間に
備えられるが、この減算抵抗器３３８も又電圧基準ラダ
ー中の抵抗器３３６に使われるのと同一材料で作られ
る。最上位有効ビットフラッシュ変換に使われるコンパ
レータ出力は、フラッシュエンコーダ３３５及び内部Ｄ
ＡＣ３３７に接続されるが、内部ＤＡＣ３３７は、電流
出力基準ＤＡＣ３５０で使われるのと同一の在来形スイ
ッチ回路から成っている。フラッシュＤＡＣ３３７の中
の各ビット電流Ｉ(BIT)は、全体デバイスに使われるの
と同一のバイアス掛けアーキテクチャーによって供給さ
れるが、これは図解で明らかなように、デバイス用全電
流源を制御する同一サーボ回路装置３７０により駆動さ
れる電流源トランジスタ３５１の１連接続３５４から供
給される。電圧基準ラダーのセグメント３３３に対応す
る低分解能フラッシュＡＤＣ３３０の最下位有効ビット
部分には、分路抵抗器３３１が取付けられるが、それ
は、最上位有効ビット用電圧基準ラダーのセグメント３
３２の各ステップの等価抵抗に等しい電圧基準ラダーの
セグメント３３３対応の等価抵抗を作り出すためであ
る。それ故に、分路抵抗器３３１の値は、低分解能フラ
ッシュＡＤＣの最下位有効ビット部分の電圧基準ラダー
のステップ数に従い。当業者にとっては明白な方法によ
ってセットされる。分路抵抗器３３１も又、減算抵抗器
３３８及び抵抗器３３６全部に対して使うのと同一材料
で作られる。単一基準電流Ｉ(REF)が電圧基準ラダー全
体を流れ、それは、本発明の第１具体例で使ったのと同
じ電流源トランジスタ３５１の１連接続３５２で生成さ
れる。この様に、電流源トランジスタ３５１の１連接続
（３５２＋３５４）が、内部ＤＡＣ３３７に対するビッ
ト電流、電流出力基準ＤＡＣ３５０に対するビット電
流、低分解能フラッシュＡＤＣ３３０の電圧基準ラダー
（３３２＋３３３）に対する電圧及び本システムに対す
るパイポーラオフセット電流を発生させるのに使われ
る。
【００２３】動作時に対して、図３の装置は、各レンジ
分割形パスが内的な直並列形レンズ分割形手順で構成さ
れると云う追加的特徴を備える以外、図２と同様なやり
方で機能する。ノード３１０のアナログ入力電圧は、時
間調整制御ネットワーク３６０によって適宜セットされ
ているスイッチ３２８を介してノード３２９に印加さ
れ、それから減算抵抗器３３８を通ってノード３３９へ
伝達される。この信号は、低分解能フラッシュＡＤＣ３
３０内の各コンパレータ３３４の非反転入力ノードへ供
給される。同時に、各コンパレータの反転入力ノードで
の基準電圧は、電流源トランジスタ１連接続３５２中の
電流源の１つから引き出された後セグメント３３２及び
３３３から構成される電圧基準ラダーを通って流れる定
電流Ｉ(REF)によって確立される。低分解能フラッシュ
ＡＤＣを通る第１パスの第１内部ステップの間、最上位
有効ビットに対応するディジタル信号は、電圧基準ラダ
ーのセグメント３３２に接続されたコンパレータ１連接
続によって生成され、フラッシュエンコーダーネットワ
ーク３３５の中でラッチされ符号化される。同時に、こ
のディジタル出力は、内部ＤＡＣ３３７に供給される
が、その目的は、ノード３２９の入力信号から減算され
たアナログ信号に再変換し、かくして第２内部ステップ
に属する電圧基準ラダーのセグメント３３３に接続され
たコンパレータ１連接続に対して印加されるアナログ内
部残余信号或いはエラーを自動的にノード３３９に発生
させることにある。第１パスの最下位有効ビット相当の
第２内部ステップのディジタル出力は、第１内部ステッ
プの間に作られた最上位有効ビットとフラッシュエンコ
ーダーネットワーク３３５の中で合成され、一方向バス
３１４を介して論理ネットワーク３４０へと供給され
る。図２に示す具体例の中でのように、総合的高分解能
出力の上位有効ビットを構成するこの第１パスディジタ
ル出力は、本システムの論理ネットワークの中に保持さ
れ、その上で一方向バス３１６を介して電流出力基準Ｄ
ＡＣ３５０にフィードバックされ、そこでスイッチ３５
３を通る１連の電流によるアナログ信号へと再変換され
る。これらのスイッチ３５３を通る全電流Ｉ(DAC)は、
ノード３２５から減算抵抗器３２４を通って流れ、それ
によって第１パスの最上位有効ビットのアナログ値相当
電圧降下をノード３２５の処にもたらす。正味の結果
は、今度も又、入力ノード３１０に保たれた入力電圧と
電流出力基準ＤＡＣ３５０の出力とのアナログ電圧差で
ノード３２５の電圧を示すことになる。図２の第１具体
例におけるが如く、バイポーラオフセット電流Ｉ(OFF)
と電圧基準ラダー電流Ｉ(REF)とは、電流源トランジス
タ３５１の１連接続３５２の中のトランジスタによって
同じように生成される。
【００２４】ノード３２５で作成されたエラーは、スイ
ッチ３２８を介して低分解能フラッシュＡＤＣ３３０に
直接再度供給されるか或いは差動増幅器３２６によって
増幅されるかするが、スイッチ３２８は今度は時間調整
制御ネットワーク３６０によって差動増幅器出力に繋が
るようにセットされており、差動増幅器３２６は、その
反転入力ノードでバイポーラオフセット抵抗器３２２を
介してアースされている。この低分解能フラッシュＡＤ
Ｃを通る第２パスの間、エラー信号は、第１パスについ
て詳述したのと同様に最初、最上位有効ビット対応の電
圧基準ラダーのセグメント３３２を介して変換され、次
いで最下位有効ビット対応の電圧基準ラダーのセグメン
ト３３３を介して変換される。この装置の総合的高分解
能出力の下位有効ビットを合成するフラッシュエンコー
ダ３３５からの合成出力は論理ネットワーク３４０に供
給され、そこで第１パスからの上位有効ビットと合成さ
れ、一方向バス３１５の処に生成される高分解能出力を
発生させる。又、この装置の全電流を発生させるのに使
用する特殊なアーキテクチャーの故に、電流源トランジ
スタ３５１の１連接続３５２と３５４とを通る電流に影
響を及ぼす温度その他の条件変化は、必然的に平等に電
圧基準ラダー電流Ｉ(REF)、内部フラッシュＤＡＣ電流
Ｉ(BIT)、電流出力基準ＤＡＣ電流Ｉ(DAC)及びバイポー
ラオフセット電流Ｉ(OFF)（全て基準電流と呼ばれる）
に対して影響を及ぼすであろう。それ故に、対応する電
圧変動は自動的に追跡し、総合的ＡＤＣの要素間の連続
的ゲインマッチングを生むことになる。
【００２５】かくして、図２に示す第１具体例における
と同様、２ｎビット分解能のディジタルに出力は１個の
ｎビット分解能フラッシュＡＤＣを使ったこのレンジ分
割形ＡＤＣアーキテクチャーによって発生され得る。け
れども、図３に図解されているように、低分解能フラッ
シュＡＤＣの２ステップ運用をすれば、同一のレベルの
高分解能出力が、要求される（２のｎ乗マイナス１）個
のコンパレータと基準電圧要素ではなく、本質的にもつ
と少ない要素数で生成可能である。例えば、１２ビット
分解能のレンジ分解形ＡＤＣが求められ、又エラー訂正
機構によって或る分解能冗長度が要求されると仮定すれ
ば、それは、図２の具体例では１２７個のコンパレータ
で満足されるであろうし、或いは、図３の２ステップ低
分解能フラッシュ変換装置においては、２２個のコンパ
レータで満足されるであろう。後者の場合、図４に詳細
を示すよう、７ビット低分解能フラッシュＡＤＣが、３
ビットの最上位有効ビット部分と４ビットの最下位有効
ビット部分とで作られ、それはそれぞれ７個（２3−
１）と１５個（２4−１）の基準電圧ステップ、従って
合計２２個の基準電圧ステップで構成される。図４は
又、内部ＤＡＣ３３７のスイッチ回路を満足する１方法
を図解する。
【００２６】図５は、図４に示されたアーキテクチャー
に対する改良を追加した入力バイアス電流の補償抵抗器
ネットワークを示す。実際問題として、各コンパレータ
３３４の反転、非反転入力間のインピーダンス誤差が、
デバイス中のコンパレータ数と共に増大するバイアス電
流誤差を生ずる。この不平衡を補償するために、電圧基
準ラダーの中の抵抗器ネットワークとぴったり一致する
抵抗器ネットワークを用意し、それによって各コンパレ
ータの反転、非反転両入力におけるインピーダンスは厳
密に同じになり、入力バイアス電流誤差は除去される。
勿論、両方の組の抵抗器材料を同一にすることによって
温度その他の変化に対しても誤差除去が維持される。
【００２７】本発明の範囲内で、回路の正常機能を維持
せるための、これらと同等の多数の電流レベル及びパラ
メータ突き合せ要求処理用の詳細回路修飾設計は可能と
推測される。ここに述べた電子回路アーキテクチャー
は、モノリシック製造に適しており、現在利用可能なコ
ンポーネントを使って、そっくりその儘組立てることが
可能である。他方、当業者なら誰でも２者択一的なコン
ポーネント、例えば電界効果トランジスタ或いはＭＯＳ
と一般に業界で呼ばれるトランジスタのような同等デバ
イスを使って本発明を実用する回路設計を容易に行なう
ことができるであろう。
【００２８】既述の如き詳細回路設計、ステップ及び材
料での種々な変化はここに図解し、特許請求の範囲で定
義した本発明の原理と範囲の中で、当業者なら誰でも作
り出すかも知れない。現在の本発明を一番実際的で好ま
しい具体例と思われるもので示し記述したけれども、本
発明の技術的範囲内でのそれからの乖離があり得ること
も認識しているので、本発明は、ここに開示された詳細
だけに限定すべきではなく、如何なる等価の装置及び方
法をも全て包含するように特許請求の全範囲と一致させ
るべきである。
【００２９】
【発明の効果】本発明の真髓は、レンジ分割形ＡＤＣの
種々なコンポーネントのゲイン追跡制御用に採用された
斬新手法にある。電圧制御ネットワークにより、それぞ
れのゲインを基準ラダーの中の電圧変化に強制的に合わ
せる代りに、本発明では、ＡＤＣの全コンポーネントを
駆動する電流源１連接続を使用する。その結果、回路中
全ての電圧変化及びそれに対応するゲイン変化が、全回
路を通じて自動的に一様に反映される。
【００３０】又、直並列形のレンジ分割形ＡＤＣを構成
する、低分解能フラッシュＡＤＣの各ステップの実行に
本発明が適しているので、コンパレータの合計数量を著
しく削減できる。
【００３１】更に、本発明は、ＡＤ変換装置を特別な追
加処理なしで半導体基板上に実現するのに向いている。
【００３２】又、図面中では、全ての部品に３桁の整数
を付番し、下２桁が同じものは、種々な具体例を示す全
図面に亘って同種の部品であることを示している。
【図面の簡単な説明】
【図１】高分解能ＡＤＣを構成する低分解能ＡＤＣ１個
を用いた従来形レンジ分割形ＡＤＣの典型的構成ブロッ
クダイアグラムである。
【図２】トランジスタ電流源１連接続が基準ＤＡＣビッ
ト電流、低分解能フラッシュＡＤＣの基準ラダー電圧及
びＡＤＣバイポーラオフセット電圧の発生に使われる本
発明にのっとったレンジ分割形ＡＤＣアーキテクチャー
の概略図である。
【図３】低分解能フラッシュＡＤＣが直並列形レンジ分
割形ＡＤＣとして作動し、同一のトランジスタ電流源１
連接続がそのビット電流を供給する内部ＤＡＣを備えて
いる図２のＡＤ変換装置の具体化概略図を示す。
【図４】図３の低分解能フラッシュＡＤＣの、より詳細
なＡＤＣとＤＡＣ部分の概略図である。
【図５】図４の概略図に対して、ＡＤＣコンパレータの
入力側にバイアス電流補償抵抗器ネットワークを追加し
たもの。 図面中では、全ての部品に３桁の整数を付番し、下２桁
が同じものは、種々な具体例を示す全図面に亘って同種
の部品であることを示している。
【符号の説明】
１１０ アナログ入力ノード １１５ ディジタル出力ノード １２０ 減算器とエラー増巾器とのネットワーク １２４ 減算回路 １２６ 差動増幅器 １２８ スイッチ １３０ 低分解能フラッシュＡＤＣ １４０ 論理ネットワーク １５０ 分解能基準ＤＡＣ １６０ 論理回路 ２１０ 入力ノード ２１４ 一方向バス ２１５ 一方向バス ２１６ 一方向バス ２２０ ネットワーク ２２１ ノード ２２２ バイポーラオフセット抵抗器 ２２４ 減算抵抗器 ２２５ ノード ２２６ 差動増幅器 ２２８ スイッチ ２３０ 低分解能フラッシュＡＤＣ ２３２ 基準電圧ラダー ２３４ コンパレータ ２３６ 抵抗器 ２４０ 論理ネットワーク ２５０ 電流出力基準ＤＡＣ ２５１ バイポーラトランジスタ ２５２ トランジスタ電流源１連接続 ２５３ スイッチ ２５４ スイッチ１連接続 ２６０ 時間調整制御ネットワーク ２７０ サーボ回路 ２７２ 電圧基準 ２７４ 演算増幅器 ２７６ 電流計数抵抗器 ２７８ セットアップトランジスタ ３１０ 入力ノード ３１４ 一方向バス ３１５ 一方向バス ３１６ 一方向バス ３２０ ネットワーク ３２２ バイポーラオフセット抵抗器 ３２４ 減算抵抗器 ３２５ ノード ３２６ 差動増幅器 ３２８ スイッチ ３２９ ノード ３３０ 低分解能フラッシュＡＤＣ ３３１ 分路抵抗器 ３３２ 電圧基準ラダーのセグメント ３３３ 電圧基準ラダーのセグメント ３３４ コンパレータ ３３５ フラッシュエンコーダー ３３６ 抵抗器 ３３７ 内部ＤＡＣ ３３８ 減算抵抗器 ３３９ ノード ３４０ 論理ネットワーク ３５０ 電流出力基準ＤＡＣ ３５１ 電流源トランジスタ ３５２ 電流源トランジスタ１連接続 ３５３ スイッチ ３５４ 電流源トランジスタ１連接続 ３６０ 時間調整制御ネットワーク ３７０ サーボ回路装置
フロントページの続き (72)発明者 デビッド エム．トーマス アメリカ合衆国，アリゾナ州 85749，ト ゥーソン，イースト ステットソン プレ イス 11240

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 以下の手段を包含する、多段動作のレン
    ジ分割形ＡＤ変換手段； （ａ）直列抵抗器の１連接続から成る基準電圧ラダーを
    有する、第１のアナログ入力信号及び第２のアナログエ
    ラー信号を、対応する第１及び第２の低分解能ディジタ
    ル信号に変換させるための低分解能フラッシュＡＤ変換
    手段、（ｂ）前記第１低分解能ディジタル信号を、対応
    するアナログフィードバック信号へ再変換するための、
    前記低分解能ＡＤ変換手段と等しい分解能を有する電流
    出力基準ＤＡ変換手段、（ｃ）前記アナログエラー信号
    決定のための前記アナログフィードバック信号と前記ア
    ナログ入力信号との間の差異測定用エラー測定手段、
    （ｄ）前記第１及び第２低分解能ディジタル信号を、１
    つの高分解能ディジタル信号に統合するための論理的手
    段、及び（ｅ）最低限２種類の基準電流を生成するため
    の同一サーボ回路制御の電流源１連接続を使用する、前
    記第１低分解能ディジタル信号、前記アナログフィード
    バック信号、前記アナログエラー信号、前記第２低分解
    能ディジタル信号及び前記高分解能ディジタル信号を順
    番に作成するための時間調整制御手段。
  2. 【請求項２】 請求項１において、前記エラー測定手段
    中の減算抵抗器、前記低分解能電圧基準ラダー中の抵抗
    器、前記サーボ回路中の電流計数抵抗器及びバイポーラ
    オフセット抵抗器が全て同一材料で構築されていること
    を特徴とする多段動作のレンジ分割形ＡＤ変換手段。
  3. 【請求項３】 請求項２において、前記電圧基準ラダー
    中の全抵抗器が実質的に等しい値を有することを特徴と
    する多段動作のレンジ分割形ＡＤ変換手段。
  4. 【請求項４】 請求項３において、前記電流源１連接続
    が同一サーボ回路で駆動されるバイポーラトランジスタ
    接合から成るのを特徴とする多段動作のレンジ分割形Ａ
    Ｄ変換手段。
  5. 【請求項５】 請求項１において、以下の手段、構造物
    を有する直並列形レンジ分割形ＡＤ変換手段で構成され
    る、前記低分解能フラッシュＡＤ変換手段を有すること
    を特徴とする多段動作のレンジ分割形ＡＤ変換手段； （ｆ）直列接続の抵抗器から成る最上位有効ビット用電
    圧基準ラダーを有する、第１の前記アナログ入力信号及
    び第２の前記アナログエラー信号の最上位有効ビット対
    応のディジタル信号生成用最上位有効ビットフラッシュ
    ＡＤ変換手段、（ｇ）前記最上位有効ビットフラッシュ
    ＡＤ変換手段に等しい分解能を持ち、そのＡＤ変換手段
    からのディジタル信号を対応アナログフィードバック信
    号に再変換する内部ＤＡ変換手段、（ｈ）前記最上位有
    効ビットフラッシュＡＤ変換手段への入力信号と前記内
    部ＤＡ変換手段で生成されたアナログフィードバック信
    号とのアナログ差測定用の前記低分解能フラッシュＡＤ
    変換手段中の減算抵抗器、（ｉ）前記最上位有効ビット
    電圧基準ラダーに直列接続された最下位有効ビット電圧
    基準ラダー及び最下位有効ビット電圧基準ラダーの、直
    列抵抗器１連接続に並列接続された１個の分路抵抗器を
    有する、第１の前記アナログ入力信号及び第２の前記ア
    ナログエラー信号の最下位有効ビット対応ディジタル信
    号生成用の、最下位有効ビットフラッシュＡＤ変換手
    段、及び（ｊ）前記内部ＤＡ変換手段へのビット電流発
    生用の前記電流源１連接続を使用する、前記低分解能フ
    ラッシュＡＤ変換手段の出力生成用の第１の前記アナロ
    グ入力信号及び第２の前記アナログエラー信号の最上位
    及び最下位有効ビットに対応した、前記ディジタル信号
    合成用論理的手段。
  6. 【請求項６】 請求項５において、前記エラー測定手段
    及び前記低分解能フラッシュＡＤ変換手段の中の減算抵
    抗器、前記電流出力基準ＤＡ変換手段中の抵抗器、前記
    最上位有効ビット電圧基準ラダー中の抵抗器、前記最下
    位有効ビット電圧基準ラダー中の抵抗器及びバイポーラ
    オフセット抵抗器が、全て同一材料で構築されているこ
    とを特徴とする多段動作のレンジ分割形ＡＤ変換手段。
  7. 【請求項７】 請求項６において、前記最上位有効ビッ
    ト及び前記最下位有効ビットの電圧基準ラダー中の前記
    直列抵抗器１連接続各抵抗器が、実質的に等しい値を有
    することを特徴とする多段動作のレンジ分割形ＡＤ変換
    手段。
  8. 【請求項８】 請求項７において、前記最上位有効ビッ
    トの電圧基準ラダーに直列接続された前記最下位有効ビ
    ットの電圧基準ラダーの等価的な値が、前記最上位有効
    ビットの電圧基準ラダー内の各直列接続抵抗器の値に等
    しくなっていることを特徴とする多段動作のレンジ分割
    形ＡＤ変換手段。
  9. 【請求項９】 請求項８において、前記最上位有効ビッ
    トフラッシュＡＤ変換手段が３ビットのフラッシュＡＤ
    変換手段であり、前記最下位有効ビットフラッシュＡＤ
    変換手段が４ビットのフラッシュＡＤ変換手段であっ
    て、そのディジタル出力が７ビットの低分解能ディジタ
    ル出力発生用に合成されることを特徴とする多段動作の
    レンジ分割形ＡＤ変換手段。
  10. 【請求項１０】 請求項９において、更に以下のネット
    ワークを有することを特徴とする多段動作のレンジ分割
    形ＡＤ変換手段。 （ｋ）入力バイアス電流誤差を除くため各コンパレータ
    の反転、非反転両入力におけるインピーダンスが厳密に
    同一になるように、前記最上位有効ビット及び前記最下
    位有効ビットの電圧基準ラダー中の前記直列抵抗器１連
    接続とぴったり一致する直列抵抗器１連接続から構成さ
    れ、前記低分解能フラッシュＡＤ変換手段中のコンパレ
    ータ１連接続に繋がれる、前記低分解能フラッシュＡＤ
    変換手段中のバイアス電流補償ネットワーク。
  11. 【請求項１１】 請求項１０において、前記バイアス電
    流補償ネットワーク中の全抵抗器、及び前記最上位有効
    ビット及び前記最下位有効ビットの電圧基準ラダー中の
    前記直列抵抗器１連接続の全抵抗器が実質的に等しく、
    同一材料で構築されることを特徴とする多段動作のレン
    ジ分割形ＡＤ変換手段。
  12. 【請求項１２】 請求項１１において、前記電流源１連
    接続が同一サーボ回路で駆動されるバイポーラトランジ
    スタ接合により構成されることを特徴とする多段動作の
    レンジ分割形ＡＤ変換手段。
  13. 【請求項１３】 請求項１１において、前記電流源１連
    接続が同一サーボ回路により駆動される接合電界効果ト
    ランジスタで構成されることを特徴とする多段動作のレ
    ンジ分割形ＡＤ変換手段。
  14. 【請求項１４】 請求項１１において、前記電流源１連
    接続が同一サーボ回路により駆動される金属酸化物半導
    体電界効果トランジスタで構成されることを特徴とする
    多段動作のレンジ分割形ＡＤ変換手段。
  15. 【請求項１５】 請求項１１において、前記電流源１連
    接続が同一サーボ回路により駆動されるＭＯＳトランジ
    スタで構成されることを特徴とする多段動作のレンジ分
    割形ＡＤ変換手段。
  16. 【請求項１６】 請求項１１において、前記最低限２種
    類の基準電流が前記低分解能フラッシュＡＤ変換手段の
    電圧基準ラダーを通る電流と、前記電流出力基準ＤＡ変
    換手段へのビット電流とから構成されることを特徴とす
    る多段動作のレンジ分割形ＡＤ変換手段。
  17. 【請求項１７】 請求項１６において、前記最低限２種
    類の基準電流が前記内部ＤＡ変換手段へのビット電流
    と、電流回路用のバイポーラオフセット電流とを包含す
    ることを特徴とする多段動作のレンジ分割形ＡＤ変換手
    段。
  18. 【請求項１８】 以下のステップを包含する、アナログ
    信号の高分解能ディジタル信号への変換方法； （ａ）前記高分解能ディジタル信号の上位有効ビットに
    対応する第１低分解能ディジタル信号への変換のため、
    直列抵抗器１連接続から構成された電圧基準ラダーを持
    つ低分解能フラッシュＡＤ変換手段を介して、アナログ
    入力信号を通過させるステップ、（ｂ）前記第１低分解
    能ディジタル信号の対応するアナログフィードバック信
    号への変換のため、前記低分解能ＡＤ変換手段の分解能
    と等しい分解能を有する電流出力基準ＤＡ変換手段を介
    して、前記第１低分解能ディジタル信号を通過させるス
    テップ、（ｃ）アナログエラー信号決定のため、前記ア
    ナログフィードバック信号と前記アナログ入力信号との
    差を測定するステップ、（ｄ）前記高分解能ディジタル
    信号の下位有効ビットに対応する第２低分解能ディジタ
    ル信号への変換のため、前記低分解能フラッシュＡＤ変
    換手段を介して、前記アナログエラー信号を通過させる
    ステップ、（ｅ）前記第１及び第２低分解能ディジタル
    信号を合成して前記高分解能ディジタル信号に変換する
    ステップ、及び（ｆ）前記低分解能フラッシュＡＤ変換
    手段の電圧基準ラダーを通る電流、前記電流出力基準Ｄ
    Ａ変換手段へのビット電流及びネットワークに対するバ
    イポーラオフセット電流を含む最低限２種類の基準電流
    をセットで発生させるための、電流源１連接続提供のス
    テップ。
  19. 【請求項１９】 請求項１８において、第１は前記アナ
    ログ入力信号、第２は前記アナログエラー信号に対応し
    たアナログ信号の処理用前記低分解能フラッシュＡＤ変
    換手段を介した各パスが、以下の追加ステップを包含す
    る直並列形レンジ分割形ＡＤ変換を包含するアナログ信
    号の高分解能ディジタル信号への変換方法； （ｇ）前記アナログ信号の最上位有効ビットに対応する
    第１ディジタル信号を生成するため、最上位有効ビット
    フラッシュＡＤ変換手段を介して、前記アナログ信号を
    前記低分解能フラッシュＡＤ変換手段に入力するステッ
    プ、（ｈ）前記第１ディジタル信号を対応する内部フィ
    ードバックアナログ信号に再変換するため、前記最上位
    有効ビットフラッシュＡＤ変換手段の分解能と等しい分
    解能を有する内部ＤＡ変換手段を介して、前記アナログ
    信号最上位有効ビットに対応する前記第１ディジタル信
    号を通過させるステップ、（ｉ）前記最上位有効ビット
    フラッシュＡＤ変換手段への前記アナログ信号と前記内
    部ＤＡ変換手段により生成された前記内部フィードバッ
    クアナログ信号との差で測定した内部アナログ残余信号
    生成のステップ、（ｊ）前記アナログ信号の最下位有効
    ビットに対応する第２ディジタル信号を生成するため、
    最下位有効ビットフラッシュＡＤ変換手段を介して、前
    記内部アナログ残余信号を通過させるステップ、及び
    （ｋ）前記内部ＤＡ変換手段へのビット電流を発生させ
    るため、前記電流源１連接続の中での追加電流源提供の
    ステップ。
JP3317954A 1991-03-18 1991-12-02 多段動作のレンジ分割形ａｄ変換手段 Pending JPH06152415A (ja)

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