KR100900196B1

KR100900196B1 - 입력 전류에 대응하는 디지털 신호를 구하는 전류아날로그-디지털 변환기

Info

Publication number: KR100900196B1
Application number: KR1020070057038A
Authority: KR
Inventors: 박영준; 김수환; 이현중
Original assignee: 재단법인서울대학교산학협력재단
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2009-06-02
Also published as: KR20080109126A

Abstract

본 발명은 아날로그 신호인 전류에 대응하는 디지털 신호를 구하는 변환기에 관한 발명으로서, 보다 구체적으로 가변 전류원 등을 이용함으로써 개선된 성능을 가지는 전류 아날로그-디지털 변환기에 관한 발명이다.

본 발명은 입력 전류에 대응하는 디지털 신호를 출력하는 전류 아날로그-디지털 변환기에 있어서, 상기 입력 전류를 중 일부분을 상쇄시키는 옵셋(offset) 전류를 제공하는 가변 전류원(variable current source); 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 상기 캐패시터를 리셋시키는 리셋 스위치; 상기 캐패시터의 일단의 전압에 대응하는 상기 디지털 신호를 출력하는 전압 ADC; 및 상기 캐패시터 전압에 따라 상기 옵셋 전류가 변경되도록 상기 가변 전류원을 제어하는 옵셋 제어부를 구비하는 전류 아날로그-디지털 변환기를 제공한다.

Description

입력 전류에 대응하는 디지털 신호를 구하는 전류 아날로그-디지털 변환기{CURRENT ANALOG-TO-DIGITAL CONVERTER FOR OBTAINING A DIGITAL SIGNAL CORRESPONDING TO AN INPUT CURRENT}

도 1은 본 발명의 제1 실시예에 의한 전류 아날로그-디지털 변환기를 나타내는 도면이다.

도 2 및 3은 도 1의 전류 아날로그-디지털 변환기의 동작을 설명하기 위한 도면으로서, 특히 옵셋 제어부(60)가 전압 ADC(70)에서 출력되는 디지털 신호에 따라 옵셋 전류(I_Offset)를 제어하는 경우의 예를 나타내는 도면이다.

도 4는 도 1의 옵셋 제어부(60)의 일례를 나타내는 도면으로서, 옵셋 제어부(60)가 캐패시터(30)의 일단(N1)의 전압(V_C)에 따라 옵셋 전류(I_Offset)를 제어하는 경우의 예를 나타내는 도면이다.

도 5 및 6은 도 1의 전류 아날로그-디지털 변환기의 동작을 설명하기 위한 도면으로서, 특히 옵셋 제어부(60)가 도 4와 같은 구성을 가지는 경우의 예를 나타내는 도면이다.

도 7은 본 발명의 제2 실시예에 의한 전류 아날로그-디지털 변환기를 나타내는 도면이다.

도 8은 본 발명의 제3 실시예에 의한 전류 아날로그-디지털 변환기를 나타내 는 도면이다.

전류 아날로그-디지털 변환기는 다양한 응용 분야를 가진다. 일례로, 전류 아날로그-디지털 변환기는 센서에서 출력되는 전류에 대응하는 디지털 신호를 출력할 수 있다. 상기 센서는 다양한 센서일 수 있으며, 일례로 입력되는 광에 대응하는 전류를 출력하는 포토다이오드일 수 있다.

전류 아날로그-디지털 변환기로 입력되는 전류가 소신호와 대신호로 나누어지는 경우가 있을 수 있다. 일례로, 요구되는 감도(sensitivity)가 △라고 할 때, 대신호는 1×△ 내지 4000×△ 중 선택된 어느 한 값을 가지나, 소신호는 대신호를 기준으로 수십×△의 범위 내에서 움직이는 경우가 있을 수 있다. 이 경우, 감도가 △이고 동작 범위(dynamic range)가 4096인 12비트 전압 ADC(voltage analog-to-digital converter, 입력 전압에 대응하는 디지털 신호를 출력하는 아날로그-디지털 변환기를 의미함)를 사용하면 되나, 12 비트의 전압 ADC를 집적하는 데에는 전 력 소모, 면적 등의 측면에서 많은 희생이 따른다는 문제점이 있다. 또한 8비트의 전압 ADC를 사용하는 경우, 감도와 동작 범위 중 어느 하나를 만족시킬 수 없다는 문제점이 발생한다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 대신호 주변의 소정 범위의 전류만을 디지털 변환함으로써, 요구되는 감도, 요구되는 동작범위 및 요구되는 전압 ADC의 성능 등을 만족하는 전류 아날로그-디지털 변환기를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 작은 비트 수의 전압 ADC(일례로 8비트 전압 ADC)를 사용함에도 불구하고, 큰 비트 수의 전압 ADC(일례로 12비트 전압 ADC)를 사용하는 것과 동일한 효과를 낼 수 있는(요구되는 감도와 요구되는 동작 범위를 만족시킬 수 있는) 전류 아날로그-디지털 변환기를 제공하는 것이다.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면은 입력 전류에 대응하는 디지털 신호를 출력하는 전류 아날로그-디지털 변환기에 있어서, 상기 입력 전류를 중 일부분을 상쇄시키는 옵셋(offset) 전류를 제공하는 가변 전류원(variable current source); 상기 입력 전류 중 상기 옵셋 전류에 의하여 상 쇄되고 남은 나머지 전류가 충전되는 캐패시터; 상기 캐패시터를 리셋시키는 리셋 스위치; 상기 캐패시터의 일단의 전압에 대응하는 상기 디지털 신호를 출력하는 전압 ADC; 및 상기 캐패시터 전압에 따라 상기 옵셋 전류가 변경되도록 상기 가변 전류원을 제어하는 옵셋 제어부를 구비하는 전류 아날로그-디지털 변환기를 제공한다.

본 발명의 제2 측면은 입력 전류에 대응하는 디지털 신호를 출력하는 전류 아날로그-디지털 변환기에 있어서, 상기 입력 전류를 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 상기 캐패시터를 리셋시키는 리셋 스위치; 상기 캐패시터의 일단의 전압에 대응하는 상기 디지털 신호를 출력하는 전압 ADC; 및 상기 디지털 신호에 따라 상기 옵셋 전류가 변경되도록 상기 가변 전류원을 제어하는 옵셋 제어부를 구비하는 전류 아날로그-디지털 변환기를 제공한다.

본 발명의 제3 측면은 입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서, (a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계; (b) 상기 캐패시터를 리셋하는 단계; (c) 상기 캐패시터 전압에 따라 상기 옵셋 전류를 변경하는 단계; (d) 상기 캐패시터를 리셋하는 단계; 및 (e) 상기 전압 ADC가 상기 캐패시터 전압에 대응하는 상기 디지털 신호를 출력하는 단계를 구비하는 제 어 방법을 제공한다.

본 발명의 제4 측면은 입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서, (a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계; (b) 상기 캐패시터를 리셋하는 단계; (c) 상기 캐패시터 전압에 대응하는 상기 디지털 신호를 구하는 단계; (d) 상기 디지털 신호에 따라 상기 옵셋 전류를 변경하는 단계; (e) 상기 캐패시터를 리셋하는 단계; 및 (f) 상기 캐패시터 전압에 대응하는 상기 디지털 신호를 구하는 단계를 구비하는 제어 방법을 제공한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.

도 1은 본 발명의 제1 실시예에 의한 전류 아날로그-디지털 변환기를 나타내는 도면이다. 도 1을 참조하면, 전류 아날로그-디지털 변환기는 입력 전류(Is)에 대응하는 디지털 신호를 출력한다. 이를 위하여 전류 아날로그-디지털 변환기는 가 변 전류원(20), 캐패시터(30), 리셋 스위치(40), 옵셋 제어부(60) 및 전압 ADC(70)를 구비한다. 전류 아날로그-디지털 변환기는 버퍼(50)를 더 구비할 수 있다.

가변 전류원(variable current source, 20)은 입력 전류(I_In) 중 일부분을 상쇄시키는 옵셋 전류(I_Offset)를 제공하는 기능을 수행한다. 일례로, 가변 전류원(20)은 복수의 전류원(CS1, CS2, ..., CSn) 및 복수의 스위치(SW1, SW2, ..., SWn)를 구비한다. 복수의 전류원(CS1, CS2, ..., CSn)의 전류(I1, I2, ..., In)는 다양하게 구성 가능하다. 일례로, 복수의 전류원(CS1, CS2, ..., CSn)은 모두 동일한 전류를 가질 수 있다(I1 = I2 = ... = In). 또는 복수의 전류원은 서로 다른 전류를 가질 수 있다(I1 < I2 < ... < In). 복수의 스위치(SW1, SW2, ..., SWn)의 개폐는 옵셋 제어부(60)로부터 전달되는 제어신호(C_SW1, C_SW2, ..., C_SWn)에 의하여 제어된다. 복수의 스위치(SW1, SW2, ..., SWn)의 동작에 의하여, 옵셋 전류(I_Offset)가 결정된다.

입력 전류(I_In)는 측정하고자 하는 값을 전류로 변환하는 변환기(transducer, 10)로부터 제공될 수 있다. 변환기(10)는 일례로 센서(11) 및 레귤레이터(12)를 구비할 수 있다. 센서(11)는 광 센서, 압력 센서, 가속도 센서, DNA 센서 등 다양한 종류의 센서일 수 있다. 레귤레이터(12)는 센서(11)의 일단에 정전압(constant voltage)을 제공하는 기능을 수행한다. 이를 위하여 레귤레이터(12)는 트랜지스터(13) 및 증폭기(14)를 구비할 수 있다.

캐패시터(30)는 입력 전류(I_In) 중 옵셋 전류(I_offset)에 의하여 상쇄되고 남은 나머지 전류(I_C)가 충전된다. 충전에 의하여 캐패시터(30) 일단(N1)의 전 압(V_C)이 변경된다.

리셋 스위치(40)는 캐패시터(30)를 리셋하는 기능을 수행한다. 리셋 스위치(40)의 개폐는 옵셋 제어부(60)에 의하여 제어된다.

버퍼(50)가 제3 노드(N3)와 캐패시터(30)의 일단(N1) 사이에 연결될 수 있다. 버퍼(50)는 캐패시터(30)의 일단(N1)의 전압(V_C)을 변경시키지 아니하면서도 캐패시터(30)의 일단(N1)의 전압(V_C)을 옵셋 제어부(60) 및 전압 ADC(70)에 제공할 수 있도록 한다. 버퍼(50)의 출력단과 제3 노드(N3) 사이에는 샘플 및 홀더(sample and holder, 미도시)가 추가될 수도 있다.

전압 ADC(70)는 캐패시터(30)의 일단(N1)의 전압(V_C)에 대응하는 디지털 신호를 출력한다. 전압 ADC(70)는 옵셋 제어부(60)로부터 전달되는 제어 신호(전압 ADC_Ready)에 따라, 캐패시터(30)의 일단(N1)의 전압(V_C)을 샘플링한 후에, 샘플링된 전압에 대응하는 디지털 신호를 출력하는 방식으로 동작한다. 만일, 버퍼(50)와 제3 노드(N3) 사이에 샘플 및 홀더가 있는 경우에는, 샘플 및 홀더가 제어 신호(ADC_Ready)에 따라 샘플링을 수행하고, 전압 ADC(70)가 샘플 및 홀더에서 출력되는 전압에 대응하는 디지털 신호를 출력하는 방식으로 동작할 수도 있다.

옵셋 제어부(60)는 옵셋 전류(I_Offset)가 입력 전류(I_In)에 대응하는 값을 가지도록 가변 전류원(20)을 제어하는 기능을 수행한다. 옵셋 제어부(60)는 다양한 방식으로 구현 가능한다. 옵셋 제어부(60)에 입력되는 신호 측면에서, 옵셋 제어부(60)는 캐패시터(30)의 일단(N1)의 전압(V_C)을 입력받고 이에 따라 가변 전류원(20)의 스위치들(SW1, SW2, ..., SWn)의 개폐를 제어할 수도 있으며, 전압 ADC(70)의 출력 디지털 신호를 입력받고 이에 따라 가변 전류원(20)의 스위치들(SW1, SW2, ..., SWn)의 개폐를 제어할 수도 있다. 옵셋 제어부(60)가 옵셋 전류(I_Offset)를 제어하는 시기 측면에서, 초기에 옵셋 제어부(60)가 옵셋 전류(I_Offset)를 설정한 이후에, 옵셋 전류(I_Offset)를 고정한 상태로 전류 아날로그-디지털 변환을 지속적으로 수행할 수도 있으며, 캐패시터(30)의 일단(N1)의 전압(V_C) 또는 전압 ADC(70)에서 출력되는 디지털 신호에 따라 옵셋 전류(I_Offset)를 반복적으로 갱신(update)할 수도 있다. 옵셋 제어부(60)는 리셋 스위치(40)의 개폐를 제어하는 제어신호(C_S) 및 전압 ADC(70)를 제어하는 제어신호(ADC_Ready)를 출력할 수 있다. 옵셋 제어부(60)는 옵셋 전류(I_Offset)의 값에 대응하는 디지털 신호를 출력할 수 있다.

도 2 및 3을 참조하면, 먼저 가변 전류원(20)이 초기의 옵셋 전류(I_Offset)를 제공하도록 옵셋 제어부(60)가 가변 전류원(20)의 복수의 스위치들(SW1, SW2, ..., SWn)을 제어한다(S11). 초기의 옵셋 전류(I_Offset)는 0일 수도 있으나, 0 이외의 다른 값일 수도 있다. 도 3에는 초기의 옵셋 전류(I_Offset)가 0인 경우의 예가 표현되어 있다. 도 3에서, [C_SWn ... C_SW1]은 가변 전류원(20)의 복수의 스위치들(SW1, SW2, ... SWn)의 개폐 상태를 나타내는 것으로서, '0000'은 4개의 스위 치들이 모두 오프(off) 상태임을 나타내고, '1010'는 제1 및 3 스위치(SW1, SW3)은 오프 상태이고, 제2 내지 제4 스위치(SW2, SW4)는 온(on) 상태임을 나타낸다.

그 후, 옵셋 제어부(60)는 캐패시터(30)가 리셋되도록 리셋 스위치(40)를 제어한다(S12). 리셋 스위치(40)의 동작에 의하여, 캐패시터(30)에 충전된 전하량은 소정 값(일례로 0)이 되고, 이에 따라 캐패시터(30)의 일단(N1)의 전압(V_C)은 최소값(V_min)이 된다. 도 3에서 리셋 스위치(30)는 제어 신호(C_S)가 하이(high)일 때 온(on) 상태가 되고, 제어 신호(C_S)가 로우(low)일 때 오프(off) 상태가 된다.

그 후, 옵셋 제어부(60)는 전압 ADC(70)가 캐패시터(30)의 일단(N1)의 전압(V_C)에 대응하는 디지털 신호를 출력하도록 전압 ADC(70)를 제어한다(S13). 도 3에 표현된 예에 있어서, 8비트의 디지털 신호를 출력하는 전압 ADC(70)가 캐패시터(30)의 일단(N1)의 전압(V_C)이 최소값(V_min)인 경우에 2진수로 '0000000'을 출력하고, 최대값(V_max)인 경우에 2진수로 '11111111'을 출력한다. 또한, S12 및 S13 단계에서의 캐패시터(30)의 리셋(S12)과 디지털 변환(S13) 사이의 기간이, S15 및 S16 단계에서의 캐패시터(30)의 리셋(S15)과 디지털 변환(S16) 사이의 기간(T)의 1/8이 되도록 옵셋 제어부(60)는 전압 ADC(70)로 전달되는 제어신호(ADC_Ready)를 제어한다. 이와 같이 제어하면, S13 단계에서 전압 ADC(70)로부터 출력되는 디지털 신호 '00000001'이 의미하는 전류의 값은, S15 단계에서 전압 ADC(70)로부터 출력되는 디지털 신호 '00001000'이 의미하는 전류의 값과 동일하게 된다.

그 후, 옵셋 제어부(60)는 전압 ADC(70)로부터 출력되는 디지털 신호에 따라 옵셋 전류(I_Offset)를 조절한다(S14). 이를 위하여, 전압 ADC(70)에서 출력되는 디지털 신호에 따라 가변 전류원(20)의 제어 신호(C_SW1, C_SW2, ..., C_SWn)를 설정한다. 도 3의 예에서, 가변 전류원(20)이 4개의 전류원(CS1, CS2, CS3, CS4)를 포함하고, 이들 중 제1 전류원(CS1)은 S16 단계에서 '10000000'(S13 단계에서 전압 ADC(70)에서 출력되는 디지털 값 '00010000')에 대응하는 전류를 제공하고, 제2 전류원(CS2), 제3 전류원(CS3) 및 제4 전류원(CS4)은 각각 제1 전류원(CS1)이 제공하는 전류(I1)의 2배, 4배 및 8배에 해당하는 전류를 제공한다. 따라서, S13 단계에 전압 ADC(70)에서 출력되는 디지털 값(도면의 예의 경우 '10110001'을 반올림하여 4비트('1011')를 구하고, 구한 4비트에서 1을 뺀 값('1010')를 이용하여 가변 전류원(20)을 제어하면, S16 단계에 전압 ADC(70)에서 출력되는 디지털 값이 최대값(V_max)와 최소값(V_min)의 중간 값에 가장 근접할 수 있다.

그 후, 옵셋 제어부(60)는 캐패시터(30)가 리셋되도록 리셋 스위치(30)를 제어한다(S15).

그 후, 옵셋 제어부(60)는 전압 ADC(70)가 캐패시터(30)의 일단(N1)의 전압(V_C)에 대응하는 디지털 신호를 출력하도록 전압 ADC(70)를 제어한다(S16).

S16 단계 이후의 단계는 다양하게 변경 가능하다. 일례로 도 2의 A 패쓰와 같이, S15 및 S16 단계를 반복적으로 수행할 수 있다. 즉, 옵셋 전류(I_Offset)가 초기에 설정된 후에, 옵셋 전류(I_Offset)의 변경 없이 계속적으로 전류 아날로그 디지털 변환만을 수행할 수 있다. 이와 같이 동작하는 경우의 예가 도 3에 표현되어 있다. 다른 예로, 도 2의 C 패쓰와 같이, S11 내지 S16 단계를 반복적으로 수행할 수 있다. 즉, 옵셋 전류(I_Offset)를 구하는 단계(S11 내지 S14)와 전압 ADC(70) 출력 디지털 신호를 구하는 단계(S15, S16)를 반복적으로 수행할 수 있다. 또 다른 예로, 도 2의 B 패쓰와 같이, S17 단계를 수행한 후에, S15 내지 S17 단계를 반복적으로 수행할 수 있다. S17 단계에서는 S16 단계에서 구한 디지털 값에 따라 옵셋 전류(I_Offset)를 제어한다. 보다 구체적으로, S16 단계에서 구한 디지털 값이 소정 값(일례로 '11100000')보다 큰 경우 옵셋 제어부(60)는 옵셋 전류(I_Offset)가 한 단계 증가되도록 가변 전류원(20)을 제어하고, S16 단계에서 구한 디지털 값이 다른 소정 값(일례로 '00100000')보다 작은 경우, 옵셋 제어부(60)는 옵셋 전류(I_Offset)가 한 단계 감소되도록 가변 전류원(20)을 제어한다.

도 4를 참조하면, 옵셋 제어부(60)는 2개의 비교기(61, 62) 및 디지털 회로부(63)을 구비한다. 제1 비교기(61)는 캐패시터(30)의 일단(N1)의 전압(V_C)과 제1 기준전압(V_H)을 비교한 결과(Com_H)를 출력하고, 제2 비교기(62)는 캐패시터(30)의 일단(N1)의 전압(V_C)과 제2 기준전압(V_L)을 비교한 결과(Com_L)를 출력한다. 제2 기준전압(V_L)은 제1 기준전압(V_H)보다 낮은 레벨을 갖는다. 디지털 회로부(63)는 제1 비교기의 출력(Com_H) 및 제2 비교기의 출력(Com_L)에 따라 옵셋 전류(I_Offset)가 변경되도록 가변 전류원(20)을 제어한다. 보다 구체적으로, 캐패시터(30)의 일단(N1)의 전압(V_C)이 제1 기준전압(V_H)보다 높은 경우에, 디지털 회 로부(63)은 옵셋 전류(I_Offset)를 증가시킨다(나머지 전류(I_C)를 감소시킨다). 캐패시터(30)의 일단(N1)의 전압(V_C)이 제2 기준전압(V_L)보다 낮은 경우에, 디지털 회로부(63)은 옵셋 전류(I_Offset)를 감소시킨다(나머지 전류(I_C)를 증가시킨다). 또한 캐패시터(30)의 일단(N1)의 전압(V_C)이 제1 기준전압(V_H) 및 제2 기준전압(V_L)의 사이에 위치하는 경우에, 디지털 회로부(63)은 옵셋 전류(I_Offset)를 이전과 동일하게 유지한다.

도 5 및 6을 참조하면, 먼저 가변 전류원(20)이 초기의 옵셋 전류(I_Offset)를 제공하도록 옵셋 제어부(60)가 가변 전류원(20)의 복수의 스위치들(SW1, SW2, ..., SWn)을 제어한다(S21). 도 6에서, [C_SWn ... C_SW1]은 가변 전류원(20)의 복수의 스위치들(SW1, SW2, ... SWn)의 개폐 상태를 나타내는 것으로서, '1000'은 제 4 스위치(SW4)가 온(on) 상태이고, 나머지 3개의 스위치들(SW1, SW2, SW3)이 오프(off) 상태임을 나타내고, '1100'는 제3 및 제4 스위치들(SW3, SW4)이 온 상태이고, 제1 및 제2 스위치들(SW1, SW2)은 오프 상태임을 나타낸다. 초기의 옵셋 전류(I_Offset)는 0일 수도 있으나, 0 이외의 다른 값일 수도 있다. 도 6에는 초기의 옵셋 전류(I_Offset)가 제4 전류원(CS4)의 전류(I4)에 해당하는 경우의 예가 표현되어 있다. 도면에서 복수의 전류원(SW1 내지 SW4)의 전류가 (I4 > I3 > I2 > I1) 인 관계를 가지는 것으로 가정한다.

그 후, 옵셋 제어부(60)는 캐패시터(30)가 리셋되도록 리셋 스위치(30)를 제어한다(S22).

그 후, 옵셋 제어부(60)는 캐패시터(30)의 일단(N1)에 대응하는 전압(V_C)에 따라 옵셋 전류(I_Offset)를 변경한다(S23). 도 6에 표현된 예에 있어서, 캐패시터(30)의 일단(N1)에 대응하는 전압(V_C)이 제1 기준전압(V_H)보다 큰 경우 제1 비교기의 출력(Com_H)의 값은 '1'이 되고, 작은 경우 제1 비교기의 출력(Com_H)의 값은 '0'이 된다. 또한, 캐패시터(30)의 일단(N1)에 대응하는 전압(V_C)이 제2 기준전압(V_L)보다 작은 경우 제2 비교기의 출력(Com_L)의 값은 '1'이 되고, 큰 경우 제2 비교기의 출력(Com_L)의 값은 '0'이 된다. 또한, S23 단계를 수행하기 위하여 먼저 옵셋 전류(I_Offset)가 초기값([C_SW4 ... C_SW1] = '1000')을 가지는 상태에서 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)을 검토하여(S23_A), 그 값이 '00'인 경우(V_L < V_C < V_H)에는 옵셋 전류(I_Offset) 전류를 초기값([C_SW4 ... C_SW1] = '1000')으로 결정하고, 그 값이 '10'인 경우(V_H < V_C)에는 C_SW4의 값을 '1'로 결정하고, 그 값이 '01'인 경우(V_C < V_L)에는 C_SW4의 값을 '0'로 결정한다. 도면에는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)이 '10'인 경우의 예가 표현되어 있다. 그 후, C_SW4의 값을 이전에 결정된 값(도면의 경우 '1')으로 유지하고, [C_SW3 C_SW2 C_SW1]을 '100'로 설정하고(S23_B), 캐패시터(30)를 리셋한다(S23_C). 그 후, 캐패시터(30)의 일단(N1)에 새로이 형성된 전압(V_C)에 대응하는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)을 검토하여(S23_D), 그 값 이 '00'인 경우(V_L < V_C < V_H)에는 옵셋 전류(I_Offset) 전류를 이전값([C_SW4 ... C_SW1] = '1100')으로 결정하고, 그 값이 '10'인 경우(V_H < V_C)에는 C_SW3의 값을 '1'로 결정하고, 그 값이 '01'인 경우(V_C < V_L)에는 C_SW3의 값을 '0'로 결정한다. 도면에는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)이 '10'인 경우의 예가 표현되어 있다. 그 후, [C_SW4 C_SW3]의 값을 이전에 결정된 값(도면의 경우 '11')으로 유지하고, [C_SW2 C_SW1]을 '10'로 설정하고(S23_E), 캐패시터(30)를 리셋한다(S23_F). 그 후, 캐패시터(30)의 일단(N1)에 새로이 형성된 전압(V_C)에 대응하는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)을 검토하여(S23_G), 그 값이 '00'인 경우(V_L < V_C < V_H)에는 옵셋 전류(I_Offset) 전류를 이전값([C_SW4 ... C_SW1] = '1110')으로 결정하고, 그 값이 '10'인 경우(V_H < V_C)에는 C_SW2의 값을 '1'로 결정하고, 그 값이 '01'인 경우(V_C < V_L)에는 C_SW2의 값을 '0'로 결정한다. 도면에는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)이 '01'인 경우의 예가 표현되어 있다. 그 후, [C_SW4 C_SW3 C_SW2]의 값을 이전에 결정된 값(도면의 경우 '110')으로 유지하고, [C_SW1]을 '1'로 설정하고(S23_H), 캐패시터(30)를 리셋한다(S23_I). 그 후, 캐패시터(30)의 일단(N1)에 새로이 형성된 전압(V_C)에 대응하는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)을 검토하여(S23_J), 그 값이 '00'인 경우(V_L < V_C < V_H)에는 옵셋 전류(I_Offset) 전류를 이전값([C_SW4 ... C_SW1] = '1101')으로 결정하고, 그 값이 '01'인 경우(V_C < V_L)에는 C_SW1의 값을 '0'으로 결정한다(S23_K). 도면에는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)이 '00'인 경우의 예가 표현되어 있 다.

그 후, 옵셋 제어부(60)는 캐패시터(30)가 리셋되도록 리셋 스위치(30)를 제어한다(S24).

그 후, 옵셋 제어부(60)는 전압 ADC(70)가 캐패시터(30)의 일단(N1)의 전압(V_C)에 대응하는 디지털 신호를 출력하도록 전압 ADC(70)를 제어한다(S25).

S25 단계 이후의 단계는 다양하게 변경 가능하다. 일례로 도 5의 A 패쓰와 같이, S24 및 S25 단계를 반복적으로 수행할 수 있다. 즉, 옵셋 전류(I_Offset)가 초기에 설정된 후에, 옵셋 전류(I_Offset)의 변경 없이 계속적으로 전류 아날로그-디지털 변환만을 수행할 수 있다. 다른 예로, 도 5의 C 패쓰와 같이, S21 내지 S25 단계를 반복적으로 수행할 수 있다. 즉, 옵셋 전류(I_Offset)를 구하는 단계(S21 내지 S23)와 전압 ADC(70) 출력 디지털 신호를 구하는 단계(S24, S25)를 반복적으로 수행할 수 있다. 또 다른 예로, 도 5의 B 패쓰와 같이, S26 단계를 수행한 후에, S24 내지 S26 단계를 반복적으로 수행할 수 있다. S26 단계에서는 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)의 값에 따라 옵셋 전류(I_Offset)를 증감한다. 보다 구체적으로, 제1 및 제2 비교기(61, 62)의 출력(Com_H, Com_L)이 '00'인 경우에는 옵셋 제어부(60)는 옵셋 전류가 이전 값을 유지하도록 가변 전류부(20)를 제어하고, '10'인 경우에는 옵셋 제어부(60)는 옵셋 전류가 한 단계 증가되도록(나머지 전류(I_C)가 한단계 감소되도록) 가변 전류부(20)를 제어하고, '01'인 경우에는 옵셋 제어부(60)는 옵셋 전류가 한 단계 감소되도록(나머지 전류(I_C)가 한단계 증가되도록) 가변 전류부(20)를 제어한다.

도 7은 본 발명의 제2 실시예에 의한 전류 아날로그-디지털 변환기를 나타내는 도면이다. 캐패시터(30)가 가변 캐패시터(30)이고, 가변 캐패시터(30)의 캐패시턴스가 옵셋 제어부(60)에서 출력되는 제어 신호(C_SW1`, C_SW2`, ..., C_SWm`)에 의하여 제어되는 점을 제외하고는 본 발명의 제2 실시예에 의한 전류 아날로그-디지털 변환기는 본 발명의 제1 실시예에 의한 전류 아날로그-디지털 변환기와 동일하다.

가변 캐패시터(30)는 일례로 복수의 캐패시터(C1, C2, ..., Cm) 및 복수의 스위치(SW1`, SW2`, ..., SWm`)를 구비할 수 있다. 복수의 스위치(SW1`, SW2`, ..., SWm`)는 옵셋 제어부(60)로부터 전달되는 제어 신호(C_SW1`, C_SW2`, ..., C_SWm`)에 의하여 제어된다.

가변 캐패시터(30)의 캐패시턴스는 가변 전류원(20)의 옵셋 전류(I_Offset)와 유사하게, 가변 캐패시터(30)의 일단(N1)의 전압(V_C)에 따라 제어될 수도 있으며, 전압 ADC(70)에서 출력되는 디지털 신호에 따라 제어될 수도 있다. 또한, 가변 캐패시터(30)의 캐패시턴스는 가변 전류원(20)의 옵셋 전류(I_Offset)에 대응하는 값을 가질 수 있다. 일례로, 옵셋 전류(I_Offset)가 증가할수록 가변 캐패시턴스가 증가되도록 옵셋 제어부(60)는 가변 캐패시터(30)를 제어할 수 있다.

입력 전류(I_In)에 포함된 대신호가 커질수록 소신호의 변동 범위 또한 증가하는 경향이 있다. 본 발명의 제2 실시예는 이러한 특징을 고려한 것으로서, 대신호의 증가로 인하여 옵셋 전류(I_Offset)가 증가하는 경우에, 가변 캐패시터(30)의 캐패시턴스도 증가시킴으로써, 소신호의 변동을 빈번한 옵셋 전류(I_Offset)의 변 경 없이 측정할 수 있다는 장점을 가진다.

도 8은 본 발명의 제3 실시예에 의한 전류 아날로그-디지털 변환기를 나타내는 도면이다. 본 발명의 제3 실시예에 의한 전류 아날로그-디지털 변환기는 복수의 센서(11_1, 11_2, ..., 11_l) 중 선택된 어느 한 센서에서 제공되는 입력 전류(I_In)를 디지털 변환한다는 점을 제외하고는 본 발명의 제2 실시예에 의한 전류 아날로그-디지털 변환기와 동일하다. 이를 위하여 본 발명의 제3 실시예에 의한 전류 아날로그-디지털 변환기의 변환기(10`, transducer)는 복수의 센서(11_1, 11_2, ..., 11_l), 복수의 스위치(15_1, 15_2, ..., 15_l) 및 레귤레이터(12)를 구비한다. 복수의 스위치(15_1, 15_2, ..., 15_l)는 복수의 센서(11_1, 11_2, ..., 11_l) 중 입력 전류(I_In)를 제공할 센서를 선택하는 기능을 수행한다. 도 8의 변환기(10`)는 도 1에 적용될 수도 있다. 즉, 도 1에서 변환기(10)를 제거하고, 이를 대신하여 도 8의 변환기(10`)를 적용할 수도 있다.

본 발명에 의한 전류 아날로그-디지털 변화기는 입력 전류가 대신호와 소신호로 나누어지는 경우에, 요구되는 감도, 요구되는 동작범위 및 요구되는 전압 ADC의 성능 등을 만족하면서 효과적으로 전류 아날로그-디지털 변환을 수행할 수 있다는 장점이 있다.

또한, 본 발명에 의한 전류 아날로그-디지털 변화기는 작은 비트 수의 전압 ADC(일례로 8비트 전압 ADC)를 사용함에도 불구하고, 큰 비트 수의 전압 ADC(일례로 12비트 전압 ADC)를 사용하는 것과 동일한 효과를 낼 수 있다는 장점이 있다.

또한, 본 발명에 의한 전류 아날로그-디지털 변환기는 가변 캐패시터를 사용함으로써, 대신호가 증가됨에 따라 측정 가능한 소신호의 변동 범위도 증가시킴으로써, 전류 아날로그-디지털 변환을 효과적으로 수행할 수 있다는 장점이 있다.

Claims

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입력 전류에 대응하는 디지털 신호를 출력하는 전류 아날로그-디지털 변환기에 있어서,

상기 입력 전류를 중 일부분을 상쇄시키는 옵셋(offset) 전류를 제공하는 가변 전류원(variable current source);

상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터;

상기 캐패시터를 리셋시키는 리셋 스위치;

상기 캐패시터의 일단의 전압-이하, 상기 캐패시터의 상기 일단의 전압을 캐패시터 전압이라 함-을 샘플링하고, 상기 샘플링된 전압에 대응하는 상기 디지털 신호를 출력하는 전압 ADC; 및

상기 캐패시터 전압에 따라 상기 옵셋 전류가 변경되도록 상기 가변 전류원을 제어하고, 상기 리셋 스위치가 상기 캐패시터를 리셋시키도록 제어하는 옵셋 제어부를 구비하고,

상기 옵셋 제어부는

상기 캐패시터 전압에 대응하는 전압을 제1 기준전압과 비교하는 제1 비교기;

상기 캐패시터 전압에 대응하는 전압을 상기 제1 기준전압보다 낮은 제2 기준전압과 비교하는 제2 비교기; 및

상기 제1 비교기의 출력 및 상기 제2 비교기의 출력에 따라 상기 옵셋 전류가 변경되도록 상기 가변 전류원을 제어하는 디지털 회로부를 구비하며,

상기 디지털 회로부는

상기 제1 비교기의 출력 및 상기 제2 비교기의 출력으로부터 상기 캐패시터 전압에 대응하는 전압이 상기 제1 기준전압보다 높은 것으로 판단하는 경우에 상기 옵셋 전류를 증가시키며,

상기 제1 비교기의 출력 및 상기 제2 비교기의 출력으로부터 상기 캐패시터 전압에 대응하는 전압이 상기 제2 기준전압보다 낮은 것으로 판단하는 경우에 상기 옵셋 전류를 감소시키며,

상기 제1 비교기의 출력 및 상기 제2 비교기의 출력으로부터 상기 캐패시터 전압에 대응하는 전압이 상기 제1 기준전압보다 낮고 상기 제2 기준전압보다 높은 것으로 판단하는 경우에 상기 옵셋 전류를 이전과 동일하게 유지하는 전류 아날로그-디지털 변환기.
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입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압-이하 상기 캐패시터의 상기 일단의 전압을 캐패시터 전압이라 함-에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서,

(a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계;

(b) 상기 캐패시터를 리셋하는 단계;

(c) 상기 캐패시터 전압에 따라 상기 옵셋 전류를 변경하는 단계;

(d) 상기 캐패시터를 리셋하는 단계;

(e) 상기 전압 ADC가 상기 캐패시터 전압을 샘플링하고, 상기 샘플링된 전압에 대응하는 상기 디지털 신호를 출력하는 단계; 및

(f) 상기 (d) 및 상기 (e) 단계를 반복하는 단계를 구비하는 제어 방법.
입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압-이하 상기 캐패시터의 상기 일단의 전압을 캐패시터 전압이라 함-에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서,

(a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계;

(b) 상기 캐패시터를 리셋하는 단계;

(c) 상기 캐패시터 전압에 따라 상기 옵셋 전류를 변경하는 단계;

(d) 상기 캐패시터를 리셋하는 단계;

(e) 상기 전압 ADC가 상기 캐패시터 전압을 샘플링하고, 상기 샘플링된 전압에 대응하는 상기 디지털 신호를 출력하는 단계;

(f) 상기 (d) 단계 이후에 수행되며, 상기 캐패시터 전압에 따라 상기 옵셋 전류를 한 단계 증가, 한 단계 감소 또는 유지시키는 단계; 및

(g) 상기 (d) 단계 내지 상기 (f) 단계를 반복하는 단계를 구비하는 제어 방법.
입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압-이하 상기 캐패시터의 상기 일단의 전압을 캐패시터 전압이라 함-에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서,

(a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계;

(b) 상기 캐패시터를 리셋하는 단계;

(c) 상기 캐패시터 전압에 따라 상기 옵셋 전류를 변경하는 단계;

(d) 상기 캐패시터를 리셋하는 단계; 및

(e) 상기 전압 ADC가 상기 캐패시터 전압을 샘플링하고, 상기 샘플링된 전압에 대응하는 상기 디지털 신호를 출력하는 단계를 구비하고,

상기 (c) 단계는

(c1) 상기 캐패시터 전압에 대응하는 전압을 제1 기준전압 및 제2 기준전압과 비교하는 단계; 및

(c2) 상기 (c1) 단계를 수행한 결과, 상기 캐패시터 전압이 상기 제1 기준전압 및 상기 제2 기준전압의 사이에 위치하는 경우에 상기 옵셋 전류를 이전과 동일하게 유지하고, 상기 캐패시터 전압이 상기 제1 전압 및 상기 제2 전압의 사이에 위치하지 아니하는 경우에는 상기 옵셋 전류를 변경하는 단계를 구비하는 제어 방법.
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입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압-이하 상기 캐패시터의 상기 일단의 전압을 캐패시터 전압이라 함-에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서,

(a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계;

(b) 상기 캐패시터를 리셋하는 단계;

(c) 상기 캐패시터 전압에 대응하는 상기 디지털 신호를 구하는 단계;

(d) 상기 디지털 신호에 따라 상기 옵셋 전류를 변경하는 단계;

(e) 상기 캐패시터를 리셋하는 단계;

(f) 상기 캐패시터 전압을 샘플링하고, 상기 샘플링된 전압에 대응하는 상기 디지털 신호를 구하는 단계; 및

(g) 상기 (e) 단계 및 상기 (f) 단계를 반복하는 단계를 더 구비하는 제어 방법.
입력 전류 중 일부분을 상쇄시키는 옵셋 전류를 제공하는 가변 전류원; 및 상기 입력 전류 중 상기 옵셋 전류에 의하여 상쇄되고 남은 나머지 전류가 충전되는 캐패시터; 및 상기 캐패시터의 일단의 전압-이하 상기 캐패시터의 상기 일단의 전압을 캐패시터 전압이라 함-에 대응하는 디지털 신호를 출력하는 전압 ADC를 구비하는 전류 아날로그-디지털 변환기의 제어 방법에 있어서,

(a) 상기 가변 전류원이 초기의 상기 옵셋 전류를 제공하는 단계;

(b) 상기 캐패시터를 리셋하는 단계;

(c) 상기 캐패시터 전압에 대응하는 상기 디지털 신호를 구하는 단계;

(d) 상기 디지털 신호에 따라 상기 옵셋 전류를 변경하는 단계;

(e) 상기 캐패시터를 리셋하는 단계;

(f) 상기 캐패시터 전압을 샘플링하고, 상기 샘플링된 전압에 대응하는 상기 디지털 신호를 구하는 단계;

(g) 상기 (f) 단계 이후에 수행되며, 상기 디지털 신호에 따라 상기 옵셋 전류를 한 단계 증가, 한 단계 감소 또는 유지시키는 단계; 및

(h) 상기 (e) 단계 내지 상기 (g) 단계를 반복하는 단계를 구비하는 제어 방법.
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