CN110048719A - 一种分段并行比较型adc - Google Patents

Abstract

本发明公开一种分段并行比较型ADC，属于电子与通信技术领域，用于实现把模拟信号转换成数字信号，首先对ADC的输出按位权大小划分成数个段，形成不同权值级别的输出分段；再根据最高权值级别输出分段对由基准电压量化后的不同参考电压划分成数个分段，被定义为参考电压分段；然后，由段首比较器产生可被定义为段首指针的比较值，其一方面被送到对应的触发器和优先编码器形成最高权值级别输出分段的数值，另一方面被分别送到可控开关组用于控制从第一次所有分段中选择一个参考电压分段作为当前分段；最后，要么继续对当前分段再分段和再处理，要么把它用来形成最低权值级别输出分段的段内数值。本发明提高转换速度和位数、降低了制作成本。

Description

一种分段并行比较型ADC

技术领域

本发明涉及一种模数转换器，能够实现模拟信号向二进制数的快速转换，属于电子技术领域和通信技术领域，可广泛用于数字信号处理器、单片机等数字电路系统中。

背景技术

并行比较型A/D转换器（又称Flash ADC）与其它类型模拟数字信号转换器（ADC）相比，具有转换时间短、转换速度快的优点，可是，当转换位数较多时，其硬件开销将快速增加，电路变得非常复杂，以致于高位Flash ADC的制造和应用受到了严重阻碍。如转换输出的二进制位数为n，Flash ADC的量化电平数将有2ⁿ-1个，则所需比较器和触发器都将达到2ⁿ-1个，可见硬件成本随转换位数增加而显著提高。

为了降低成本，提高Flash ADC的应用，在中国专利201310596301.0中披露了一种具有子ADC校准的多步式ADC，在中国专利201310501026.X中披露了一种9级十位流水线ADC，以及在中国专利201710070081.6中披露了一种具有双转换的ADC后台校准，它们都采用多级ADC转换，使用了Flash ADC和/或SAR ADC（即逐次逼近型ADC），但是这些方案对原有Flash ADC结构并无显著创新。至于其它文献，无论是专门论述Flash ADC还是论述多级或者混合ADC时涉及到Flash ADC，都没能很好解决硬件成本和转换速度的矛盾。为了进一步解决这种问题，本发明人提出了一种分段并行比较型ADC电路和设计方法。

考虑到可控开关远比比较器和触发器结构简单、制作容易、成本更低和运行更快等，本发明通过对量化电平按段划分和可控开关的精准选择，虽然大量增加了可控开关，但是却能显著减少比较器和存储器的使用数量，降低优先编码器的复杂度，在不失高速转换特性的情况下，实现较低制作成本的高位ADC设计，满足了高位Flash ADC的实用化要求。

发明内容

本发明基于Flash ADC的设计方法和工作原理提出了一种分段并行比较型ADC，其设计方法是：首先根据对设计成本和转换速度的要求，把ADC的二进制输出位按位权大小划分成数个不同的段，形成不同权值级别的输出分段；再根据其中最高权值级别输出分段对由基准电压量化后的不同参考电压按照电压值大小划分成数个分段，这些分段被定义为参考电压分段，这次划分被叫做第一次分段，其段数是以最高权值级别输出分段位数为指数的2的次幂，每段所含参考电压数量除掉最高值参考电压分段少一个外，其它分段都相同，是以ADC输出位数减去最高权值级别输出分段位数所得差值为指数的2的次幂；然后，除掉最高值参考电压分段外其余所有分段中最高值参考电压被分别送到对应的比较器来产生可被定义为段首指针的比较值，这些段首指针一方面被送到对应的触发器和优先编码器以便形成最高权值级别输出分段的数值，另一方面被分别送到可控开关组用于控制从第一次所有分段中选择一个参考电压分段作为当前分段，且其段内不包括与段首指针对应的那个最高值参考电压；最后，对当前分段做后续处理，如果低于最高权值级别的输出分段不是最低权值级别输出分段，那就参照上述分段技术和处理技术继续对当前分段再分段和再处理，这叫做第二次分段，其后是否还有继续分段，要依据下一个低权值ADC输出分段是否是最低权值级别而决定；如果下一个低权值ADC输出分段是最低权值级别输出分段，那就停止继续分段而直接把这个当前分段送到与之对应的比较器、触发器和优先编码器来形成最低权值级别输出分段的段内数值。

根据上面披露的分段技术，当输出位数不分段时，这就是传统的Flash ADC，而本发明主要披露把输出位数分成2个或2个以上分段时ADC的设计方法。

根据以上披露的设计方法，一种把输出位数分成2段的分段并行比较型ADC被披露如下：它主要由采样/保持电路、量化电阻网络、段首比较器组、段首状态触发器组、段首优先编码器、段内1级可控开关组、段内2级可控开关组、段内比较器组、段内状态触发器组和段内优先编码器组成。

采样/保持电路用于完成模拟信号的采样和保持，在常用电路基础上增加可控开关，以便由等同于时钟信号的控制信号控制模拟信号的输入，达到启动模数转换的目的。

量化电阻网络由串联电阻组成，用于对基准电压进行量化，形成大量数值不同的参考电压，以便对这些量化电压按电压值大小划分成段。

段首比较器组由一组比较器组成，输出段首指针，为段首状态触发器组提供输入信号，其中每一个比较器有2个输入信号，一个来自对应的参考电压分段中最高参考电压输出线（不包括最高值参考电压分段），另一个来自采样/保持电路的输出信号线，即模拟转换信号。

段首状态触发器组由一组触发器组成，受到等同于时钟信号的控制信号控制，主要用于保存段首比较器组输出的段首指针。

段首优先编码器对来自段首状态触发器组的状态信息进行编码，以便获得模数转换后的高位二进制数，即高权值级别输出分段数值。

段内1级可控开关组由一级并行可控开关组组成，共有2个，分布在整个段内2级可控开关组的两端，分别由段首比较器组输出的最低位和最高位段首指针单独控制，以便选择最低值参考电压分段（不包括其中最高值参考电压线）或者最高值参考电压分段作为当前分段，并传送到后面的段内比较器组。

段内2级可控开关组由两级并行可控开关组组成，且两级并行可控开关组对应开关采用串联方式，分别受到段首比较器组输出的相邻两个段首指针控制，以便有选择地把某一参考电压分段（除掉其中最高值参考电压线）作为当前分段，并传送到后面的段内比较器组。

段内比较器组由一组比较器组成，为段内状态触发器组提供输入信号，其比较信号一方面来自由段内1级可控开关组和段内2级可控开关组共同决定的当前分段，另一个来自模拟转换信号。

段内状态触发器组由一组触发器组成，受到等同于时钟信号的控制信号控制，主要用于保存段内比较器组的比较结果。

段内优先编码器对来自段内状态触发器组的状态信息进行编码，以便获得模数转换后的低位二进制数，即低权值级别输出分段数值。

假设一种2分段并行比较型ADC可以转换输出n+m位，其中高权值级别输出分段为n位，低权值级别输出分段为m位，且m、n都属于不为0的正整数。根据本发明披露的设计方法，量化电阻网络把基准电压量化成2^n+m-1个参考电压，再根据n把参考电压从最低值到最高值进行分段，共分成2ⁿ个分段，其中最高值参考电压分段含有2^m-1个参考电压，其它都含有2^m个参考电压。

2ⁿ -1个低压参考电压分段中最高值参考电压线被输入到段首比较器组，共有2ⁿ -1个，经段首比较器组与采样/保持电路输出的模拟转换信号进行比较，产生2ⁿ -1个段首指针，构成一种温度计码。这些段首指针一方面被输入到段首状态触发器组保存，以便再由段首优先编码器编码成n位最高权值级别输出分段的二进制数；另一方面用于对段内可控开关组的控制。

所有2ⁿ -1个低压参考电压分段中除掉其中最高值参考电压外其它参考电压都被接到与其对应的段内可控开关组，且最高值参考电压分段也被接到与其对应的段内1级可控开关组。这样，每一个段内可控开关组都有2^m-1个参考电压输入。在段首指针的控制下同一时间段内只能有一个段内可控开关组完全导通，并把其输入端的2^m-1个参考电压输出到段内比较器组。最低位段内1级可控开关组受到段首比较器组输出的最低位段首指针单独控制，最高位段内1级可控开关组受到段首比较器组输出的最高位段首指针单独控制，其它所有段内2级可控开关组都分别受到段首比较器组输出的相邻两位段首指针控制，一位段首指针以高电平控制段内2级可控开关组中一组开关导通，另一位段首指针以低电平控制段内2级可控开关组中另一组开关导通。

被选择送到段内比较器组的2^m-1个参考电压经与采样/保持电路输出的模拟转换信号进行比较，输出相应的温度计码，再经段内状态触发器组和段内优先编码器编码输出m位低位二进制数。

这种2分段并行比较型ADC需要比较器和触发器都大约为2ⁿ+2^m-2个，共需要可控开关大约为2^n+m+1-2ⁿ⁺¹-2^m+1+2个。假设m=n=6，则这个12位2分段并行比较型ADC需要比较器和触发器都大约为126个，共需要可控开关大约为7938个。而传统12位Flash ADC需要比较器和触发器各为大约4095个，比本发明都多出3969个，超过了30多倍，即本发明使用比较器和触发器的数量不到传统Flash ADC的3%。考虑到每一个比较器或者触发器在硬件成本上都相当于数个可控开关，且制作精度要求也非常高，所以本发明在硬件开销方面远低于传统Flash ADC，且易于实现和规整性设计。另外，传统高位Flash ADC的优先编码器可能因门级电路的扇入限制而增加耗时，而本发明因采用分段技术降低了优先编码器复杂度，可能减少编码耗时，大致可以抵消因使用段内可控开关组增加的用时，这样，本发明比传统高位Flash ADC仅多出一个比较器的耗时，但仍然比其它类型ADC非常快。综合考虑，本发明实现了高速低成本要求，降低了Flash ADC的制造难度，推动了高位Flash ADC走向实用。

同样，只要对第一次分段产生的当前分段进一步按照所披露设计方法进行第二次分段，再产生新的当前分段，以此继续操作下去就可以设计出3个或3个以上分段并行比较型ADC。如12位3分段并行比较型ADC，对输出采用4：4：4划分，则需要大约45个比较器，45个触发器，8100个可控开关，比2分段并行比较型ADC节省更多硬件开销，而在时间开销方面只是多增加一个比较器的时间。当然，12位3分段并行比较型ADC，也可以采用5：4：3分段设计方式或者其它分段方式。

基于上述发明内容说明和随后附图给出的示意性实施例，与现有技术相比，本发明给出的分段并行比较型ADC具有传统Flash ADC的转换速度，却只有不到其3%的硬件开销。再者，由于使用大量可控开关组，本发明分段并行比较型ADC易于规整性设计和集成。第三，本发明通过可控开关使用减少了高耗能比较器使用，从而大幅降低ADC的功耗。

本发明使用的可控开关可以用不同材料制成，只要满足断开时电阻足够大、导通时通路电阻足够小且导电迅速等特点即可，因而本发明也可采用其它材料实现。

通过阅读本发明内容、结合下面附图的说明以及所附权利要求中所指出的创新等，所属领域的技术人员可以对本发明的上述的和其它相关的内容及目标有更清楚的了解和认识，可能存在一些本发明的优点和新的应用没有在此给出，但是仍然希望包含在随附权利要求书的限定范围内。

为了更全面、系统地理解本发明的内容，下面结合附图作进一步详细说明。

附图说明

图1是本发明关于2分段并行比较型ADC的示意性结构框图；

图2是根据本发明内容提供的6位2分段并行比较型ADC的实施例示意图。

具体实施方式

在下文中，将参考附图对本发明的内容进行详细的描述。请注意，下文所描述的示意性实施例是为了解释本发明内容，且在理解本发明时不应局限于这些实施例及下文的描述。

图1给出了本发明的2分段并行比较型ADC结构示意图，其输入信号包括拟转换的模拟信号Vi、时钟CLK和基准电压Vref，输出信号有m个低位二进制编码和n个高位二进制编码。其中CLK分别控制取样/保持电路10、段内状态触发器组90和段首状态触发器组110，实现转换器的启动和保存作用。单元10是取样/保持电路，在CLK控制下对Vi进行采样和保持，并输出用于转换的模拟信号Vo，再被送到段首比较器组30和段内比较器组80。单元20是量化电阻网络，由电阻串联而成，用于对基准电压Vref进行量化，产生2^n+m-1个参考电压（因电压Vref不作为后续电路的参考点使用，而没有列入其中），分别被定义为V1、V2、…、V(2^n+m-1)。这2^n+m-1个参考电压被分成2ⁿ个段，除掉第2ⁿ分段包含2^m-1个参考电压外，其它分段都包含2^m个参考电压。单元30是段首比较器组，由2ⁿ-1个比较器组成，其比较信号分别来自2ⁿ-1个低值分段中最高值参考电压，即V（[2ⁿ-1：1]*2^m），另一个比较信号是公共比较信号，即Vo。输送到段首比较器组30的2ⁿ-1个参考电压分别与模拟转换电压Vo进行比较，产生2ⁿ-1个段首指针Y[2^m+2ⁿ-2:2^m]，并以温度计码形式显示。段首指针经段首状态触发器组110储存为Q[2^m+2ⁿ-2:2^m]，再经段首优先编码器130编码从而形成高级别输出分段数值D[m+n-1:m]。其中段首状态触发器组110由2ⁿ-1个触发器组成，用于储存段首指针。段首优先编码器130用于实现温度计码转换成二进制数，可采用一般常用电路或者其它特定电路实现。

段内1级可控开关组（1）由2^m-1个可控开关组成，其一端分别接到最低参考电压分段中电压参考点V[2^m-1：1]，另一端分别接到段内比较器组的输入端，受到段首指针Y(2^m)控制，低电平控制可控开关导通，高电平控制可控开关断开。段内1级可控开关组（2）由2^m-1个可控开关组成，其一端分别接到最高参考电压分段中电压参考点V[2^m+n-1：2^m+n-2^m+1]，另一端接到段内比较器组的输入端，受到段首指针Y(2^m+2ⁿ-2)控制，低电平控制可控开关断开，高电平控制可控开关导通。单元50、单元60，以及单元50和单元60之间省略未画出部分都是段内2级可控开关组，共计2ⁿ-2个，它们都是由2级可控开关组组成，并且第一级开关与对应的第二级开关串联，分别受到对应的2个相邻的段首指针控制，其中低编号段首指针采用高电平控制段内一组可控开关导通，高编号段首指针采用低电平控制段内另一组可控开关导通。在段首指针控制下，这2ⁿ个可控开关组只能有一个导通而选择某一参考电压分段作为当前分段，并送到段内比较器组80。比较器组80由2^m-1个比较器组成，用于对当前分段数据X[2^m-1：1]与模拟转换信号Vo进行比较，以便产生信号Y[2^m-1：1]，也是以温度计码形式给出。段内状态触发器组90由2^m-1个触发器组成，用于保存要编码的信号Y[2^m-1：1]，以便提供给段内优先编码器120来编码。段内优先编码器120用于实现转换器的低级别输出分段数据D[m-1：0]，可采用一般常用电路或者其它特定电路实现。

图2是根据本发明内容提供的一种6位2分段并行比较型ADC的示意性实施例，采用了3:3分段模式。单元20是由64个电阻串联组成的量化电阻网络，其中R1-R63电阻值都相等，R0只是R1电阻值的一半，这样，基准电压Ur被量化成63个不同电压值的参考值，相邻参考电压之间相差2/127*Ur，其中最低参考电压为1/127*Ur。这些参考电压又被分成8个分段，分别是1/127*Ur-15/127*Ur，17/127*Ur-31/127*Ur，33/127*Ur-47/127*Ur，49/127*Ur-63/127*Ur，65/127*Ur-79/127*Ur，81/127*Ur-95/127*Ur，97/127*Ur-111/127*Ur，113/127*Ur-125/127*Ur，其中最后一个分段只包含7个参考电压，没有把Ur作为参考电压放进去，其它7个分段都包含8个参考电压。7个低压参考电压分段中最高值参考电压，即15/127*Ur、31/127*Ur、…、111/127*Ur，被分别接到单元30中的比较器C11-C17。单元30是由7个比较器组成的段首比较器组，另一个比较信号为Uo，比较结果，即段首指针，一方面被送到单元110，另一方面被用来控制段内可控开关。单元110是由7个触发器组成的段首触发器组，用于储存段首比较器输出的温度计码，并送给单元130用于转换。单元130为优先编码器，把单元110送来数据转换成ADC的高3位数据。

单元40是由7个可控开关构成的段内1级可控开关组，受到单元30中比较器C11输出的段首指针控制，决定最低参考电压分段中1/127*Ur-13/127*Ur共7个参考电压点是否能向单元80传送。单元50由2组共14个可控开关构成，且每组中一个可控开关都与另一组中一个对应可控开关串联，每组可控开关都使用相同控制信号，2组的控制信号分别是单元30中比较器C11和C12输出的段首指针，当C11和C12分别输出高电平和低电平时选择参考电压分段中17/127*Ur-29/125*Ur向单元80传送。其它5个段内2级可控开关组的电路连接和工作过程与此一样。最后一个段内可控开关70由C17输出的段首指针高电平选择最高参考电压分段中113/127*Ur-125/127*Ur向单元80传送。因为段首比较器组30输出的段首指针只可能是温度计码，确保了8个段内可控开关组只能有一个导通，选择一路参考电压分段数据为当前分段，并向段内比较器组80传递。段内比较器组80由7个比较器构成，用于对当前分段和模拟转换电压Uo进行比较，获得温度计码形式的比较结果，并送到单元90保存。单元90是由7个触发器构成的段内触发器组，用于保存比较后结果，并把结果送到单元120。单元120是优先编码器，把单元90送来的比较结果转换成ADC的低3位数据。

下面给出图2的工作示例。假设，11/127*Ur>Uo>9/127*Ur，则单元30输出的段首指针都为低电平，再经单元110和单元130获得ADC高3位输出为000，另外比较器C11输出的低电平段首指针控制单元40导通，选择了最低参考电压分段送到比较器，再经与模拟电压Uo比较，获得C01-C05输出高电平，C06和C07输出低电平，最后经单元90和单元120转换输出101，这样总的转换结果就是000101。而假设，19/127*Ur>Uo>17/127*Ur，则单元30输出的段首指针中只有C11输出为高电平，其它都为低电平，再经单元110和单元130获得ADC高3位输出为001。另外比较器C11输出的高电平段首指针控制单元50中SW11-SW17导通，比较器C12输出的低电平段首指针控制单元50中SW111-SW117导通，选择了参考电压分段17/127*Ur-29/127*Ur送到比较器，再经与模拟电压Uo比较，获得C01输出高电平，C02-C07输出低电平，最后经单元90和单元120转换成001输出，这样总的转换结果就是001001。

从图2可知，该6位2分段并行比较型ADC包含14个比较器、14个触发器、98个可控开关、2个3输入优先编码器和一个量化电阻网络，而传统6位Flash ADC包含63个比较器、63个触发器、1个6输入优先编码器和一个量化电阻网络。考虑到6位的优先编码器要比2个3位优先编码器复杂，硬件开销大，甚至转换时间略长，以及比较器和触发器都比可控开关非常复杂、不易制作，且占用时间长，因而本发明在损失一个相当于比较器的时间情况下比传统6位Flash ADC减少了大量硬件开销，且易于制作实现。另外由于本发明使用了大量可控开关，因而减少了能量消耗，并有利于ADC规整性设计制作。

通过对本发明示意性实施例说明可知，本发明涉及一种分段并行比较型ADC的通用设计方法，既对输出位数进行分段，又依据这个输出分段对基准电压进行分段和处理，可适用于多种分段方式，而不仅仅是2分段；本发明通过可控开关的大量使用来减少比较器和触发器的使用，从而减少硬件开销，因而本发明适用于设计制作较高位ADC，而不仅仅是低于12位的ADC；本发明使用了大量可控开关设计，即任何能够制作可控开关的材料都可以实现本发明，并不局限于采用半导体材料设计；本发明不仅适用于制作独立使用的ADC，还可应用于数字集成电路和模数混合集成电路中ADC的设计，只要把本发明所提及的功能模块和开关进行合理组合和修改就可以实现很多本发明未曾提及的功能。

尽管通过示意性实施例介绍了本发明，但是应该理解到，精通本领域的人仍可以对本发明进行形式上的和细节上的各种修改，而并不脱离本发明的精神和范围。

Claims (3)

1.一种分段并行比较型ADC，其特征在于：首先把ADC的二进制输出位按位权大小划分成数个不同的段，形成不同权值级别的输出分段；再根据其中最高权值级别输出分段对由基准电压量化后的不同参考电压按照电压值大小划分成数个分段，这些分段被定义为参考电压分段，这次划分被叫做第一次分段，其段数是以最高权值级别输出分段位数为指数的2的次幂，每段所含参考电压数量除掉最高值参考电压分段少一个外，其它分段都相同，是以ADC输出位数减去最高权值级别输出分段位数所得差值为指数的2的次幂；然后，除掉最高值参考电压分段外其余所有分段中最高值参考电压被分别送到对应的比较器来产生可被定义为段首指针的比较值，这些段首指针一方面被送到对应的触发器和优先编码器以便形成最高权值级别输出分段的数值，另一方面被分别送到可控开关组用于控制从第一次所有分段中选择一个参考电压分段作为当前分段，且其段内不包括与段首指针对应的那个最高值参考电压；最后，对当前分段做后续处理，如果低于最高权值级别的输出分段不是最低权值级别输出分段，那就参照上述分段技术和处理技术继续对当前分段再分段和再处理，这叫做第二次分段，其后是否还有继续分段，要依据下一个低权值ADC输出分段是否是最低权值级别而决定；如果下一个低权值ADC输出分段是最低权值级别输出分段，那就停止继续分段而直接把这个当前分段送到与之对应的比较器、触发器和优先编码器来形成最低权值级别输出分段的段内数值。

2.根据权利要求1所述的分段并行比较型ADC，其特征在于，当输出位数不分段时，这就是传统的Flash ADC，当把输出位数分成2个或2个以上分段时这就是本发明的ADC。

3.根据权利要求1所述的分段并行比较型ADC，其特征在于，把输出位数分成2段的分段并行比较型ADC具有如下特点：它主要由采样/保持电路、量化电阻网络、段首比较器组、段首状态触发器组、段首优先编码器、段内1级可控开关组、段内2级可控开关组、段内比较器组、段内状态触发器组和段内优先编码器组成；

采样/保持电路用于完成模拟信号的采样和保持，在常用电路基础上增加可控开关，以便由等同于时钟信号的控制信号控制模拟信号的输入，达到启动模数转换的目的；

量化电阻网络由串联电阻组成，用于对基准电压进行量化，形成大量数值不同的参考电压，以便对这些量化电压按电压值大小划分成段；

段首比较器组由一组比较器组成，输出段首指针，为段首状态触发器组提供输入信号，其中每一个比较器有2个输入信号，一个来自对应的参考电压分段中最高参考电压输出线，不包括最高值参考电压分段，另一个来自采样/保持电路的输出信号线，即模拟转换信号；

段首状态触发器组由一组触发器组成，受到等同于时钟信号的控制信号控制，主要用于保存段首比较器组输出的段首指针；

段首优先编码器对来自段首状态触发器组的状态信息进行编码，以便获得模数转换后的高位二进制数，即高权值级别输出分段数值；

段内1级可控开关组由一级并行可控开关组组成，共有2个，分布在整个段内2级可控开关组的两端，分别由段首比较器组输出的最低位和最高位段首指针单独控制，以便选择最低值参考电压分段，不包括其中最高值参考电压线，或者最高值参考电压分段作为当前分段，并传送到后面的段内比较器组；

段内2级可控开关组由两级并行可控开关组组成，且两级并行可控开关组对应开关采用串联方式，分别受到段首比较器组输出的相邻两个段首指针控制，以便有选择地把某一参考电压分段，除掉其中最高值参考电压线后作为当前分段，并传送到后面的段内比较器组；

段内比较器组由一组比较器组成，为段内状态触发器组提供输入信号，其比较信号一方面来自由段内1级可控开关组和段内2级可控开关组共同决定的当前分段，另一个来自模拟转换信号；

段内状态触发器组由一组触发器组成，受到等同于时钟信号的控制信号控制，主要用于保存段内比较器组的比较结果；

段内优先编码器对来自段内状态触发器组的状态信息进行编码，以便获得模数转换后的低位二进制数，即低权值级别输出分段数值。