JP3597636B2

JP3597636B2 - サブレンジング型ａ／ｄ変換器

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Publication number: JP3597636B2
Application number: JP11266296A
Authority: JP
Inventors: 正雄伊藤; 孝奥田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1996-05-07
Filing date: 1996-05-07
Publication date: 2004-12-08
Anticipated expiration: 2016-05-07
Also published as: JPH09298464A; US5812079A

Description

【０００１】
【発明の属する技術分野】
本発明は、上位と下位の２段階に分けてアナログ／ディジタル変換（以下、Ａ／Ｄ変換という。）を実行するサブレンジング型（上位桁・下位桁分離型）Ａ／Ｄ変換器に関し、特に、上位Ａ／Ｄ変換結果に応じて下位のＡ／Ｄ変換を行うための、ディジタル論理回路部からアナログ回路部へフィードバック（帰還）される制御信号の伝達手段に関する。
【０００２】
【従来の技術】
アナログ信号をディジタル信号に変換する変換器（以下、Ａ／Ｄ変換器という。）において、サブレンジング型Ａ／Ｄ変換器は、上位と下位の２段階に分けてＡ／Ｄ変換を行うものである。一般にこのタイプのＡ／Ｄ変換器では、上位のＡ／Ｄ変換結果に応じて下位のＡ／Ｄ変換が行われるため、Ａ／Ｄ変換結果を出力するディジタル論理回路部からＡ／Ｄ変換を行うアナログ回路部へ制御信号を伝達するためのフィードバック線（又は帰還線）Ｌ_ｉ（図７乃至図９参照。）が必要である。
【０００３】
図７は、分解能１０ビットのサブレンジング型Ａ／Ｄ変換器の従来例を示した回路図である。図７の参照電圧発生回路ＶＲＥＦは、縦続接続された３２個の抵抗Ｒ１乃至Ｒ３２を備え、例えば１Ｖである電圧源の電圧Ｖ_ＲＴと、例えば接地電位である電圧Ｖ_ＲＢの電圧差を２^１０等分、すなわち１０２４等分した参照電圧Ｖｒｆ１−１乃至Ｖｒｆ１−３１，…，Ｖｒｆｉ−１乃至Ｖｒｆｉ−３１，…，Ｖｒｆ３２−１乃至Ｖｒｆ３２−３１（以下、その符号を総称してＶｒｆとする。）を発生するとともに、各抵抗Ｒ_ｉの電圧Ｖ_ＲＢ側の端子に上位比較用参照電圧Ｖｒｃ_ｉ−１（以下、その符号を総称してＶｒｃとする。）を発生して、これらの参照電圧を電圧比較器ＣＭＰ_ｉに出力する。
【０００４】
各電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）はそれぞれ、アナログ入力信号の電圧レベルＶｉｎと参照電圧発生回路ＶＲＥＦで発生された参照電圧Ｖｒｆの電圧レベルとの比較を行い、
【数１】
Ｖｉｎ≧Ｖｒｆ
のときハイレベル（以下、Ｈレベルという。）の比較結果信号Ｓ_ｉを判定回路ＪＤＧに出力する一方、
【数２】
Ｖｉｎ＜Ｖｒｆ
のときローレベル（以下、Ｌレベルという。）の比較結果信号Ｓ_ｉを判定回路ＪＤＧに出力する。
【０００５】
次いで、判定回路ＪＤＧは、Ａ／Ｄ変換の判定を実行するディジタル論理回路部であって、図４に示すように、タイミング信号φＦＢの立ち下がり時に、電圧比較器ＣＭＰ_ｉの比較結果信号Ｓ_ｉ（ｉ＝１，２，…，３１）に応じて制御信号Ｊ_ｊ（ｊ＝１，２，…，３２）を発生してエンコーダＥＮＣ及びフィードバック信号発生回路ＦＢに出力する。ここで、比較結果信号Ｓ_ｉにおいて、ｉを３１から１に向かって変化したときに初めて比較結果信号Ｓ_ｉがＨレベルとなるＳ_ｉに対応する制御信号Ｊ_ｊ（ｉ＝ｊ）のみをＬレベルとされるが、これ以外の制御信号Ｊ_ｊはすべてＨレベルとされる。当該制御信号Ｊ_ｊ（ｊ＝１，２，…，３２）はエンコーダＥＮＣに伝達され、エンコーダＥＮＣはこれに応答して５ビットのディジタルコードデータを出力する。
【０００６】
一方、フィードバック信号発生回路ＦＢは、制御信号Ｊ_ｊに対してタイミング信号φＦＢに基づいたタイミング調整処理を実行し、すなわち、図４に示すように、タイミング信号φＦＢの立ち上がり時に、制御信号Ｊ_ｊと同一のレベルを有する出力信号Ｆ_ｊ（ｊ＝１，２，…，３２）に変換してフィードバック線Ｌ_ｊを介してスイッチ群ＳＷ_ｊ（ｊ＝１，２，…，３２）に切り換え制御信号として出力する。この出力信号Ｆ_ｊは、参照電圧発生回路ＶＲＥＦからスイッチ群ＳＷ_ｊ（ｊ＝１，２，…，３２）を介して電圧比較器ＣＭＰ_ｉに印加される参照電圧Ｖｒｆを選択するために用いられる。
【０００７】
次いで、Ａ／Ｄ変換器の動作を示す図４のタイミングチャートを用いて、従来例のＡ／Ｄ変換器の動作について説明する。図４において、オートゼロ期間ＡＺに、電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）ではそれぞれ、図８の差動増幅器ＡＭＰ１，ＡＭＰ２を最高利得の状態に設定するオートゼロ動作を行ってアナログ入力電圧Ｖｉｎをサンプリングする。次に、比較期間ＣＣに各電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）は、参照電圧発生回路ＶＲＥＦで発生された上位参照電圧Ｖｒｃ_ｉ（ｉ＝１，２，…，３１）とアナログ入力電圧Ｖｉｎとの比較（以下、上位比較という。）を行う。判定回路ＪＤＧでは電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）の上位比較の出力結果に基づいて、制御信号Ｊ_ｊ（ｊ＝１，２，…，３２）を発生して出力する。
【０００８】
ここで、例えば、アナログ入力電圧Ｖｉｎが、
【数３】
Ｖｒｃ_ｋ−１＜Ｖｉｎ＜Ｖｒｃ_ｋ
の場合は、電圧比較器ＣＭＰ_ｍ（ｍ＝１，２，…，ｋ−１）の比較結果信号Ｓ_ｍがＨレベルとなり一方、それ以外の電圧比較器ＣＭＰ_ｎ（ｎ＝ｋ，ｋ＋１，…，３１）の比較結果信号Ｓ_ｎがＬレベルとなる。この比較結果信号Ｓ_ｍ，Ｓ_ｎに応じて判定回路ＪＤＧは、制御信号Ｊ_ｋのみをＨレベルからＬレベルに変化させ、残りは全てＨレベルの状態が保持される。当該制御信号Ｊ_ｋはエンコーダＥＮＣに伝達されて上位５ビットのディジタルコードの発生に用いられると同時に、フィードバック信号発生回路ＦＢでのタイミング調整により信号Ｆ_ｋに変換された後、フィードバック線Ｌ_ｋを介してスイッチ群ＳＷ_ｋに伝達される。
【０００９】
そして比較期間ＦＣの間、スイッチ群ＳＷ_ｋの３１個のすべてのスイッチはＬレベルとなった制御信号Ｆ_ｋによってオン状態となって、上位比較用参照電圧Ｖｒｃ_ｋ−１とＶｒｃ_ｋの間の電圧範囲に相当する下位比較用参照電圧Ｖｒｆ_ｋ−ｉ（ｉ＝１，２，…，３１）が電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）に印加され、各電圧比較器ＣＭＰ_ｉは、アナログ入力電圧Ｖｉｎと下位比較用参照電圧Ｖｒｆ_ｋ−ｉの比較（以下、下位比較という。）を実行する。さらに、判定回路ＪＤＧは、下位比較の結果に基づいて制御信号Ｊ_ｊを発生し、該制御信号Ｊ_ｊはエンコーダＥＮＣに伝達されて下位５ビットのデジタルコードデータの発生に用いられる。
【００１０】
図８は、フィードバック線Ｌ_ｉ（ｉ＝１，２，…，３１）及びＬ_３２を含んだ従来例の電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）の回路図である。図８に示したように、電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）は、図９及び図１０に示す同一の構成を有する差動増幅器ＡＭＰ１及びＡＭＰ２と、出力用差動増幅器ＡＭＰ３と、インバータＩＮＶ１１と、ラッチ回路ＬＴ１１と、複数の結合用キャパシタＣｃと、制御信号φ１，φ２，φ３によってそれぞれそのオン／オフが制御されるスイッチＳｃ１，Ｓｃ２，Ｓｃ３とを備えて構成される。また、図９は従来例の差動増幅器ＡＭＰ１，ＡＭＰ２とフィードバック線Ｌ_ｉとのレイアウト配置を示した平面図であり、図１０はその回路図である。
【００１１】
図８及び図９において、Ｃｆは配線間浮遊容量又は寄生容量を示し、図９において、ＡＬは、ＭＯＳ電界効果トランジスタ１０，１３乃至１６が形成される半導体基板１０内の能動領域を示す。また、図９及び図１０において、１０，１３，１４はＮチャンネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳ電界効果トランジスタという。）であり、１５，１６はＰチャンネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳ電界効果トランジスタという。）である。図９の平面図において、各ＭＯＳ電界効果トランジスタ１０，１３乃至１６はそれぞれ、ゲート電極Ｇをソース電極Ｓとドレイン電極Ｄとによって挟設形成することにより形成され、ここで、ＰＭＯＳ電界効果トランジスタ１５，１６はそのゲート電極ＧをハッチングすることによりＰＭＯＳ電界効果トランジスタであることを示し、また、各ＭＯＳ電界効果トランジスタ１０，１３，１４，１５，１６のソース電極Ｓはハッチングすることによりソース電極Ｓであることを示す。
【００１２】
【発明が解決しようとする課題】
次いで、本発明が解決する問題点を示す。図８及び図９に示したように、従来例のサブレンジング型Ａ／Ｄ変換器においては、レイアウト上、フィードバック線Ｌ_ｉ（ｉ＝１，２，…，３１）が電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）中の差動増幅器ルＡＭＰ１の外側の近傍を通ってスイッチ群ＳＷ_ｉ（ｉ＝１，２，…，３１）へ配線されていた。例えば、分解能１０ビットのサブレンジング型Ａ／Ｄ変換器では、電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）で１／２^１０（＝１／１０２４）Ｖ（ボルト）のレベルの電位差の大小比較を行う必要がある。このような微小電圧差の比較を行っている電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）中の差動増幅器ＡＭＰ１，ＡＭＰ２の入出力配線Ｌａの近傍に配置されたフィードバック線Ｌ_ｉ（ｉ＝１，２，…，３１）で、ＨレベルからＬレベルへの数Ｖの電圧レベルの電圧変動が生じると、寄生容量Ｃｆを介してその電圧変動分が入出力配線Ｌａに伝搬され、正常な電圧レベルからずれてしまうことにより電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）の精度が劣化する、という問題点があった。
【００１３】
もう一つの問題点として、上位比較の際、最も微小な電圧差の大小比較を行う電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）の外側の近傍を通るフィードバック線Ｌ_ｉ（ｉ＝１，２，…，３１）を介して伝達される制御信号Ｆ_ｊ（ｊ＝１，２，…，３１）が、上位比較結果によってＨレベルからＬレベルに変化するため、フィードバック線の電位変動が電圧比較器に及ぼす影響が大きく、精度劣化も大きい。
【００１４】
上記の問題点について、図７の回路図及び図４のタイミングチャートを用いてより詳細に説明する。上位比較期間ＣＣにおいて、３１個の電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）は上位比較を行い、その出力である比較結果信号Ｓ_ｉに基づいて判定回路ＪＤＧは制御信号Ｆ_ｊ（ｊ＝１，２，…，３２）を発生して出力する。例えば、アナログ入力電圧Ｖｉｎが、
【数４】
Ｖｉｎ≒Ｖｒｃ_ｋ
かつ、
【数５】
Ｖｒｃ_ｋ−１＜Ｖｉｎ≦Ｖｒｃ_ｋ
の場合、すなわちアナログ入力電圧Ｖｉｎは僅差で上位比較用参照電圧Ｖｒｃ_ｋより小さい場合、制御信号Ｆ_ｋのみＨレベルからＬレベルに変化して、残りは全てＨレベルの状態が保持される。このとき、電圧比較器ＣＭＰ_ｋでは、アナログ入力電圧Ｖｉｎと上位比較用参照電圧Ｖｒｃ_ｋの微少な電圧差を比較している状態である。
【００１５】
図４のタイミングチャートに示したように、電圧比較器ＣＭＰ_ｋが上位比較を行っている最中に、判定回路ＪＤＧでは電圧比較器ＣＭＰ_ｉ（ｉ＝１，２，…，３１）の出力である比較結果信号Ｓ_ｉに基づいて制御信号Ｊ_ｊ（ｊ＝１，２，…，３２）が発生され、その中の制御信号Ｊ_ｋがＨレベルからＬレベルに変化する。そして、フィードバック信号発生回路ＦＢでタイミング調整された制御信号Ｆ_ｋもＨレベルからＬレベルに変化して、フィードバック線Ｌ_ｋを介してスイッチ群ＳＷ_ｋに伝達される。その際、電圧比較器ＣＭＰ_ｋでは微少な電圧差の比較を行っているため、ノイズ等の影響により電圧比較器ＣＭＰ_ｋの出力信号が不安定になる可能性がある。
【００１６】
すなわち、
【数６】
Ｖｉｎ＜Ｖｒｃ_ｋ
と判定した場合は電圧比較器ＣＭＰ_ｋの出力はＬレベルの比較結果信号Ｓ_ｉとなるが、例えば、ノイズ等が配線間寄生容量Ｃｆを介して電圧比較器ＣＭＰ_ｋ中の配線に誘起して、
【数７】
Ｖｉｎ＞Ｖｒｃ_ｋ
と判定するとＨレベルの比較結果信号Ｓ_ｉとなり得る。このように、電圧比較器ＣＭＰ_ｋの出力がＬレベルからＨレベルに変化し、あるいは、ＨレベルからＬレベルと変化すると、それに応じて判定回路ＪＤＧから出力される制御信号Ｊ_ｋもＬレベルからＨレベルに変化し、あるいは、ＨレベルからＬレベルへと変化する。それによってフィードバック信号発生回路ＦＢの出力信号Ｆ_ｋもＬレベルからＨレベルに変化し、あるいは、ＨレベルからＬレベルへと変化する。その結果、フィードバック線Ｌ_ｋの電圧レベルの変動によって電圧比較器ＣＭＰ_ｋの比較差動がますます不安定となり精度が劣化する。また、フィードバック線Ｌ_ｉから各入出力配線に対する寄生容量Ｃｆが異なるために、差動増幅器の動作バランスが崩れて出力信号に誤差が生じる可能性がある。以上のような電圧比較器の動作精度の劣化によりＡ／Ｄ変換器全体の性能が劣化する。
【００１７】
本発明の目的は以上の問題点を解決し、スイッチ群ＳＷ_ｉの切り換え制御を行う制御信号Ｆ_ｉを伝達するフィードバック線Ｌ_ｉの電圧変動による差動増幅器ＡＭＰ１，ＡＭＰ２の入出力線及びトランジスタ素子への影響を低減させて、差動増幅器ＡＭＰ１，ＡＭＰ２の動作精度の劣化を抑えて、Ａ／Ｄ変換の性能を向上させることができるサブレンジング型Ａ／Ｄ変換器を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係るサブレンジング型Ａ／Ｄ変換器によれば、上位と下位の２段階に分けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に応じて下位のＡ／Ｄ変換を行うための制御信号を、Ａ／Ｄ変換の判定を実行するディジタル論理回路部から、それぞれ複数の差動増幅器を備えた複数の電圧比較器内のフィードバック線を介して、複数の参照電圧を発生する参照電圧発生回路のスイッチ群の制御端子に帰還させるサブレンジング型Ａ／Ｄ変換器において、
上記各差動増幅器は、差動増幅を実行する複数のトランジスタを備え、
上記各差動増幅器において、上記複数のトランジスタは、上記フィードバック線を軸として対称的に配置されたことを特徴とする。
【００１９】
また、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記各差動増幅器の１対の入力信号配線は互いに上記フィードバック線を軸として対称的に配置され、
上記各差動増幅器の１対の出力信号配線は互いに上記フィードバック線を軸として対称的に配置されたことを特徴とする。
【００２０】
さらに、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記ディジタル論理回路部によって発生される制御信号は、信号の変化に対して所定の第１の電圧振幅を有し、
上記サブレンジング型Ａ／Ｄ変換器は、
上記ディジタル論理回路部によって発生される制御信号を、信号の変化に対して上記第１の電圧振幅よりも小さい所定の第２の電圧振幅を有するような制御信号に変換しかつ反転して反転制御信号を発生して上記フィードバック線を介して出力する第１のインバータ回路と、
上記第１のインバータ回路からフィードバック線を介して出力される反転制御信号を、信号の変化に対して上記第１の電圧振幅を有するような制御信号に変換しかつ反転して制御信号を発生して上記参照電圧発生回路のスイッチ群の制御端子に出力する第２のインバータ回路とをさらに備えたことを特徴とする。
【００２１】
また、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、上記ディジタル論理回路部によって発生される制御信号を、信号の変化に対して上記第２の電圧振幅よりも小さい所定の第３の電圧振幅を有しかつ上記第１の電圧振幅の中心の電圧とは異なる上記第３の電圧振幅の中心の電圧を有するような制御信号に変換しかつ反転して反転制御信号を発生して上記フィードバック線を介して出力し、
上記サブレンジング型Ａ／Ｄ変換器は、
第１のタイミング信号が入力されたとき、上記フィードバック線を、上記制御信号の信号変化の中心の電圧に近傍する所定のプリチャージ電圧に、プリチャージするプリチャージ電圧発生回路と、
上記フィードバック線から出力される反転制御信号に対して容量結合し、上記反転制御信号の交流成分のみを上記第２のインバータ回路に出力する結合用キャパシタと、
上記第１のタイミング信号が入力されたとき、上記第２のインバータ回路の入力端子と出力端子とを短絡して、上記第２のインバータ回路に入力された反転制御信号を保持させる第１のスイッチ手段と、
第２のタイミング信号が入力されたとき、上記第１のインバータ回路から出力される反転制御信号を上記フィードバック線に出力する第２のスイッチ手段と、上記第２のタイミング信号が入力されたとき、上記第２のインバータから出力される制御信号を上記参照電圧発生回路のスイッチ群の制御端子に出力する第３のスイッチ手段とを備え、
上記フィードバック線を介して伝送される上記反転制御信号は、上記プリチャージ電圧を中心として、上記ディジタル論理回路部から出力される制御信号に応じて上記第３の電圧振幅を有することを特徴とする。
【００２２】
さらに、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記プリチャージ電圧発生回路は、
入力端子と出力端子とが短絡されて構成され、上記プリチャージ電圧を発生して出力する第４のインバータ回路と、
上記第１のタイミング信号が入力されたとき、上記第４のインバータ回路から出力されるプリチャージ電圧を上記フィードバック線に出力する第４のスイッチ手段とを備えたことを特徴とする。
【００２３】
また、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、
正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの正電源端子と電圧源との間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給する第１の抵抗素子と、
上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して上記第１の降下電圧と異なる所定の第２の降下電圧だけ電圧降下させる第２の抵抗素子とを備えたことを特徴とする。
【００２４】
さらに、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、
電圧源に接続された正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して０を超える所定の第２の降下電圧だけ電圧降下させる第２の抵抗素子とを備えたことを特徴とする。
【００２５】
さらにまた、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、
正電源端子と、接地された負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの正電源端子と電圧源との間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給する第１の抵抗素子とを備えたことを特徴とする。
【００２６】
さらにまた、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、差動増幅器を備え、
第１のタイミング信号が入力されたとき、入力される制御信号に応じてソース・ドレイン間電圧が上記制御信号の電圧振幅よりも小さい電圧振幅の範囲内で変化するように構成されてなる１対の第１と第２のＭＯＳ電界効果トランジスタと、
上記第１のＭＯＳ電界効果トランジスタのゲート電極と上記第２のＭＯＳ電界効果トランジスタのドレイン電極との間、及び上記第１のＭＯＳ電界効果トランジスタのドレイン電極と上記第２のＭＯＳ電界効果トランジスタのゲート電極との間に接続され、第２のタイミング信号が入力されたとき、上記制御信号に応じた上記第１と第２のＭＯＳ電界効果トランジスタのソース・ドレイン間電圧を上記第１と第２のＭＯＳ電界効果トランジスタにラッチさせて、上記制御信号から反転されかつ上記制御信号の電圧振幅よりも小さい電圧振幅を有する反転制御信号を出力する１対のスイッチ手段とを備えたことを特徴とする。
【００２７】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態について説明する。
【００２８】
実施の形態１
図１は、本発明に係る実施の形態１であり、従来例の差動増幅器ＡＭＰ１，ＡＭＰ２に代わる差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａのレイアウト構成を示す平面図であり、差動増幅器ＡＭＰ１ａとＡＭＰ２ａとは同一の構成及び形成形状を有する。図１に示す当該実施の形態１は、図９の従来例と比較して、従来例の電流源用ＮＭＯＳ電界効果トランジスタ１０を２つの電流源用ＮＭＯＳ電界効果トランジスタ１１，１２に分割配置して形成するとともに、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａのレイアウト構成として、各ＭＯＳ電界効果トランジスタ１１乃至１６の配置をフィードバック線Ｌ_ｉを軸にして対称的に配置したことを特徴とする。
【００２９】
図１において、フィードバック線Ｌ_ｉを軸にして、電圧源用ＰＭＯＳ電界効果トランジスタ１５と１６とが互いに対称の位置に形成されるとともに、ＮＭＯＳ電界効果トランジスタ１１，１３とＮＭＯＳ電界効果トランジスタ１２，１４とが互いに対称の位置に形成される。ここで、ＭＯＳ電界効果トランジスタ１１，１３，１５がフィードバック線Ｌ_ｉの図上上側の半導体基板１０上に形成される一方、ＭＯＳ電界効果トランジスタ１２，１４，１６がフィードバック線Ｌ_ｉの図上下側の半導体基板１０上に形成される。ここで、ＮＭＯＳ電界効果トランジスタ１１，１２は、ＮＭＯＳ電界効果トランジスタ１３，１４に比較してフィードバック線Ｌ_ｉに近い内側の位置に形成される。なお、ＮＭＯＳ電界効果トランジスタ１３，１４は入力信号検出用トランジスタである。
【００３０】
また、第１の入力端子ＩＮ１に接続される第１の入力信号配線ＬＩ１は、フィードバック線Ｌ_ｉとＰＭＯＳ電界効果トランジスタ１５との間を通過してＮＭＯＳ電界効果トランジスタ１３のゲート電極Ｇに接続されるように形成される一方、第２の入力端子ＩＮ２に接続される第２の入力信号配線ＬＩ２は、フィードバック線Ｌ_ｉとＰＭＯＳ電界効果トランジスタ１６との間を通過してＮＭＯＳ電界効果トランジスタ１４のゲート電極Ｇに接続されるように形成される。一方、ＮＭＯＳ電界効果トランジスタ１３のドレイン電極Ｄと第１の出力端子ＯＵＴ１とを接続するための第１の出力信号配線ＬＯ１と、ＮＭＯＳ電界効果トランジスタ１２のドレイン電極Ｄと第２の出力端子ＯＵＴ２とを接続するための第２の出力信号配線ＬＯ２とは、フィードバック線Ｌ_ｉを軸にして、対称の位置に形成される。
【００３１】
さらに、例えば＋５Ｖである電圧源Ｖ_ＤＤは、ＰＭＯＳ電界効果トランジスタ１５，１６の各ソース電極Ｓに接続される一方、例えば＋２．１Ｖである電圧源Ｖ_ＢＰは、ＰＭＯＳ電界効果トランジスタ１５，１６の各ゲート電極Ｇに接続される。ＰＭＯＳ電界効果トランジスタ１５のドレイン電極ＤはＮＭＯＳ電界効果トランジスタ１３のドレイン電極Ｄに接続され、ＰＭＯＳ電界効果トランジスタ１６のドレイン電極ＤはＮＭＯＳ電界効果トランジスタ１４のドレイン電極Ｄに接続される。ここで、ＰＭＯＳ電界効果トランジスタ１５のドレイン電極ＤとＮＭＯＳ電界効果トランジスタ１３のドレイン電極Ｄとを接続するための第１の中間接続配線ＬＭ１と、ＰＭＯＳ電界効果トランジスタ１６のドレイン電極ＤとＮＭＯＳ電界効果トランジスタ１４のドレイン電極Ｄとを接続するための第２の中間接続配線ＬＭ２とは、フィードバック線Ｌ_ｉを軸にして、対称の位置に形成される。
【００３２】
例えば＋１．２Ｖである電圧源Ｖ_ＢＮはＮＭＯＳ電界効果トランジスタ１１，１２のゲート電極Ｇに接続される。また、ＮＭＯＳ電界効果トランジスタ１１のドレイン電極Ｄと、ＮＭＯＳ電界効果トランジスタ１３のソース電極Ｓと、ＮＭＯＳ電界効果トランジスタ１２のドレイン電極Ｄと、ＮＭＯＳ電界効果トランジスタ１４のソース電極とが互いに接続される。そして、ＮＭＯＳ電界効果トランジスタ１１，１２の各ソース電極Ｓはともに接地される。
【００３３】
以上説明したように、当該実施の形態１においては、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの特徴はレイアウト上の各トランジスタ１１乃至１６の配置にあり、ＮＭＯＳ電界効果トランジスタ１１と１２、ＮＭＯＳ電界効果トランジスタ１３と１４、及びＰＭＯＳ電界効果トランジスタ１５と１６はフィードバック線Ｌ_ｉを軸にして対称的に配置される。また、従来例の差動増幅器ＡＭＰ１，ＡＭＰ２の電流源用トランジスタとして１つだけＮＭＯＳ電界効果トランジスタ１０を用いていたが、実施の形態１の差動増幅器ＡＭＰ１，ＡＭＰ２ではフィードバック線Ｌ_ｉを軸にした対称性を保つために、２つのＮＭＯＳ電界効果トランジスタ１１，１２に分割して配置している。これにより、フィードバック線Ｌ_ｉの電圧変動が差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの２つの入力信号配線ＬＩ１，ＬＩ２及び各ＭＯＳ電界効果トランジスタ１１乃至１６に対して、従来例の図９で示した配線間寄生容量Ｃｆを介して均等に影響を及ぼすため、差動増幅器の動作におけるバランスはとれ、出力信号における誤差は打ち消されることになる。すなわち、２つの入力の電圧差を比較する差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａで上記ノイズ等の影響がキャンセルでき、電圧比較器ＣＭＰ_ｉの動作精度の劣化を抑えることができる。
【００３４】
実施の形態２
図２は本発明に係る実施の形態２である、サブレンジング型Ａ／Ｄ変換器におけるフィードバック信号発生回路ＦＢからスイッチ群ＳＷ_ｉまでに至る回路を示す回路図である。当該実施の形態２は、判定回路ＪＤＧの出力回路において、制御信号Ｆ_ｊの電圧変化の振幅を従来例に比較して小さくして出力させることを特徴としている。なお、図２乃至図６において、反転信号については、符号に上線（バー）を付しているが、日本出願の明細書においては、上線を表示することができないため、上線に代えて、符号の前に／（スラッシュ）を付することにする。
【００３５】
フィードバック信号発生回路ＦＢから出力される出力信号Ｆ_ｉは、インバータ回路ＪＯと、実施の形態１の電圧比較器ＣＭＰ_ｉ内のフォードバック線Ｌ_ｉと、インバータＩＮＶ１を介してスイッチ群ＳＷ_ｉの制御端子に印加される。
【００３６】
上記インバータ回路ＪＯにおいて、電圧源Ｖ_ＤＤは、
（ａ）ゲート電極とドレイン電極が接続されて電圧降下用抵抗素子ＲＡとして動作するＮＭＯＳ電界効果トランジスタ２１のドレイン電極及びソース電極と、
（ｂ）ＰＭＯＳ電界効果トランジスタ２２のソース電極及びドレイン電極と、
（ｃ）ＮＭＯＳ電界効果トランジスタ２３のドレイン電極及びソース電極と、
（ｄ）ゲート電極とドレイン電極が接続されて電圧降下用抵抗素子ＲＢとして動作するＰＭＯＳ電界効果トランジスタ２４のソース電極及びドレイン電極と、
を介して接地される。ＰＭＯＳ電界効果トランジスタ２２とＮＭＯＳ電界効果トランジスタ２３とは公知のインバータとして動作し、フィードバック信号発生回路ＦＢの出力信号Ｆ_ｉは、ＰＭＯＳ電界効果トランジスタ２２及びＮＭＯＳ電界効果トランジスタ２３の各ゲート電極に印加される一方、ＰＭＯＳ電界効果トランジスタ２２及びＮＭＯＳ電界効果トランジスタ２３の各ドレイン電極から反転されたインバータ出力信号／Ｆ’_ｉが出力される。ここで、電圧降下用抵抗素子ＲＡ，ＲＢはそれぞれ電圧（１／２）Ｖ_ＤＤだけ電圧降下させる。言い換えれば、抵抗素子ＲＡは、上記インバータの正電源端子と電圧源Ｖ_ＤＤとの間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給するものであり、抵抗素子ＲＢは、上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して上記第１の降下電圧と異なる所定の第２の降下電圧だけ電圧降下させる。なお、抵抗素子ＲＢは、接地電位を第２の降下電圧と同じ電圧だけ上昇させて上記インバータの負電源端子の電圧に引き上げる電圧上昇素子であるともいえる。以下に示す電圧降下用抵抗素子の作用については、以下同様である。
【００３７】
例えば、ＭＯＳ電界効果トランジスタ２２，２３のみから構成される公知の従来例のインバータ回路は、図１１の入出力電圧特性を有し、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧はＶ_ＤＤから０まで変化する。すなわち、出力信号の変化振幅Ｖ_ＣＨはＶ_ＤＤである。一方、図２に図示されたインバータ回路ＪＯは、図１２の入出力電圧特性を有し、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧は（３／４）Ｖ_ＤＤから（１／４）Ｖ_ＤＤまで変化する。すなわち、反転出力信号／Ｆ’_ｉの変化振幅Ｖ_ＣＨは（１／２）Ｖ_ＤＤであり、従来例に比較して小さくなっている。
【００３８】
次いで、インバータ回路ＪＯの反転出力信号／Ｆ’_ｉは、実施の形態１と同一の構成を有する電圧比較器ＣＭＰ_ｉを介してインバータＩＮＶ１に印加される。これに応答して、インバータＩＮＶ１は、ＭＯＳ電界効果トランジスタ２２，２３のみから構成されて図１１の入出力電圧特性を有する公知の従来例のインバータ回路であって、変化振幅Ｖ_ＣＨが（１／２）Ｖ_ＤＤである入力される反転出力信号／Ｆ’_ｉを反転増幅することにより、変化振幅Ｖ_ＣＨがＶ_ＤＤでありかつフィードバック信号発生回路ＦＢの出力信号と等価な信号Ｆ_ｉに変換してスイッチ群ＳＷ_ｉの制御端子に出力する。従って、インバータＩＮＶ１は、出力信号Ｆの極性を合わせることと、スイッチ群ＳＷの切り換え制御に必要な変化振幅又は電圧振幅Ｖ_ＣＨを得る目的で挿入される。
【００３９】
以上説明したように、本実施の形態２によれば、フィードバック線Ｌ_ｉの電圧変動が小さくなり、電圧比較器ＣＭＰ_ｉ内の差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａ内の対をなす入力信号配線ＬＩ１，ＬＩ２、出力信号配線ＬＯ１，ＬＯ２、各トランジスタ１１乃至１６に及ぼす影響を大幅に低減できるため、電圧比較器ＣＭＰ_ｉの動作精度の劣化を抑えることができる。
【００４０】
実施の形態３
図３は本発明に係る実施の形態３におけるフィードバック信号発生回路ＦＢからスイッチ群ＳＷ_ｉまでの回路を示す回路図である。本実施の形態３は、
（ａ）フィードバック信号発生回路ＦＢと、
（ｂ）フィードバック信号発生回路ＦＢの出力回路であり、図２のインバータ回路ＪＯとは異なる構成を有する図５（ａ）乃至（ｄ）及び図６のうちの１つに図示の変形例のインバータ回路（ＪＯ−１乃至ＪＯ−５のうちの１つ）であるインバータ回路ＪＯａと、
（ｃ）スイッチ群ＳＷ_ｉと、
（ｄ）実施の形態１の特徴を持つフィードバック線Ｌ_ｉと電圧比較器ＣＭＰ_ｉと、
（ｅ）出力信号Ｆ_ｉの極性を合わせることとスイッチ群ＳＷ_ｉの切り換え制御に必要な電圧振幅を得る目的で挿入されたインバータＩＮＶ１と、
（ｆ）上記インバータ回路ＪＯａと同一の構成を有し、その入力と出力を短絡させたインバータ回路ＪＯｂを備えてなるプリチャージ電圧発生回路ＶＰと、
（ｇ）フィードバック線Ｆ_ｉから出力される反転出力信号／Ｆ’_ｉに対して容量結合し、上記反転出力信号／Ｆ’_ｉの交流成分のみを出力する結合用キャパシタＣｃ１と、
（ｈ）図４のタイミングチャートに示したタイミング信号φＦＢによってそのオン／オフが制御されるスイッチＳＳ１乃至ＳＳ４とを備えて構成される。
【００４１】
図３において、フィードバック信号発生回路ＦＢから出力される出力信号Ｆ_ｉはインバータ回路ＪＯａ及びタイミング信号φＦＢによって制御されるスイッチＳＳ１を介してフィードバック線Ｌ_ｉに印加される。ここで、インバータ回路ＪＯａは、例えば図５（ａ）に図示されたインバータ回路ＪＯ−１であり、図１３のの入出力電圧特性を有する。
【００４２】
図５（ａ）のインバータ回路ＪＯ−１において、電圧源Ｖ_ＤＤは、
（ａ）ゲート電極とドレイン電極が接続されたＮＭＯＳ電界効果トランジスタ３１のドレイン電極及びソース電極と、
（ｂ）ゲート電極とドレイン電極が接続されたＮＭＯＳ電界効果トランジスタ３２のドレイン電極及びソース電極と、
（ｃ）ＰＭＯＳ電界効果トランジスタ３３のソース電極及びドレイン電極と、
（ｃ）ＮＭＯＳ電界効果トランジスタ３４のドレイン電極及びソース電極と、
（ｄ）ゲート電極とドレイン電極が接続されたＰＭＯＳ電界効果トランジスタ３５のソース電極及びドレイン電極と、
を介して接地される。２個のＮＭＯＳ電界効果トランジスタ３１，３２は電圧降下用抵抗素子ＲＣとして動作し、ＰＭＯＳ電界効果トランジスタ３５は電圧降下用抵抗素子ＲＤとして動作する。ＰＭＯＳ電界効果トランジスタ３３とＮＭＯＳ電界効果トランジスタ３４とは公知のインバータとして動作する。ここで、当該インバータの正電源端子はＰＭＯＳ電界効果トランジスタ３３のソース電極であり、当該インバータの負電源端子はＮＭＯＳ電界効果トランジスタ３４のソース電極である。フィードバック信号発生回路ＦＢの出力信号Ｆ_ｉは、ＰＭＯＳ電界効果トランジスタ３３及びＮＭＯＳ電界効果トランジスタ３４の各ゲート電極に印加される一方、ＰＭＯＳ電界効果トランジスタ３３及びＮＭＯＳ電界効果トランジスタ３４の各ドレイン電極から反転されたインバータ出力信号／Ｆ’_ｉが出力される。ここで、電圧降下用抵抗素子ＲＣ，ＲＤはそれぞれ電圧（２／５）Ｖ_ＤＤ、電圧（１／５）Ｖ_ＤＤだけ電圧降下させる。従って、インバータ回路ＪＯ−１の入出力電圧特性は、図１３のようになる。図１３に示すように、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧は（３／５）Ｖ_ＤＤから（１／５）Ｖ_ＤＤまで変化させ、すなわち、インバータ回路ＪＯ−１は、入力される出力信号Ｆ_ｉを、電圧振幅Ｖ_ＣＨが（２／５）Ｖ_ＤＤである反転出力信号／Ｆ’_ｉに変換して出力する。ここで、インバータ回路ＪＯ−１の電圧振幅Ｖ_ＣＨは、実施の形態２のインバータ回路ＪＯの電圧振幅Ｖ_ＣＨに比較して小さく、また、電圧振幅Ｖ_ＣＨの中心出力電圧は、（１／２）Ｖ_ＤＤから若干ずれて低い値となっている。
【００４３】
一方、プリチャージ電圧発生回路ＶＰは、上記インバータ回路ＪＯａと同一の構成を有し、その入力と出力を短絡させたインバータ回路ＪＯｂを備えてなり、所定のプリチャージ電圧Ｖ_ＰＣを発生して、タイミング信号／φＦＢによって制御されるスイッチＳＳ２を介してフィードバック線Ｌ_ｉに印加することにより、フィードバック線Ｌ_ｉが予めプリチャージ電圧Ｖ_ＰＣにプリチャージされる。ここで、プリチャージ電圧Ｖ_ＰＣは、図１３のインバータ回路ＪＯ−１の入出力電圧特性において、入力端子と出力端子とを開放したときの回路特性と、入力端子と出力端子とを短絡したときの回路特性との交点の電圧となり、図１３の例においては、プリチャージ電圧Ｖ_ＰＣは、（１／２）Ｖ_ＤＤよりも低い近傍値である。
【００４４】
フィードバック線Ｌ_ｉは実施の形態１と同様に電圧比較器ＣＭＰ_ｉ内に形成され、フィードバック線Ｌ_ｉの反転出力信号／Ｆ’_ｉは、結合用キャパシタＣｃ１と、タイミング信号／φＦＢによって切り換え制御されるスイッチＳＳ３が入力端子と出力端子と間に接続されたインバータＩＮＶ１１と、タイミング信号φＦＢによって切り換え制御されるスイッチＳＳ４とを介してスイッチ群ＳＷ_ｉに印加される。ここで、スイッチＳＳ１及びＳＳ４は、タイミング信号φＦＢがＨレベルのときオンとされ、Ｌレベルのときオフとされる。また、スイッチＳＳ２及びＳＳ３は、タイミング信号φＦＢの反転信号であるタイミング信号／φＦＢがＬレベルのときオンとされ、Ｈレベルのときオフとされる。
【００４５】
以上のように構成された回路において、タイミング信号φＦＢがＬレベルとき、スイッチＳＳ２及びＳＳ３がオンとされて、フィードバック線Ｌ_ｉが上記プリチャージ電圧Ｖ_ＰＣにプルアップされ、インバータＩＮＶ１の入力端子と出力端子とが短絡されて、フィードバック線Ｌ_ｉの電圧が概略（１／２）Ｖ_ＤＤに固定される。次いで、タイミング信号φＦＢがＨレベルとされたとき、フィードバック信号発生回路ＦＢの出力信号Ｆの信号レベルに応じて、フィードバック線Ｌ_ｉの電圧は、上記プリチャージ電圧Ｖ_ＰＣからインバータ回路ＪＯａの出力電圧に応じた電圧に変化し、反転出力信号／Ｆ’_ｉとして電圧比較器ＣＭＰ_ｉ内のフィードバック線Ｌ_ｉを伝搬した後、結合用キャパシタＣｃ１を介してインバータＩＮＶ１に印加され、このとき、反転されかつ増幅された信号Ｆ_ｉがインバータＩＮＶ１から出力される。さらに、タイミング信号φＦＢがＬレベルとされたとき、インバータＩＮＶ１の入力端子と出力端子とが短絡されて、上記信号Ｆ_ｉの信号レベルが固定され、当該信号Ｆ_ｉがオンとされたスイッチＳＳ４を介してスイッチ群ＳＷ_ｉの制御端子に入力される。
【００４６】
本実施の形態の１つの特徴は、判定回路ＪＤＧの出力回路、すなわち、フィードバック信号発生回路ＦＢの出力回路であるインバータ回路ＪＯａが、制御信号Ｆ_ｉの電圧振幅を実施の形態２における電圧振幅に比べてより小さくする回路構成を持つことである。また、本実施の形態のもう１つの特徴は、出力回路であるインバータ回路ＪＯａのＨレベル信号とＬレベル信号の識別の基準となる電圧レベルと、インバータＩＮＶ１のＨレベル信号とＬレベル信号の識別の基準となる電圧レベルとの整合を取る目的で、プリチャージ電圧発生回路ＶＰ、結合用キャパシタＣｃ１、及びスイッチＳＳ１乃至ＳＳ４を設けたことである。以上のように構成することにより、フィードバック線Ｌ_ｉの電圧変動の振幅（すなわち、電圧振幅Ｖ_ＣＨ）が従来例に比べて非常に小さくなるため、電圧比較器ＣＭＰ_ｉ内の差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａに及ぼす影響が低減される。これによって、電圧比較器ＣＭＰ_ｉの動作精度の劣化を抑える効果が向上される。従って、フィードバック線Ｌ_ｉの電圧変動による差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器ＡＭＰ１ａ，ＡＭＰ２ａの動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。
【００４７】
変形例
図５は、図２及び図３におけるインバータ回路ＪＯの変形例を示す回路図であって、図５（ｂ）はインバータ回路の第２の例ＪＯ−２を示す回路図であり、図５（ｃ）はインバータ回路の第３の例ＪＯ−３を示す回路図であり、図５（ｄ）はインバータ回路の第４の例ＪＯ−４を示す回路図である。また、図６は、図２及び図３におけるインバータＪＯの変形例の第５の例ＪＯ−５を示す回路図である。図３のインバータ回路ＪＯａ，ＪＯｂを、以下に詳細に説明するこれらの変形例のインバータ回路ＪＯ−２乃至ＪＯ−５に置き換えてもよい。
【００４８】
図５（ｂ）のインバータ回路ＪＯ−２において、電圧源Ｖ_ＤＤは、
（ａ）ゲート電極とドレイン電極が接続されたＮＭＯＳ電界効果トランジスタ４１のドレイン電極及びソース電極と、
（ｂ）ＰＭＯＳ電界効果トランジスタ４２のソース電極及びドレイン電極と、
（ｃ）ＮＭＯＳ電界効果トランジスタ４３のドレイン電極及びソース電極と、
（ｄ）ゲート電極とドレイン電極が接続されたＰＭＯＳ電界効果トランジスタ４４のソース電極及びドレイン電極と、
（ｅ）ゲート電極とドレイン電極が接続されたＰＭＯＳ電界効果トランジスタ４５のソース電極及びドレイン電極と、
を介して接地される。ＮＭＯＳ電界効果トランジスタ４１は電圧降下用抵抗素子ＲＥとして動作し、２個のＰＭＯＳ電界効果トランジスタ４４，４５は電圧降下用抵抗素子ＲＦとして動作する。ＰＭＯＳ電界効果トランジスタ４２とＮＭＯＳ電界効果トランジスタ４３とは公知のインバータとして動作し、フィードバック信号発生回路ＦＢの出力信号Ｆ_ｉは、ＰＭＯＳ電界効果トランジスタ４２及びＮＭＯＳ電界効果トランジスタ４３の各ゲート電極に印加される一方、ＰＭＯＳ電界効果トランジスタ４２及びＮＭＯＳ電界効果トランジスタ４３の各ドレイン電極から反転されたインバータ出力信号／Ｆ’_ｉが出力される。ここで、電圧降下用抵抗素子ＲＥ，ＲＦはそれぞれ電圧（１／５）Ｖ_ＤＤ、電圧（２／５）Ｖ_ＤＤだけ電圧降下させる。従って、インバータ回路ＪＯ−２の入出力電圧特性は、ここでは図示していないが、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧は（４／５）Ｖ_ＤＤから（２／５）Ｖ_ＤＤまで変化させ、すなわち、インバータ回路ＪＯ−２は、入力される出力信号Ｆ_ｉを、電圧振幅Ｖ_ＣＨが（２／５）Ｖ_ＤＤである反転出力信号／Ｆ’_ｉに変換して出力する。ここで、インバータ回路ＪＯ−２の電圧振幅Ｖ_ＣＨは、実施の形態２のインバータ回路ＪＯの電圧振幅Ｖ_ＣＨに比較して小さく、また、電圧振幅Ｖ_ＣＨの中心出力電圧は、（１／２）Ｖ_ＤＤから若干ずれて高い値となっている。
【００４９】
図５（ｃ）のインバータ回路ＪＯ−３において、電圧源Ｖ_ＤＤは、
（ａ）ゲート電極とドレイン電極が接続されたＮＭＯＳ電界効果トランジスタ５１のドレイン電極及びソース電極と、
（ｂ）ゲート電極とドレイン電極が接続されたＮＭＯＳ電界効果トランジスタ５２のドレイン電極及びソース電極と、
（ｃ）ゲート電極とドレイン電極が接続されたＮＭＯＳ電界効果トランジスタ５３のドレイン電極及びソース電極と、
（ｄ）ＰＭＯＳ電界効果トランジスタ５４のソース電極及びドレイン電極と、
（ｅ）ＮＭＯＳ電界効果トランジスタ５５のドレイン電極及びソース電極と、
を介して接地される。３個のＮＭＯＳ電界効果トランジスタ５１，５２，５３は電圧降下用抵抗素子ＲＧとして動作する。ＰＭＯＳ電界効果トランジスタ５４とＮＭＯＳ電界効果トランジスタ５５とは公知のインバータとして動作し、フィードバック信号発生回路ＦＢの出力信号Ｆ_ｉは、ＰＭＯＳ電界効果トランジスタ５４及びＮＭＯＳ電界効果トランジスタ５５の各ゲート電極に印加される一方、ＰＭＯＳ電界効果トランジスタ５４及びＮＭＯＳ電界効果トランジスタ５５の各ドレイン電極から反転されたインバータ出力信号／Ｆ’_ｉが出力される。ここで、電圧降下用抵抗素子ＲＧは電圧（３／５）Ｖ_ＤＤだけ電圧降下させる。従って、インバータ回路ＪＯ−３の入出力電圧特性は、ここでは図示していないが、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧は（２／５）Ｖ_ＤＤから０まで変化させ、すなわち、インバータ回路ＪＯ−３は、入力される出力信号Ｆ_ｉを、電圧振幅Ｖ_ＣＨが（２／５）Ｖ_ＤＤである反転出力信号／Ｆ’_ｉに変換して出力する。ここで、インバータ回路ＪＯ−３の電圧振幅Ｖ_ＣＨは、実施の形態２のインバータ回路ＪＯの電圧振幅Ｖ_ＣＨに比較して小さく、また、電圧振幅Ｖ_ＣＨの中心出力電圧は、（１／２）Ｖ_ＤＤからずれて低い値となっている。
【００５０】
図５（ｄ）のインバータ回路ＪＯ−４において、電圧源Ｖ_ＤＤは、
（ａ）ＰＭＯＳ電界効果トランジスタ６１のソース電極及びドレイン電極と、
（ｂ）ＮＭＯＳ電界効果トランジスタ６２のドレイン電極及びソース電極と、
（ｃ）ゲート電極とドレイン電極が接続されたＰＭＯＳ電界効果トランジスタ６３のドレイン電極及びソース電極と、
（ｄ）ゲート電極とドレイン電極が接続されたＰＭＯＳ電界効果トランジスタ６４のドレイン電極及びソース電極と、
（ｅ）ゲート電極とドレイン電極が接続されたＰＭＯＳ電界効果トランジスタ６５のドレイン電極及びソース電極と、
を介して接地される。３個のＮＭＯＳ電界効果トランジスタ６３，６４，６５は電圧降下用抵抗素子ＲＨとして動作する。ＰＭＯＳ電界効果トランジスタ６１とＮＭＯＳ電界効果トランジスタ６２とは公知のインバータとして動作し、フィードバック信号発生回路ＦＢの出力信号Ｆ_ｉは、ＰＭＯＳ電界効果トランジスタ６１及びＮＭＯＳ電界効果トランジスタ６２の各ゲート電極に印加される一方、ＰＭＯＳ電界効果トランジスタ６１及びＮＭＯＳ電界効果トランジスタ６２の各ドレイン電極から反転されたインバータ出力信号／Ｆ’_ｉが出力される。ここで、電圧降下用抵抗素子ＲＨは電圧（３／５）Ｖ_ＤＤだけ電圧降下させる。従って、インバータ回路ＪＯ−４の入出力電圧特性は、ここでは図示していないが、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧はＶ_ＤＤから（３／５）Ｖ_ＤＤまで変化させ、すなわち、インバータ回路ＪＯ−４は、入力される出力信号Ｆ_ｉを、電圧振幅Ｖ_ＣＨが（２／５）Ｖ_ＤＤである反転出力信号／Ｆ’_ｉに変換して出力する。ここで、インバータ回路ＪＯ−４の電圧振幅Ｖ_ＣＨは、実施の形態２のインバータ回路ＪＯの電圧振幅Ｖ_ＣＨに比較して小さく、また、電圧振幅Ｖ_ＣＨの中心出力電圧は、（１／２）Ｖ_ＤＤからずれて高い値となっている。
【００５１】
図６のインバータ回路ＪＯ−５は、３個のＮＭＯＳ電界効果トランジスタ１０，１３，１４と、２個のＰＭＯＳ電界効果トランジスタ１５，１６とを含む図１０の従来例の差動増幅器ＡＭＰ１，ＡＭＰ２を備えて構成され、さらに以下の構成が差動増幅器ＡＭＰ１，ＡＭＰ２と異なる。図６において、フィードバック信号発生回路ＦＢの出力信号Ｆ_ｉは、タイミング信号／φＦＢによって切り換え制御されるスイッチＳＳ１１を介してＮＭＯＳ電界効果トランジスタ１４のゲート電極に印加される一方、出力信号Ｆ_ｉの反転出力信号／Ｆ_ｉは、タイミング信号／φＦＢによって切り換え制御されるスイッチＳＳ１２を介してＮＭＯＳ電界効果トランジスタ１３のゲート電極に印加される。ＮＭＯＳ電界効果トランジスタ１３のゲート電極は、タイミング信号φＦＢによって切り換え制御されるスイッチＳＳ１３を介してＰＭＯＳ電界効果トランジスタ１６のドレイン電極に接続される一方、ＮＭＯＳ電界効果トランジスタ１４のゲート電極は、タイミング信号φＦＢによって切り換え制御されるスイッチＳＳ１４を介してＰＭＯＳ電界効果トランジスタ１５のドレイン電極に接続される。そして、当該インバータ回路ＪＯ−５によって変換されかつ反転された反転出力信号／Ｆ’_ｉはＰＭＯＳ電界効果トランジスタ１６のドレイン電極から出力される。なお、スイッチＳＳ１１及びＳＳ１２は、タイミング信号／φＦＢがＬレベルのときオンとされる一方、スイッチＳＳ１３及びＳＳ１４は、タイミング信号φＦＢがＨレベルのときオンとされる。
【００５２】
以上のように構成されたインバータ回路ＪＯ−５において、ＰＭＯＳ電界効果トランジスタ１５，１６は電圧源Ｖ_ＢＰが接続されているので、オンとされてソース・ドレイン間にそのオン抵抗に対応する飽和電圧の電圧降下Ｖ_ｄｓｎが生じる一方、ＮＭＯＳ電界効果トランジスタ１０は電圧源Ｖ_ＢＮが接続されているので、オンとされてソース・ドレイン間にそのオン抵抗に対応する飽和電圧の電圧降下Ｖ_ｄｓｎが生じる。また、出力信号Ｆ_ｉに応答してＮＭＯＳ電界効果トランジスタ１４がオンされたときは、そのソース・ドレイン間にそのオン抵抗に対応する飽和電圧の電圧降下Ｖ_ｄｓｎが生じるが、オフされたときは、例えば無限大に近いオフ抵抗のままである。一方、反転された反転出力信号／Ｆ_ｉに応答してＮＭＯＳ電界効果トランジスタ１３がオンされたときは、そのソース・ドレイン間にそのオン抵抗に対応する飽和電圧の電圧降下Ｖ_ｄｓｎが生じるが、オフされたときは、例えば無限大に近いオフ抵抗のままである。
【００５３】
当該インバータ回路ＪＯ−５において、タイミング信号／φＦＢがＨレベルのときは、出力信号Ｆ_ｉはスイッチＳＳ１１を介してＮＭＯＳ電界効果トランジスタ１４のゲート電極に印加されるとともに、反転された反転出力信号／Ｆ_ｉはスイッチＳＳ１２を介してＮＭＯＳ電界効果トランジスタ１３のゲート電極に印加される。そして、タイミング信号φＦＢがＨレベルとされたとき、上記出力信号Ｆ_ｉ，／Ｆ_ｉはＮＭＯＳ電界効果トランジスタ１３，１４によって構成されたラッチ回路によってラッチされた後、出力信号Ｆ_ｉを反転した反転されかつ変換された反転出力信号／Ｆ’_ｉを発生して出力する。当該インバータ回路ＪＯ−５の入出力電圧特性は、図１４のようになる。すなわち、入力電圧が０からＶ_ＤＤまで変化するときに、出力電圧は（Ｖ_ＤＤ−Ｖ_ｄｓｎ）から２・Ｖ_ｄｓｎまで変化させ、すなわち、インバータ回路ＪＯ−４は、入力される出力信号Ｆ_ｉを、電圧振幅Ｖ_ＣＨが（Ｖ_ＤＤ−３・Ｖ_ｄｓｎ）である反転出力信号／Ｆ’_ｉに変換して出力する。ここで、インバータ回路ＪＯ−４の電圧振幅Ｖ_ＣＨは、実施の形態２のインバータ回路ＪＯの電圧振幅Ｖ_ＣＨに比較して小さく、また、電圧振幅Ｖ_ＣＨの中心出力電圧は、（１／２）Ｖ_ＤＤからずれて高い値となっている。
【００５４】
【発明の効果】
以上詳述したように本発明に係るサブレンジング型Ａ／Ｄ変換器によれば、上位と下位の２段階に分けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に応じて下位のＡ／Ｄ変換を行うための制御信号を、Ａ／Ｄ変換の判定を実行するディジタル論理回路部から、それぞれ複数の差動増幅器を備えた複数の電圧比較器内のフィードバック線を介して、複数の参照電圧を発生する参照電圧発生回路のスイッチ群の制御端子に帰還させるサブレンジング型Ａ／Ｄ変換器において、
上記各差動増幅器は、差動増幅を実行する複数のトランジスタを備え、
上記各差動増幅器において、上記複数のトランジスタは、上記フィードバック線を軸として対称的に配置された。従って、スイッチ群の切り換え制御を行う制御信号を伝達するフィードバック線の電圧変動による差動増幅器の入出力線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えて、Ａ／Ｄ変換の性能を向上させることができるサブレンジング型Ａ／Ｄ変換器を提供することができる。
【００５５】
また、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記各差動増幅器の１対の入力信号配線は互いに上記フィードバック線を軸として対称的に配置され、
上記各差動増幅器の１対の出力信号配線は互いに上記フィードバック線を軸として対称的に配置された。従って、フィードバック線の電圧変動が差動増幅器の２つの入力信号配線及び電界効果トランジスタに対して、従来例の図９で示した配線間寄生容量Ｃｆを介して均等に影響を及ぼすため、差動増幅器の動作におけるバランスはとれ、出力信号における誤差は打ち消されることになる。すなわち、２つの入力の電圧差を比較する差動増幅器で上記ノイズ等の影響がキャンセルでき、電圧比較器の動作精度の劣化を抑えることができる。
【００５６】
さらに、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記ディジタル論理回路部によって発生される制御信号は、信号の変化に対して所定の第１の電圧振幅を有し、
上記サブレンジング型Ａ／Ｄ変換器は、
上記ディジタル論理回路部によって発生される制御信号を、信号の変化に対して上記第１の電圧振幅よりも小さい所定の第２の電圧振幅を有するような制御信号に変換しかつ反転して反転制御信号を発生して上記フィードバック線を介して出力する第１のインバータ回路と、
上記第１のインバータ回路からフィードバック線を介して出力される反転制御信号を、信号の変化に対して上記第１の電圧振幅を有するような制御信号に変換しかつ反転して制御信号を発生して上記参照電圧発生回路のスイッチ群の制御端子に出力する第２のインバータ回路とをさらに備えた。従って、フィードバック線の電圧変動が差動増幅器の２つの入力信号配線及び各ＭＯＳ電界効果トランジスタに対して、従来例の図９で示した配線間寄生容量Ｃｆを介して均等に影響を及ぼすため、差動増幅器の動作におけるバランスはとれ、出力信号における誤差は打ち消されることになる。すなわち、２つの入力の電圧差を比較する差動増幅器で上記ノイズ等の影響がキャンセルでき、電圧比較器の動作精度の劣化を抑えることができる。また、回路を小型・軽量化することができる。
【００５７】
また、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、上記ディジタル論理回路部によって発生される制御信号を、信号の変化に対して上記第２の電圧振幅よりも小さい所定の第３の電圧振幅を有しかつ上記第１の電圧振幅の中心の電圧とは異なる上記第３の電圧振幅の中心の電圧を有するような制御信号に変換しかつ反転して反転制御信号を発生して上記フィードバック線を介して出力し、
上記サブレンジング型Ａ／Ｄ変換器は、
第１のタイミング信号が入力されたとき、上記フィードバック線を、上記制御信号の信号変化の中心の電圧に近傍する所定のプリチャージ電圧に、プリチャージするプリチャージ電圧発生回路と、
上記フィードバック線から出力される反転制御信号に対して容量結合し、上記反転制御信号の交流成分のみを上記第２のインバータ回路に出力する結合用キャパシタと、
上記第１のタイミング信号が入力されたとき、上記第２のインバータ回路の入力端子と出力端子とを短絡して、上記第２のインバータ回路に入力された反転制御信号を保持させる第１のスイッチ手段と、
第２のタイミング信号が入力されたとき、上記第１のインバータ回路から出力される反転制御信号を上記フィードバック線に出力する第２のスイッチ手段と、
上記第２のタイミング信号が入力されたとき、上記第２のインバータから出力される制御信号を上記参照電圧発生回路のスイッチ群の制御端子に出力する第３のスイッチ手段とを備え、
上記フィードバック線を介して伝送される上記反転制御信号は、上記プリチャージ電圧を中心として、上記ディジタル論理回路部から出力される制御信号に応じて上記第３の電圧振幅を有する。従って、フィードバック線の電圧変動の振幅（すなわち、電圧振幅Ｖ_ＣＨ）が従来例に比べて非常に小さくなるため、電圧比較器内の差動増幅器に及ぼす影響が低減される。これによって、電圧比較器の動作精度の劣化を抑える効果が向上される。従って、フィードバック線の電圧変動による差動増幅器の入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。
【００５８】
さらに、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記プリチャージ電圧発生回路は、
入力端子と出力端子とが短絡されて構成され、上記プリチャージ電圧を発生して出力する第４のインバータ回路と、
上記第１のタイミング信号が入力されたとき、上記第４のインバータ回路から出力されるプリチャージ電圧を上記フィードバック線に出力する第４のスイッチ手段とを備えた。従って、フィードバック線の電圧変動による差動増幅器の入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。また、回路構成を簡単にし、小型・軽量化することができる。
【００５９】
また、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、
正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの正電源端子と電圧源との間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給する第１の抵抗素子と、
上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して上記第１の降下電圧と異なる所定の第２の降下電圧だけ電圧降下させる第２の抵抗素子とを備えた。従って、フィードバック線の電圧変動による差動増幅器の入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。また、回路構成を簡単にし、小型・軽量化することができる。
【００６０】
さらに、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、
電圧源に接続された正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して０を超える所定の第２の降下電圧だけ電圧降下させる第２の抵抗素子とを備えた。従って、フィードバック線の電圧変動による差動増幅器の入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。また、回路構成を簡単にし、小型・軽量化することができる。
【００６１】
さらにまた、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、
正電源端子と、接地された負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの正電源端子と電圧源との間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給する第１の抵抗素子とを備えた。従って、フィードバック線の電圧変動による差動増幅器の入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。また、回路構成を簡単にし、小型・軽量化することができる。
【００６２】
さらにまた、上記サブレンジング型Ａ／Ｄ変換器においては、好ましくは、上記第１のインバータ回路は、差動増幅器を備え、
第１のタイミング信号が入力されたとき、入力される制御信号に応じてソース・ドレイン間電圧が上記制御信号の電圧振幅よりも小さい電圧振幅の範囲内で変化するように構成されてなる１対の第１と第２のＭＯＳ電界効果トランジスタと、
上記第１のＭＯＳ電界効果トランジスタのゲート電極と上記第２のＭＯＳ電界効果トランジスタのドレイン電極との間、及び上記第１のＭＯＳ電界効果トランジスタのドレイン電極と上記第２のＭＯＳ電界効果トランジスタのゲート電極との間に接続され、第２のタイミング信号が入力されたとき、上記制御信号に応じた上記第１と第２のＭＯＳ電界効果トランジスタのソース・ドレイン間電圧を上記第１と第２のＭＯＳ電界効果トランジスタにラッチさせて、上記制御信号から反転されかつ上記制御信号の電圧振幅よりも小さい電圧振幅を有する反転制御信号を出力する１対のスイッチ手段とを備えた。従って、フィードバック線の電圧変動による差動増幅器の入出力信号配線及びトランジスタ素子への影響を低減させて、差動増幅器の動作精度の劣化を抑えることにより、サブレンジグ型Ａ／Ｄ変換器におけるＡ／Ｄ変換精度の性能を大幅に向上できる。また、回路構成を簡単にし、小型・軽量化することができる。
【図面の簡単な説明】
【図１】本発明に係る実施形態１であるサブレンジング型Ａ／Ｄ変換器の差動増幅器のレイアウトを示す平面図である。
【図２】本発明に係る実施形態２であるサブレンジング型Ａ／Ｄ変換器におけるフィードバック信号発生回路からスイッチ群ＳＷ_ｉまでの回路を示す回路図である。
【図３】本発明に係る実施形態３であるサブレンジング型Ａ／Ｄ変換器におけるフィードバック信号発生回路からスイッチ群ＳＷ_ｉまでの回路を示す回路図である。
【図４】従来例及び実施形態におけるサブレンジング型Ａ／Ｄ変換器の動作を示すタイミングチャートである。
【図５】図２及び図３におけるインバータ回路ＪＯの変形例を示す回路図であって、（ａ）はインバータ回路の第１の例ＪＯ−１を示す回路図であり、（ｂ）はインバータ回路の第２の例ＪＯ−２を示す回路図であり、（ｃ）はインバータ回路の第３の例ＪＯ−３を示す回路図であり、（ｄ）はインバータ回路の第４の例ＪＯ−４を示す回路図である。
【図６】図２及び図３におけるインバータＪＯの変形例の第５の例ＪＯ−５を示す回路図である。
【図７】従来例のサブレンジング型Ａ／Ｄ変換器の全体の構成を示す回路図である。
【図８】図７の電圧比較器ＣＭＰ_ｉの構成を示す回路図である。
【図９】図８の電圧比較器ＣＭＰ_ｉ内の差動増幅器ＡＭＰ１，ＡＭＰ２のレイアウトを示す平面図である。
【図１０】図９の差動増幅器ＡＭＰ１，ＡＭＰ２の回路を示す回路図である。
【図１１】従来例のインバータ回路の入出力電圧特性を示すグラフである。
【図１２】実施の形態２（図２）のインバータ回路ＪＯの入出力電圧特性を示すグラフである。
【図１３】変形例の第１の例（図５（ａ））のインバータ回路ＪＯ−１の入出力電圧特性を示すグラフである。
【図１４】変形例の第５の例（図６）のインバータ回路ＪＯ−５の入出力電圧特性を示すグラフである。
【符号の説明】
１０半導体基板、１１，１２，１３，１４，２１，２３，３１，３２，３４，４１，４３，５１，５２，５３，５５，６２，７３，７４ＮＭＯＳ電界効果トランジスタ、１５，１６，２２，２４，３３，３５，４２，４４，４５，５４，６１，６３，６４，６５，７０，７５，７６ＰＭＯＳ電界効果トランジスタ、ＡＬ能動領域、ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＡＭＰ１ａ，ＡＭＰ２ａ差動増幅器、Ｃｃ，Ｃｃ１結合容量、Ｃｆ寄生容量、ＣＭＰ_ｉ電圧比較器、ＥＮＣエンコーダ、ＦＢフィードバック信号発生回路、ＩＮＶ１，ＩＮＶ１１，ＩＮＶ１２インバータ、ＪＤＧ判定回路、ＪＯ，ＪＯａ，ＪＯｂ，ＪＯ−１乃至ＪＯ−５インバータ回路、Ｌ_ｉフィードバック線、ＬＩ１，ＬＩ２入力信号配線、ＬＭ１，ＬＭ２中間接続配線、ＬＯ１，ＬＯ２出力信号配線、ＲＡ，ＲＢ，ＲＣ，ＲＤ，ＲＥ，ＲＦ，ＲＧ，ＲＨ電圧降下用抵抗素子、Ｒ_ｉ抵抗、Ｓｃ１，Ｓｃ２，Ｓｃ３，ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４スイッチ、ＳＷ_ｉスイッチ群。

Claims

上位と下位の２段階に分けてＡ／Ｄ変換を実行し、上位Ａ／Ｄ変換の結果に応じて下位のＡ／Ｄ変換を行うための制御信号を、Ａ／Ｄ変換の判定を実行するディジタル論理回路部から、それぞれ複数の差動増幅器を備えた複数の電圧比較器内のフィードバック線を介して、複数の参照電圧を発生する参照電圧発生回路のスイッチ群の制御端子に帰還させるサブレンジング型Ａ／Ｄ変換器において、
上記各差動増幅器は、差動増幅を実行する複数のトランジスタを備え、
上記各差動増幅器において、上記複数のトランジスタは、上記フィードバック線を軸として対称的に配置されたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項１記載のサブレンジング型Ａ／Ｄ変換器において、
上記各差動増幅器の１対の入力信号配線は互いに上記フィードバック線を軸として対称的に配置され、
上記各差動増幅器の１対の出力信号配線は互いに上記フィードバック線を軸として対称的に配置されたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項１又は２記載のサブレンジング型Ａ／Ｄ変換器において、
上記ディジタル論理回路部によって発生される制御信号は、信号の変化に対して所定の第１の電圧振幅を有し、
上記サブレンジング型Ａ／Ｄ変換器は、
上記ディジタル論理回路部によって発生される制御信号を、信号の変化に対して上記第１の電圧振幅よりも小さい所定の第２の電圧振幅を有するような制御信号に変換しかつ反転して反転制御信号を発生して上記フィードバック線を介して出力する第１のインバータ回路と、
上記第１のインバータ回路からフィードバック線を介して出力される反転制御信号を、信号の変化に対して上記第１の電圧振幅を有するような制御信号に変換しかつ反転して制御信号を発生して上記参照電圧発生回路のスイッチ群の制御端子に出力する第２のインバータ回路とをさらに備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項３記載のサブレンジング型Ａ／Ｄ変換器において、
上記第１のインバータ回路は、上記ディジタル論理回路部によって発生される制御信号を、信号の変化に対して上記第２の電圧振幅よりも小さい所定の第３の電圧振幅を有しかつ上記第１の電圧振幅の中心の電圧とは異なる上記第３の電圧振幅の中心の電圧を有するような制御信号に変換しかつ反転して反転制御信号を発生して上記フィードバック線を介して出力し、
上記サブレンジング型Ａ／Ｄ変換器は、
第１のタイミング信号が入力されたとき、上記フィードバック線を、上記制御信号の信号変化の中心の電圧に近傍する所定のプリチャージ電圧に、プリチャージするプリチャージ電圧発生回路と、
上記フィードバック線から出力される反転制御信号に対して容量結合し、上記反転制御信号の交流成分のみを上記第２のインバータ回路に出力する結合用キャパシタと、
上記第１のタイミング信号が入力されたとき、上記第２のインバータ回路の入力端子と出力端子とを短絡して、上記第２のインバータ回路に入力された反転制御信号を保持させる第１のスイッチ手段と、
第２のタイミング信号が入力されたとき、上記第１のインバータ回路から出力される反転制御信号を上記フィードバック線に出力する第２のスイッチ手段と、上記第２のタイミング信号が入力されたとき、上記第２のインバータから出力される制御信号を上記参照電圧発生回路のスイッチ群の制御端子に出力する第３のスイッチ手段とを備え、
上記フィードバック線を介して伝送される上記反転制御信号は、上記プリチャージ電圧を中心として、上記ディジタル論理回路部から出力される制御信号に応じて上記第３の電圧振幅を有することを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項４記載のサブレンジング型Ａ／Ｄ変換器において、
上記プリチャージ電圧発生回路は、
入力端子と出力端子とが短絡されて構成され、上記プリチャージ電圧を発生して出力する第４のインバータ回路と、
上記第１のタイミング信号が入力されたとき、上記第４のインバータ回路から出力されるプリチャージ電圧を上記フィードバック線に出力する第４のスイッチ手段とを備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項４又は５記載のサブレンジング型Ａ／Ｄ変換器において、
上記第１のインバータ回路は、
正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの正電源端子と電圧源との間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給する第１の抵抗素子と、
上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して上記第１の降下電圧と異なる所定の第２の降下電圧だけ電圧降下させる第２の抵抗素子とを備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項４又は５記載のサブレンジング型Ａ／Ｄ変換器において、
上記第１のインバータ回路は、
電圧源に接続された正電源端子と負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの負電源端子と接地との間に接続され、上記インバータの負電源端子の電圧を、接地電位に対して０を超える所定の第２の降下電圧だけ電圧降下させる第２の抵抗素子とを備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項４又は５記載のサブレンジング型Ａ／Ｄ変換器において、
上記第１のインバータ回路は、
正電源端子と、接地された負電源端子とを有し、ＮＭＯＳ電界効果トランジスタとＰＭＯＳ電界効果トランジスタとを備えてなるインバータと、
上記インバータの正電源端子と電圧源との間に接続され、上記電圧源の電圧を、所定の第１の降下電圧だけ電圧降下させて上記インバータの正電源端子に供給する第１の抵抗素子とを備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。
請求項４又は５記載のサブレンジング型Ａ／Ｄ変換器において、
上記第１のインバータ回路は、差動増幅器を備え、
第１のタイミング信号が入力されたとき、入力される制御信号に応じてソース・ドレイン間電圧が上記制御信号の電圧振幅よりも小さい電圧振幅の範囲内で変化するように構成されてなる１対の第１と第２のＭＯＳ電界効果トランジスタと、
上記第１のＭＯＳ電界効果トランジスタのゲート電極と上記第２のＭＯＳ電界効果トランジスタのドレイン電極との間、及び上記第１のＭＯＳ電界効果トランジスタのドレイン電極と上記第２のＭＯＳ電界効果トランジスタのゲート電極との間に接続され、第２のタイミング信号が入力されたとき、上記制御信号に応じた上記第１と第２のＭＯＳ電界効果トランジスタのソース・ドレイン間電圧を上記第１と第２のＭＯＳ電界効果トランジスタにラッチさせて、上記制御信号から反転されかつ上記制御信号の電圧振幅よりも小さい電圧振幅を有する反転制御信号を出力する１対のスイッチ手段とを備えたことを特徴とするサブレンジング型Ａ／Ｄ変換器。