CN114759921A - 用于多通道交替式模数转换器（adc）的使用源极跟随器的共源共栅a类差分参考缓冲器 - Google Patents

用于多通道交替式模数转换器（adc）的使用源极跟随器的共源共栅a类差分参考缓冲器 Download PDF

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Abstract

一种具有多个分支的参考缓冲器。每个分支具有上晶体管、下晶体管和作为串联的尾装置的电阻或电流源。上(下)晶体管的源极或发射极生成上(下)参考电压。这种源极跟随器晶体管配置具有低输出阻抗和大电流。上(下)晶体管的栅极或基极由第一(第二)控制节点驱动。控制分支具有串联的上晶体管、下晶体管和尾装置。对于上、下晶体管，源极和栅极、或发射极和基极连接在一起，并生成上、下控制节点。可替代地，上(下)晶体管的栅极或基极由接收上(下)带隙电压和作为负反馈的上(下)控制节点的运算放大器驱动。

Description

用于多通道交替式模数转换器(ADC)的使用源极跟随器的共 源共栅A类差分参考缓冲器
技术领域
本发明涉及参考电压缓冲器，并且更特别地，涉及用于交替式模数转换器(ADC)的并行源极跟随器高速参考缓冲器。
背景技术
模数转换器(ADC)被广泛地用于许多应用中。一些应用需要高精度和高采样速度。高精度可以使用诸如8位到12位精度的多位ADC来实现。还需要非常精确的电压参考。带隙参考可以提供这样的精度，但是，带隙参考不能直接提供更高速的ADC所需的低阻抗和更高的电流。可添加参考缓冲器来缓冲带隙参考，以提供低阻抗、大电流驱动参考。
图1A示出了具有参考缓冲器的现有ADC。差分模拟输入缓冲器14接收差分模拟电压Ainp、Ainn，对差分模拟电压Ainp、Ainn进行缓冲以将差分电压输入Vinp、Vinn驱动到ADC100。ADC 100将差分输入电压与参考电压Vrefp、Vrefn进行比较，以确定与该输入电压等效的数字码DCODE，根据ADC的分辨率，这具有+/-0.5LSB量化误差。分辨率越高，则量化误差越小。
带隙参考发生器102使用带隙装置生成参考电压Vrp、Vrn。来自带隙参考发生器102的驱动电流不足以直接将输入电压参考驱动到ADC 100，因为ADC 100的高速操作需要电压参考对阵列电容进行非常快速的充放电。
参考缓冲器10接收带隙参考电压Vrp、Vrn，并使用更强的驱动电路对其进行缓冲，以生成输入到ADC 100的Vrefp、Vrefn。
图1B示出了需要来自参考电压输入的大电流的ADC中的电容阵列。转换器101具有电容20、26、28的加权阵列，它们共享到比较器12的输入端的电荷，当比较器的+输入端的电压高于-输入端的电压时，比较器12生成为1的数字位VCOMP。
控制器或定序器(未示出)控制开关16、18，开关16、18允许将各种电压切换到电容20、26、28的外极板或顶极板。每个开关可以单独控制。可利用逐次逼近(SA)程序来相继接通或关断较小的电容，以测试不同的数字值，从而查看哪个数字值最接近于模拟输入电压。
例如，可通过将所有开关16、18设置成将共模电压VCM连接到所有电容20、26、28的外极板来初始化转换器101。也可通过均衡开关(未示出)来将比较器12的+和-输入线驱动到VCM。可使用1:1电阻分压器作为参考电压之间的中点(如(Vrefp-Vrefn)/2)生成VCM。
然后，在采样阶段中，可通过开关16、18将真正的模拟电压Vinp施加到内(底)极板与比较器12的+输入端连接的所有电容20、26的外极板，而通过开关16、18将补充模拟电压Vinn施加到内极板与比较器12的-输入端连接的所有电容20、28的外极板。因此，将差分模拟输入电压采样到电容20、26、28的极板中。
接着，在评估阶段期间，开关16、18将VCM驱动到所有输出极板，但是逐次逼近程序相继测试利用参考电压而不是VCM驱动的更小的电容。
例如，当测试最高有效位(MSB)电容26、28时，上开关18将参考Vrefn连接到MSB电容26的外极板，而下开关18将参考Vrefp连接到MSB电容28的外极板。这种切换导致电荷共享并且电荷在MSB电容26、28与到比较器12的+和-输入线之间偏移，这可能会翻转数字输出VCOMP。SA程序可以观察VCOMP的翻转，并设置成作为结果清除逐次逼近寄存器(SAR)中的位。通过相继测试更小的电容20，SA程序可以用模拟输入电压的较好的近似来填充SAR。
虽然电压参考Vrefp、Vrefn不驱动任何DC负载，并且因此不一定具有大的DC电流，但是当测试MSB电容时，这些参考电压一定会向以及从电容26、28转移电荷。由于MSB电容可能较大，所以可能会有大量的电荷要转移。对于更高速的ADC，可用于转移这种电荷的时间是有限制的。带隙参考发生器102不能快速提供这种电荷，因此需要参考缓冲器10以提供低阻抗、大电流驱动电压参考Vrefp、Vrefn。
对于每个采样时间周期Ts，高速和高精度ADC要求在与参考相比时的误差小于1/2LSB。参考缓冲器10不仅需要高速操作，而且还需要具有小于1/2LSB的纹波误差。信号相关和电源/接地电源抑制是高速、高精度ADC的其它考虑因素。另外，如果ADC是时间交替式ADC，那么子-ADC通道串扰可能需要参考缓冲器10提供更低的阻抗和更大的电流以快速抑制这种串扰。
ADC可在很低的电源电压(如1伏)下工作。然后，Vrefp和Vrefn必须通过例如设置成0.75伏和0.25伏而控制在这个1-伏范围内。参考缓冲器10必须能够在低开销电源电压下工作。
ADC的高速操作要求参考缓冲器10在低阻抗下具有大电流驱动，以便能够在评估阶段或量化期间快速地将电荷驱动到电容20、26、28。高采样率也可通过使ADC交替或使用并行电容阵列和转换器来实现。用于交替的这些并行电容阵列进一步增加了必须由参考缓冲器10驱动的电荷。
虽然需要大电流来快速地移动参考电荷，但是低功率操作仍然是可取的。所需要的是用于高速交替式ADC的参考缓冲器电路。需要具有小的纹波误差和低的输出噪声的低阻抗参考缓冲器。对于使用ADC的降低的电源电压的参考缓冲器，需要高的电源抑制比(PSRR)。期望得到不易受到电源变化影响的参考缓冲器以及用于在多通道交替式ADC中驱动并行子-ADC的并行参考缓冲器。
附图说明
图1A示出了具有参考缓冲器的现有ADC。
图1B示出了需要来自参考电压输入的大电流的ADC中的电容阵列。
图2是并行多通道的共源共栅A类差分参考缓冲器的示意图。
图3示出了并行多通道的共源共栅A类差分参考缓冲中的尾电流源。
图4是自偏置并行多通道的共源共栅A类差分参考缓冲器的示意图。
图5示出了自偏置并行多通道的共源共栅A类差分参考缓冲器中的尾电流源。
图6是p-通道自偏置并行多通道的共源共栅A类差分参考缓冲器。
图7是p-通道并行多通道的共源共栅A类差分参考缓冲器。
图8是PNP双极并行多通道的共源共栅A类差分参考缓冲器。
图9是PNP自偏置并行多通道的共源共栅A类差分参考缓冲器。
图10是NPN并行多通道的共源共栅A类差分参考缓冲器的示意图。
图11是NPN自偏置并行多通道的共源共栅A类差分参考缓冲器的示意图。
图12示出了背景偏移和增益校正。
图13示出了使用大电容来供应由共源共栅A类差分参考发生器刷新的参考电荷。
具体实施方式
本发明涉及ADC参考缓冲器中的改进。介绍以下描述是为了使得本领域技术人员能够制作和使用如在特定应用及其要求的上下文中所提供的本发明。对优选实施例的各种修改将对于本领域技术人员显而易见，并且在本文中定义的一般原则可应用于其它实施例。因此，不希望将本发明局限于示出和描述的特定实施例，而是将赋予其与本文中公开的原理和新颖特征一致的最广泛范围。
图2是并行多通道的共源共栅(cascode)A类差分参考缓冲器的示意图。带隙参考电压Vrp施加到运算放大器22的非反相+输入端，而运算放大器22的反相-输入端由晶体管32的源极驱动。
晶体管32是n-通道金属-氧化物-半导体场效应晶体管(MOSFET)，其漏极由电源VDD驱动，其栅极由运算放大器22的输出、即节点G1驱动，而其源极生成参考Vrefp。连接的晶体管32为源极跟随器，Vrefp输出由其源极而不是由其漏极生成。
源极跟随器提供低输出阻抗和大电流驱动。运算放大器22的负反馈进一步降低了源极跟随器，即晶体管32的输出阻抗。
还通过源极跟随器生成下参考Vrefn。NMOS晶体管34的漏极连接到上参考Vrefp，而其源极生成下参考Vrefn，以反馈到运算放大器24的反相-输入端。运算放大器24在其非反相+输入端上接收下带隙参考Vrn，并生成到晶体管34的栅极的节点G2。尾电阻36将晶体管34的源极Vrefn连接到地。
两个串联的源极跟随器n-通道晶体管32、34生成参考Vrefp、Vrefn，由于其源极跟随器配置和对运算放大器22、24的负反馈，所以参考Vrefp、Vrefn具有低阻抗和大电流驱动。
虽然由源极跟随器晶体管32、34的第一分支生成的参考节点Vrefp、Vrefn提供了大电流，但是该电流可镜像到源极跟随器对的多个并行分支以提供多个并行电压参考。
源极跟随器晶体管42、44和尾电阻46的第二分支生成第二对电压参考Vrefp1、Vrefn1。晶体管42的栅极由运算放大器22的栅极节点G1的输出驱动，而晶体管44的栅极则由运算放大器24的栅极节点G2的输出驱动。因此，源极跟随器晶体管42、44受益于第一分支中的负反馈。其输出Vrefp1、Vrefn1存在的干扰不会干扰该第一分支中的反馈。由此，可使用并行分支来实现更好的隔离和信号抑制。
在第三分支中，源极跟随器晶体管52接收在第一分支中生成的栅极节点G1，并且具有驱动参考Vrefp2的源极，参考Vrefp2也是源极跟随器晶体管54的漏极。栅极节点G2驱动源极跟随器晶体管54的栅极。源极跟随器晶体管54的源极以低阻抗将大电流驱动至参考Vrefn2。尾电阻56使晶体管54的源极偏置。
可以添加源极跟随器晶体管62、64和尾电阻66的许多其它分支，每个分支都具有上源极跟随器晶体管62，其栅极接收G1，而其源极将上参考Vrefpm驱动到一个或多个ADC通道。每个分支还具有下源极跟随器晶体管64，其栅极接收G2，而其源极将下参考Vrefnm驱动到该ADC通道。
参考缓冲器10使用源极跟随器晶体管来提供大电流、低阻抗的上、下电压参考。电压参考并行生成，并且可以在减少的串扰下驱动并行ADC通道。
图3示出了并行多通道的共源共栅A类差分参考缓冲器中的尾电流源。在图2的参考缓冲器的这种备选方案中，尾电流源38取代尾电阻36。同样地，尾电流源48、58、68取代并行分支中的尾电阻46、56、66。
用尾电流源38取代尾电阻36提供了恒定的尾电流，而不是取决于下参考电压Vrefn和接地电压的尾电流。可以实现更好的接地纹波抑制。源极跟随器晶体管34的输出阻抗受到运算放大器24的进一步抑制，这是因为电流源的阻抗更高。尾电流源38可以用n-通道晶体管实现，该n-通道晶体管的漏极连接到Vrefn，而其栅极由诸如由简单的二极管连接的n-通道晶体管生成的偏置电压驱动。
图4是自偏置并行多通道的共源共栅A类差分参考缓冲器的示意图。与使用带隙参考发生器102不同，在自偏置分支中生成内部电压参考。
自偏置分支具有电流源70，它连接到电源，以驱动n-通道晶体管72的漏极，晶体管72的栅极和漏极连接在一起。当电流源70迫使电流通过晶体管72时，栅极/漏极电压上升为大于源极电压，从而打开晶体管72并在其栅极/漏极节点G1上生成偏置电压。
晶体管72的源极连接到晶体管74的漏极和栅极，这同样在其栅极/漏极节点G2上生成下偏置电压。当电流流过自偏置分支时，晶体管74的源极和地之间的尾电阻76由于电阻压降而生成源极电压。
因此，栅极节点G1、G2直接从自偏置分支中的晶体管72、74生成。然后，可以在第一分支中在源极跟随器晶体管32的源极生成Vrefp，而在源极跟随器晶体管34的源极通过流过尾电阻36的尾电流生成Vrefn。
源极跟随器晶体管和尾电阻的其它并行分支生成其它参考对。在源极跟随器晶体管52的源极生成Vrefp2，而在源极跟随器晶体管54的源极生成Vrefn2。在源极跟随器晶体管62的源极生成Vrefpm，而在源极跟随器晶体管64的源极生成Vrefnm。
这是简单的电路实现，在回路中不需要带隙参考和运算放大器。这可用于ADC不需要精确的参考电压范围，而是接受一定范围的参考电压(如0.3V-0.6V)的应用场景。这大大降低了在参考缓冲器中使用的电路的功耗和面积。缺点是相对较高的DC输出阻抗和对参考电压的较低的电源接地抑制。功率/面积或成本可以与性能进行权衡。高速SerDes可使用这样实现的参考缓冲器。
晶体管和电阻的大小可以按比例分配在分支当中，以便在不同的分支中具有不同的电流。例如，自偏置分支中的电流可以小于在生成到ADC的电压参考的并行分支中的电流。当自偏置分支中的晶体管72的大小归一化为1时，则晶体管32、42、52、62的大小可为K，其中K是诸如8的整数。然后，驱动Vref1的晶体管32的电流驱动是晶体管72的电流驱动的K倍。
尾电阻也可以按比例分配，但是自偏置分支的尾电阻76的电阻是尾电阻36、46、56、66中的每个尾电阻的电阻值的K倍。较低的电阻值允许在并行分支中流过的电流多于在自偏置分支中流过的电流。
图5示出了自偏置并行多通道的共源共栅A类差分参考缓冲器中的尾电流源。在图4的参考缓冲器的这种备选方案中，尾电流源38取代尾电阻36。同样地，尾电流源48、58、68取代并行分支中的尾电阻46、56、66。在自偏置分支中，尾电流源78取代尾电阻76。
用尾电流源78取代尾电阻76提供了恒定的尾电流，而不是取决于下源极电压和接地电压的尾电流。可以实现更好的接地纹波抑制。当使用电流源48、58、68时，源极跟随器晶体管34、44、54、64的输出阻抗可以更小。尾电流源78可以用n-通道晶体管来实现，晶体管的栅极从二极管连接的晶体管接收偏置电压。
晶体管和电流源的大小可以按比例分配在分支当中，以便在不同的分支中具有不同的电流。例如，当将来自自偏置分支中的尾电流源78的电流归一化为1时，那么尾电流源68的电流可为K，其中K是诸如8的整数。晶体管的电流和大小同样可以按比例分配。
图6是p-通道自偏置并行多通道的共源共栅A类差分参考缓冲器。自偏置分支具有连接到地和p-通道晶体管75的漏极的电流吸收器71，晶体管75的漏极和栅极连接在一起。当通过电流吸收器71拉取电流通过晶体管75时，栅极/漏极电压下降至低于源极电压，从而打开p-通道晶体管75并在其栅极/漏极节点G2上生成偏置电压。
p-通道晶体管75的源极连接到p-通道晶体管73的漏极和栅极，这也在其栅极/漏极节点G2上生成更高的偏置电压。当电流流过自偏置分支时，晶体管73的源极和电源之间的尾电阻77由于电阻压降而生成源极电压。
因此，栅极节点G1、G2直接从自偏置分支中的晶体管73、75生成。然后，可以在第一分支中在p-通道源极跟随器晶体管33的源极生成Vrefp，而在p-通道源极跟随器晶体管35的源极通过流过尾电阻37的电流生成Vrefn。
p-通道源极跟随器晶体管和尾电阻的其它并行分支生成其它参考对。在p-通道源极跟随器晶体管53的源极生成Vrefp2，而在p-通道源极跟随器晶体管55的源极生成Vrefn2。在p-通道源极跟随器晶体管63的源极生成Vrefpm，而在p-通道源极跟随器晶体管65的源极生成Vrefnm。
当使用p-通道源极跟随器时，Vrefp、Vrefn可以是更高的电压。这在某些应用场景中可能是有益的。
图7是p-通道并行多通道的共源共栅A类差分参考缓冲器。带隙参考电压Vrp施加到运算放大器23的非反相+输入端，而运算放大器23的反相-输入端由p-通道源极跟随器晶体管33的源极驱动，该源极也是参考电压Vrefp。电源和Vrefp之间的电阻37提供IR电压降以生成Vrefp。运算放大器23的输出将栅极节点G1驱动到并行分支中的p-通道源极跟随器晶体管33、43、53、63的栅极。
p-通道源极跟随器晶体管35的漏极由地驱动，其栅极由运算放大器25的输出，即节点G2驱动，而其源极生成参考Vrefn，即上p-通道源极跟随器晶体管33的漏极。Vrefn反馈到运算放大器25的反相-输入端，运算放大器25还在它的非反相+输入端接收带隙参考电压Vrn，以便在它的输出端上生成G2。G2驱动p-通道源极跟随器晶体管35、45、55、65的栅极。
源极跟随器提供低输出阻抗和大电流驱动。运算放大器23、35的负反馈进一步降低了p-通道源极跟随器晶体管33、35的输出阻抗。
虽然由源极跟随器晶体管33、35的第一分支生成的参考节点Vrefp、Vrefn提供大电流，但是该电流可以镜像到源极跟随器对的多个并行分支以提供多个并行电压参考。
p-通道源极跟随器晶体管和电阻的其它并行分支生成其它参考对。在p-通道源极跟随器晶体管53的源极生成Vrefp2，而在p-通道源极跟随器晶体管55的源极生成Vrefn2。在p-通道源极跟随器晶体管63的源极生成Vrefpm，而在p-通道源极跟随器晶体管65的源极生成Vrefnm。
图8是PNP双极并行多通道的共源共栅A类差分参考缓冲器。带隙参考电压Vrp施加到运算放大器23的非反相+输入端，而运算放大器23的反相-输入端由PNP发射极跟随器晶体管133的发射极驱动，晶体管133的发射极也是参考电压Vrefp。电源和Vrefp之间的电阻37提供IR电压降以生成Vrefp。运算放大器23的输出将基极节点G1驱动到并行分支中的PNP发射极跟随器133、143、153、163的基极。
PNP发射极跟随器晶体管135的集电极接地，其基极由运算放大器25的输出，即节点G2驱动，而其发射极生成参考电压Vrefn，即上PNP发射极跟随器晶体管133的集电极。Vrefn反馈到运算放大器25的反相-输入端，运算放大器25还在它的非反相+输入端接收带隙参考电压Vrn，以便在它的输出端上生成G2。G2驱动PNP发射极跟随器晶体管135、145、155、165的基极。
就像源极跟随器一样，发射极跟随器提供低输出阻抗和大电流驱动。运算放大器23、25的负反馈进一步降低了PNP发射极跟随器晶体管133、135的输出阻抗。
虽然由发射极跟随器晶体管133、135的第一分支生成的参考节点Vrefp、Vrefn提供大电流，但是该电流可以镜像到发射极跟随器对的多个并行分支以便提供多个并行电压参考。
PNP发射极跟随器晶体管和电阻的其它并行分支生成其它参考对。在PNP发射极跟随器晶体管153的发射极生成Vrefp2，而在PNP发射极跟随器晶体管155的发射极生成Vrefn2。在PNP发射极跟随器晶体管163的发射极生成Vrefpm，而在PNP发射极跟随器晶体管165的发射极生成Vrefnm。
可以用比诸如180nm的成熟技术的NMOS/PMOS晶体管的增益更大的增益gm来制造NPN/PNP晶体管。一些应用使用具有180nm的BiCMOS。130nm节点可以使用NPN或PNP来实现源极跟随器的更低的输出阻抗。其它优点与针对先前的变化所描述的优点类似。
图9是PNP自偏置并行多通道的共源共栅A类差分参考缓冲器。自偏置分支具有连接到地和PNP晶体管175的集电极的电流吸收器71，晶体管175的基极和集电极连接在一起。当通过电流接收器71拉取电流通过晶体管175时，基极/集电极电压下降至低于发射极电压，从而打开PNP晶体管175并在它的基极/集电极节点G2上生成偏置电压。
PNP晶体管175的发射极连接到PNP晶体管173的集电极和基极，这也在它的基极/集电极节点G2上生成较高的偏置电压。当电流流过自偏置分支时，晶体管173的发射极和电源之间的电阻77由于电阻压降(IR drop)而生成发射极电压。
因此，基极节点G1、G2直接从自偏置分支中的晶体管173、175生成。然后，可以在第一分支中在PNP发射极跟随器晶体管133的发射极生成Vrefp，而在PNP发射极跟随器晶体管135的发射极通过流过电阻37的电流生成Vrefn。
PNP发射极跟随器晶体管和电阻的其它并行分支生成其它参考对。在PNP发射极跟随器晶体管153的发射极生成Vrefp2，而在PNP发射极跟随器晶体管155的发射极生成Vrefn2。在PNP发射极跟随器晶体管163的发射极生成Vrefpm，而在PNP发射极跟随器晶体管165的发射极生成Vrefnm。
晶体管和电阻的大小可以按比例分配在分支当中，以便在不同的分支中具有不同的电流。例如，自偏置分支的电流可以低于在生成到ADC的电压参考的并行分支中的电流。当将自偏置分支中的晶体管173的大小归一化为1时，则晶体管133、143、153、163的大小可为K，其中K是诸如8的整数。然后，驱动Vref1的晶体管132的驱动电流是晶体管173的电流驱动的K倍。
电阻也可以按比例分配，但是自偏置分支的电阻77是电阻37、47、57、67中的每个电阻的电阻值的K倍。较低的电阻值允许在并行分支中流过的电流多于在自偏置分支中流过的电流。
图10是NPN并行多通道的共源共栅A类差分参考缓冲器的示意图。带隙参考电压Vrp施加到运算放大器22的非反相+输入端，而运算放大器22的反相-输入端由晶体管132的发射极Vrefp驱动。晶体管132是一个NPN双极晶体管，其集电极由电源VDD驱动，其基极由运算放大器22的输出、即节点G1驱动，而其发射极生成参考Vrefp。连接的晶体管132为发射极跟随器，Vrefp输出由其发射极而不是由其集电极生成。
发射极跟随器还生成下参考Vrefn。NPN晶体管134的集电极连接到上参考Vrefp，而其发射极生成下参考Vrefn，以反馈到运算放大器24的反相-输入端。运算放大器24在其非反相+输入端上接收下带隙参考Vrn，并生成到晶体管134的基极的节点G2。尾电阻36将晶体管134的发射极Vrefn连接到地。
两个串联的发射极跟随器NPN晶体管132、134生成参考Vrefp、Vrefn，由于其发射极跟随器配置和到运算放大器22、24的负反馈，所以参考Vrefp、Vrefn具有低阻抗和大电流驱动。
虽然由发射极跟随器晶体管132、134的第一分支生成的参考节点Vrefp、Vrefn提供了大电流，但是该电流可以镜像到发射极跟随器对的多个并行分支以提供多个并行电压参考。
发射极跟随器晶体管142、144和尾电阻46的第二分支生成第二对电压参考Vrefp1、Vrefn1。晶体管142的基极由运算放大器22的基极节点G1输出驱动，而晶体管144的基极由运算放大器24的基极节点G2输出驱动，因此发射极跟随器142、144受益于第一分支中的负反馈。其输出Vrefp1、Vrefn1存在的干扰不会干扰该第一分支中的反馈。由此，可以使用并行分支来实现更好的隔离和信号抑制。
在第三分支中，发射极跟随器晶体管152接收在第一分支中生成的基极节点G1，并且具有驱动参考Vrefp2的发射极，参考Vrefp2也是发射极跟随器晶体管154的集电极。基极节点G2驱动发射极跟随器晶体管154的基极。发射极跟随器晶体管154的发射极以低阻抗将大电流驱动到参考Vrefn2。尾电阻56使晶体管154的发射极偏置。
可以添加发射极跟随器晶体管162、164和尾电阻66的许多其它分支，每个分支都具有上发射极跟随器晶体管162，其基极接收G1，而其发射极将上参考Vrefpm驱动到一个或多个ADC通道。每个分支还具有下发射极跟随器晶体管164，其基极接收G2，而其发射极将下参考Vrefnm驱动到该ADC通道。
图11是NPN自偏置并行多通道的共源共栅A类差分参考缓冲器的示意图。与使用带隙参考发生器102不同，在自偏置分支中生成内部电压参考。
自偏置分支具有电流源70，电流源70连接到电源以驱动NPN晶体管172的集电极，晶体管172的基极和集电极连接在一起。当通过电流源70迫使电流通过晶体管172时，基极/集电极电压上升到大于发射极电压，从而打开晶体管172并在其基极/集电极节点G1上生成偏置电压。
晶体管172的发射极连接到晶体管174的集电极和基极，这也在其基极/集电极节点G2上生成下偏置电压。当电流流过自偏置分支时，晶体管174的发射极和地之间的尾电阻76由于电阻压降而生成发射极电压。
因此，基极节点G1、G2直接从自偏置分支中的晶体管172、174生成。然后，可以在第一分支中在发射极跟随器晶体管132的发射极生成Vrefp，而在发射极跟随器晶体管134的发射极通过流过尾电阻36的尾电流生成Vrefn。
发射极跟随器晶体管和尾电阻的其它并行分支生成其它参考对。在发射极跟随器晶体管152的发射极生成Vrefp2，而在发射极跟随器晶体管154的发射极生成Vrefn2。在发射极跟随器晶体管162的发射极生成Vrefpm，而在发射极跟随器晶体管164的发射极生成Vrefnm。
这种电路的优点和缺点与NMOS实现类似。在传统的BiCMOS技术中，可以实现源极跟随器的较低的输出阻抗。对于一些应用，NPN优于NMOS，因为对于相同的装置尺寸，增益gm更大，并且对于相同的电流和大小，可以使它的输出阻抗变得更小。对于NPN和NMOS可以设计相同的输出阻抗，但是对于给定的电流，NPN可能具有更小的装置大小。
图12示出了背景偏移和增益校正。由图2-11的电路所生成的上、下电压参考的不匹配导致的偏移和增益不匹配可通过对于每个ADC通道减去M个样本上的平均值来进行校正。ADC 290生成具有偏移和增益不匹配的数字输出D1。通过移动平均器280在M个样本上生成D1的移动平均值，并通过减法器286从D1中减去这个移动平均值。
通过移动均方根(RMS)发生器282在M个样本上生成D1的移动RMS，并通过除法器288将偏移校正后的数字输出D1除以这个移动rms，以便为通道1生成归一化的数字输出Y1。每个通道以类似的方式单独校正偏移和增益。在每M个样本之后更新它们。可使用移动RMS发生器282以时间交替式ADC方式来有效地对准或补偿参考电压不匹配。
图13示出了使用大电容来供应由共源共栅A类差分参考发生器刷新的参考电荷。在Vrefp和Vrefn之间添加大的储存电容303，以便为多于一个通道供应参考电荷。每个采样循环源极跟随器晶体管32、34刷新由ADC通道从储存电容303获得的电荷。储存电容303可以足够大以便为多个ADC通道供应电荷，从而消除对源极跟随器晶体管的多个分支的需要。然而，大的储存电容303的大小可以大于分支源极跟随器晶体管42、52、62、44、54、64...(图2)的总体大小，因此使用储存电容303可能比使用多个分支源极跟随器晶体管更昂贵。
备选实施例
本发明者还设想了若干个其它实施例。例如，可在诸如核心参考缓冲器和多个ADC通道之间添加电平移位器。提供给电源和地的电压电平可以移位，以使得将电源范围的共模或中间定义为带有正、负电源端子的地，其中负电源端子是之前的地电平。
诸如向上、向下、上、下等的术语是相对的，而不是要限制。例如，在一些备选实施例中，上电压可以是低于下电压的电压。
虽然描述了n-通道金属-氧化物-半导体场效应晶体管(MOSFET)和NPN双极晶体管以及p-通道和PNP晶体管，但是随着晶体管工艺技术的发展，可替换成其它种类的晶体管，如Fin场效应晶体管(FinFET)或结型FET(JFET)。
电流源可以近似为或实现为将栅极和漏极连接在一起的晶体管、或耗尽型晶体管或本地晶体管。诸如图4-6、图9、图11中的自偏置可能不如使用带隙参考电压那样精确，但是对于一些应用，只要最小栅极-源极电压Vg覆盖了最大模拟输入摆动Vinp-Vinn，该精度就足够了。
发射极跟随器可以视为是双极晶体管的一种源极跟随器配置。双极晶体管的基极可以视为是晶体管控制栅极，它通过基极控制集电极和发射极之间的通道中的电流传导。发射极大致等效于MOS晶体管的源极，而集电极可视为是漏极。
分支(每个分支生成一对电压参考)的数量可以变化，例如具有4个分支、8个分支、32个分支等。一种简单的系统可能只具有1个分支。来自晶体管32的Vrefp和来自晶体管34的Vrefn(图2)可以是即将用作下游负载装置中的电压参考的输出，或者它们可以是不输出的内部参考。晶体管32、34可视为是初始分支或分支0。具有并行分支和参考允许ADC在仍然以高速操作时避免ADC通道当中的串扰、干扰。
源极跟随器参考发生器的低输出阻抗减少了诸如ADC的下游负载装置中的串扰、反冲和信号依赖性。其可以支持更高的采样率，可实现ADC的低输出噪声以及小于一半LSB的纹波误差，还可以使用图2-11的源极跟随器电路来实现对电源波动的更小的依赖性和更高的电源抑制比(PSRR)。参考电压范围可以与核心ADC的电源范围匹配，支持低功耗和多通道实现。
可通过在Vrefp和Vrefn之间增加大的电容来进一步减小纹波误差。例如，可添加100pF的储存电容。
使用n-通道或NPN晶体管允许Vrefn接近于地。例如，可以与具有0.9v电源的ADC一起使用Vrefn＝0.25v和Vrefp＝0.75v。使用串联的p-通道和n-通道晶体管而不是图2的2个源极跟随器n-通道晶体管，不能实现这一点。对于p-通道或PNP晶体管，当ADC具有1v电源时，Vrefn可以是0.5v，并且Vrefp＝1.0伏。
对于前景和背景校准，用来平均的样本数M可能是不同的，并且甚至对于不同的电容比特-位置也可能不同，例如对较敏感的LSB具有较多的样本，而对于MSB则具有较少的样本。M也可能因为其它原因而不同，如变化的电压或温度条件。
在交替式ADC中，通道数N可以是二进制、非二进制、偶数或奇数。尽管详细示出了4通道交替，但是可替换成8-通道、7-通道、6-通道、16-通道、32-通道或N-通道交替式ADC。通道的交替顺序可改变。交替方式可能是嵌套的，或者可能在第1级的一个长循环。
虽然将交替式ADC描述为是使用生成的并行电压参考的负载装置，但是也可以使用其它负载装置，如DAC。
可在各种节点处增加额外的组件，如电阻、电容、电感、晶体管等，并且也可存在寄生组件。电路的启用和禁用可以用额外的晶体管或用其它方式来实现。为了隔离，可增加通栅晶体管或传输门。可添加反转或额外的缓冲。电容可并联连接在一起，以创造跨越若干个电容大小具有相同的边缘或周长效应的更大的电容。开关可以是n-通道晶体管、p-通道晶体管、或具有并联的n-通道和p-通道晶体管的传输门、或更复杂的电路(无源或有源、放大或非放大)。
ADC数字位的数量可以调整。例如，可使用15-位ADC，或使用8-位、6-位、22-位或18-位ADC。可对于不同的精度替换成不同的位数，并且位数可以固定或者可以可变。
本发明的背景技术部分可包含关于本发明的问题或环境的背景信息，而不是描述他人的现有技术。因此，在背景技术部分中包含素材并不意味着申请人承认现有技术。
本文中描述的任何方法或过程都是机器实现或计算机实现的，并且打算由机器、计算机或其它装置来执行，而不是打算在没有此类机器协助的情况下仅仅由人来执行。产生的有形结果可包括在诸如计算机监视器、投影装置、音频生成装置和相关媒体装置的显示装置上的报告或其它机器生成的显示，并且可包括同样由机器生成的硬拷贝打印输出。其它机器的计算机控制是另一种有形结果。
描述的任何优点和好处可能不适用于本发明的所有实施例。当在权利要求要素中记载了词语“部件”时，申请人希望该权利要求要素归入35 USC Sect.112第6段。通常，在词语“部件”之前有一个或多个词语的标签。在词语“部件”之前的这一个或多个词语是旨在易于引用权利要求要素而不是要传达结构限制的标签。此类部件加功能权利要求旨在不仅涵盖本文中描述的用于执行该功能的结构及其结构等效物，而且还涵盖等效结构。例如，尽管钉子和螺丝具有不同的结构，但是它们是等效结构，因为它们都执行紧固的功能。不使用词语“部件”的权利要求不打算归入35 USC Sect.112第6段。信号通常是电子信号，但是也可以是光学信号，如可通过光纤线路携带。
出于说明和描述的目的介绍了以上对本发明的实施例的描述。它不是要详尽或将本发明局限于公开的准确形式。鉴于以上教导，许多修改和变化都是可能的。希望本发明的范围不受本详细描述的限制，而是受本发明随附权利要求的限制。

Claims (20)

1.一种参考缓冲器，包括：
上源极跟随器晶体管，具有响应于上栅极节点将电流传导到第一节点的第一通道；
下源极跟随器晶体管，具有响应于下栅极节点将电流传导到第二节点的第二通道；
用于限制电流的尾装置；
在电源和地之间，所述上源极跟随器晶体管的所述第一通道、所述下源极跟随器晶体管的所述第二通道和所述尾装置的串联连接；
其中，所述上源极跟随器晶体管和所述下源极跟随器晶体管具有相同的晶体管类型和相同的晶体管极性；所述上源极跟随器晶体管按源极跟随器配置进行连接，所述第一节点的第一电压响应于所述上栅极节点而变化；所述下源极跟随器晶体管按所述源极跟随器配置进行连接，所述第二节点的第二电压响应于所述下栅极节点而变化；
用于在所述上栅极节点上生成上控制电压的第一控制发生器；
用于在所述下栅极节点上生成下控制电压的第二控制发生器；
多个并联的分支，每个分支用于生成上参考电压和下参考电压，每个分支包括：
分支上源极跟随器晶体管，其具有响应于所述上栅极节点上的所述上控制电压将电流传导到分支第一节点的分支第一通道；
分支下源极跟随器晶体管，其具有响应于所述下栅极节点上的所述下控制电压将电流传导到分支第二节点的分支第二通道；
用于限制所述分支内的电流的分支尾装置；和
在所述电源和所述地之间，所述分支上源极跟随器晶体管的所述分支第一通道、所述分支下源极跟随器晶体管的所述分支第二通道和所述分支尾装置的分支串联连接；
其中，所述分支上源极跟随器晶体管和所述分支下源极跟随器晶体管具有所述相同的晶体管类型和所述相同的晶体管极性；所述分支上源极跟随器晶体管按所述源极跟随器配置进行连接，所述分支第一节点具有响应于所述上控制电压而变化的所述上参考电压；所述分支下源极跟随器晶体管按所述源极跟随器配置进行连接，所述分支第二节点具有响应于所述下控制电压而变化的所述下参考电压；
由此，两个串联的源极跟随器晶体管为每个分支生成两个参考电压。
2.如权利要求1所述的参考缓冲器，其中，所述第一控制发生器包括：
第一运算放大器，所述第一运算放大器具有：以所述上控制电压驱动所述上栅极节点的输出；所述输出响应于施加到所述第一运算放大器的非反相输入端的第一带隙电压以及施加到所述第一运算放大器的反相输入端的所述第一节点；
所述第二控制发生器包括：
第二运算放大器，所述第二运算放大器具有：以所述下控制电压驱动所述下栅极节点的输出；所述输出响应于施加到所述第二运算放大器的非反相输入端的第二带隙电压以及施加到所述第二运算放大器的反相输入端的所述第二节点；
其中，所述第一带隙电压和所述第二带隙电压均由带隙参考发生器生成，所述带隙参考发生器使用带隙装置来生成与温度和电源电压波动无关的参考电压；
由此，对所述反相输入端的负反馈降低了生成的参考电压的输出阻抗。
3.如权利要求2所述的参考缓冲器，其中，所述上源极跟随器晶体管包括n-通道金属-氧化物-半导体场效应晶体管(MOSFET)，其漏极连接到所述电源，而其源极连接到所述第一节点；
所述下源极跟随器晶体管包括n-通道MOSFET，其漏极连接到所述第一节点，而其源极连接到所述第二节点；
所述尾装置连接在所述第二节点与所述地之间；
所述分支上源极跟随器晶体管包括n-通道MOSFET，其漏极连接到所述电源，而其源极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括n-通道MOSFET，其漏极连接到所述分支第一节点，而其源极连接到所述分支第二节点；
所述分支尾装置连接在所述分支第二节点与所述地之间。
4.如权利要求3所述的参考缓冲器，其中，所述尾装置和所述分支尾装置均包括电阻。
5.如权利要求3所述的参考缓冲器，其中，所述尾装置和所述分支尾装置均包括电流源。
6.如权利要求2所述的参考缓冲器，其中，所述上源极跟随器晶体管包括p-通道金属-氧化物-半导体场效应晶体管(MOSFET)，其漏极连接到所述第二节点，而其源极连接到所述第一节点；
所述下源极跟随器晶体管包括p-通道MOSFET，其漏极连接到所述地，而其源极连接到所述第二节点；
所述尾装置连接在所述第一节点与所述电源之间；
所述分支上源极跟随器晶体管包括p-通道MOSFET，其漏极连接到所述分支第二节点，而其源极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括p-通道MOSFET，其漏极连接到所述地，而其源极连接到所述分支第二节点；
所述分支尾装置连接在所述分支第一节点与所述电源之间。
7.如权利要求6所述的参考缓冲器，其中，所述尾装置和所述分支尾装置均包括电阻或电流源。
8.如权利要求2所述的参考缓冲器，其中，所述上源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述电源，而其发射极连接到所述第一节点；
所述下源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述第一节点，而其发射极连接到所述第二节点；
所述尾装置包括连接在所述第二节点与所述地之间的电阻；
所述分支上源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述电源，而其发射极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述分支第一节点，而其发射极连接到所述分支第二节点；
所述分支尾装置包括连接在所述分支第二节点与所述地之间的电阻。
9.如权利要求2所述的参考缓冲器，其中，所述上源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述第二节点，而其发射极连接到所述第一节点；
所述下源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述地，而其发射极连接到所述第二节点；
所述尾装置包括连接在所述第一节点与所述电源之间的电阻；
所述分支上源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述分支第二节点，而其发射极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述地，而其发射极连接到所述分支第二节点；
所述分支尾装置包括连接在所述分支第一节点与所述电源之间的电阻。
10.如权利要求1所述的参考缓冲器，其中，所述第一控制发生器包括：
第一自偏置晶体管，其栅极和漏极连接在一起并连接到所述上栅极节点以控制第一自偏置通道中的电流；
第二自偏置晶体管，其栅极和漏极连接在一起并连接到所述下栅极节点以控制第二自偏置通道中的电流；
用于限制电流的自偏置尾装置；
电流源；
所述电流源、所述第一自偏置通道、所述第二自偏置通道和所述自偏置尾装置串联连接在所述电源与所述地之间。
11.如权利要求10所述的参考缓冲器，其中，所述上源极跟随器晶体管包括n-通道金属-氧化物-半导体场效应晶体管(MOSFET)，其漏极连接到所述电源，而其源极连接到所述第一节点；
所述下源极跟随器晶体管包括n-通道MOSFET，其漏极连接到所述第一节点，而其源极连接到所述第二节点；
所述尾装置连接在所述第二节点与所述地之间；
所述分支上源极跟随器晶体管包括n-通道MOSFET，其漏极连接到所述电源，而其源极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括n-通道MOSFET，其漏极连接到所述第一分支节点，而其源极连接到所述分支第二节点；
所述分支尾装置连接在所述分支第二节点与所述地之间；
所述第一自偏置晶体管和所述第二自偏置晶体管均包括n-通道晶体管，所述第一自偏置晶体管的源极连接到所述第二自偏置晶体管的所述漏极。
12.如权利要求10所述的参考缓冲器，其中，所述上源极跟随器晶体管包括p-通道金属-氧化物-半导体场效应晶体管(MOSFET)，其漏极连接到所述第二节点，而其源极连接到所述第一节点；
所述下源极跟随器晶体管包括p-通道MOSFET，其漏极连接到所述地，而其源极连接到所述第二节点；
所述尾装置连接在所述第一节点与所述电源之间；
所述分支上源极跟随器晶体管包括p-通道MOSFET，其漏极连接到所述分支第二节点，而其源极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括p-通道MOSFET，其漏极连接到所述地，而其源极连接到所述分支第二节点；
所述分支尾装置连接在所述分支第一节点与所述电源之间；
所述第一自偏置晶体管和所述第二自偏置晶体管均包括p-道晶体管，所述第二自偏置晶体管的源极连接到所述第一自偏置晶体管的所述漏极。
13.如权利要求10所述的参考缓冲器，其中，所述上源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述电源，而其发射极连接到所述第一节点；
所述下源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述第一节点，而其发射极连接到所述第二节点；
所述尾装置包括连接在所述第二节点与所述地之间的电阻；
所述分支上源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述电源，而其发射极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括NPN双极晶体管，其集电极连接到所述分支第一节点，而其发射极连接到所述分支第二节点；
所述分支尾装置包括连接在所述分支第二节点与所述地之间的电阻；
所述第一自偏置晶体管和所述第二自偏置晶体管均包括NPN双极晶体管，每个NPN双极晶体管的基极和集电极连接在一起，所述第一自偏置晶体管的所述发射极连接到所述第二自偏置晶体管的所述集电极。
14.如权利要求10所述的参考缓冲器，其中，所述上源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述第二节点，而其发射极连接到所述第一节点；
所述下源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述地，而其发射极连接到所述第二节点；
所述尾装置包括连接在所述第一节点与所述电源之间的电阻；
所述分支上源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述分支第二节点，而其发射极连接到所述分支第一节点；
所述分支下源极跟随器晶体管包括PNP双极晶体管，其集电极连接到所述地，而其发射极连接到所述分支第二节点；
所述分支尾装置包括连接在所述分支第一节点与所述电源之间的电阻；
所述第一自偏置晶体管和所述第二自偏置晶体管均包括NPN双极晶体管，每个NPN双极晶体管的基极和集电极连接在一起，其中，所述第二自偏置晶体管的所述发射极连接到所述第一自偏置晶体管的所述集电极。
15.一种参考-电压缓冲器，包括：
用于接收由带隙参考发生器生成的第一带隙参考电压的第一带隙输入；
用于接收由带隙参考发生器生成的第二带隙参考电压的第二带隙输入；
第一运算放大器，具有连接到所述第一带隙输入的非反相输入端，具有连接到第一节点的反相输入端，并在第一控制节点上生成输出；
第一n-通道晶体管，其栅极连接到所述第一控制节点，其漏极连接到电源节点，而其源极连接到所述第一节点；
第二运算放大器，具有连接到所述第二带隙输入的非反相输入端，具有连接到第二节点的反相输入端，并在第二控制节点上生成输出；
第二n-通道晶体管，其栅极连接到所述第二控制节点，其漏极连接到所述第一节点，而其源极连接到所述第二节点；
将所述第二节点连接到接地节点的尾装置，所述尾装置是电阻或电流源；
多个分支，每个分支包括：
分支第一n-通道晶体管，其栅极连接到所述第一控制节点，其漏极连接到所述电源节点，而其源极连接到上参考-电压节点；
分支第二n-通道晶体管，其栅极连接到所述第二控制节点，其漏极连接到所述上参考-电压节点，而其源极连接到下参考-电压节点；和
将所述上参考-电压节点连接到所述接地节点的分支尾装置，所述分支尾装置是电阻或电流源；
其中，所述上参考-电压节点携带上参考电压以供负载装置的一部分使用，并且所述下参考-电压节点携带下参考电压以供所述负载装置的所述一部分使用。
16.如权利要求15所述的参考-电压缓冲器，其中，所述负载装置是具有多个并行操作的子-ADC的交替式模数转换器(ADC)，每个子-ADC用于将在不同时隙期间采样的模拟输入转换为所述时隙的数字值；
所述负载装置的所述一部分是子-ADC；
所述参考-电压缓冲器的所述多个分支各自将上参考电压和下参考电压驱动到子-ADC。
17.如权利要求16所述的参考-电压缓冲器，进一步包括：
所述负载装置的多个部分，每个部分包括：
多个加权电容；
所述多个加权电容的多个上开关，其中，所述多个上开关中的每个上开关接收所述上参考电压，并且能够将所述上参考电压切换到所述多个加权电容中的一个加权电容；
所述多个加权电容的多个下开关，其中，所述多个下开关中的每个下开关接收所述下参考电压，并且能够将所述下参考电压切换到所述多个加权电容中的一个加权电容。
18.如权利要求17所述的参考-电压缓冲器，其中，每个子-ADC进一步包括：
背景偏移校正器；对于来自所述子-ADC的一个通道，所述背景偏移校正器将所述数字值输出求平均以生成移动平均值，从所述数字值输出中减去所述移动平均值以生成经偏移校正的数字输出；
增益校正器，所述增益校正器为所述通道生成所述经偏移校正的数字输出的移动均方根。
19.一种参考发生器，包括：
连接在电源和第一控制节点之间的电流源；
第一控制NPN晶体管，其集电极和基极一起连接在所述第一控制节点处，而其发射极连接到第二控制节点；
第二控制NPN晶体管，其集电极和基极一起连接在所述第二控制节点处，而其发射极连接到尾节点；
连接在所述尾节点与地之间的尾电阻；
第一偏置-发生NPN晶体管，其集电极连接到所述电源，其基极连接到所述第一控制节点，而其发射极连接到第一上电压参考节点；
第二控制NPN晶体管，其集电极连接到所述第一上电压参考节点，其基极连接到所述第二控制节点，而其发射极连接到第一下电压参考节点；以及
连接在所述第一下电压参考节点与所述地之间的尾电阻；
连接在所述第一上电压参考节点与所述第二上电压参考节点之间的储存电容；
其中，所述第一上电压参考节点和所述第一下电压参考节点作为电压参考输出。
20.如权利要求19所述的参考发生器，进一步包括：
多个分支，每个分支包括：
分支上偏置-发生NPN晶体管，其集电极连接到所述电源，其基极连接到所述第一控制节点，而其发射极连接到分支上电压参考节点；
分支下偏置-发生NPN晶体管，其集电极连接到所述分支上电压参考节点，其基极连接所述第二控制节点，而其发射极连接分支下电压参考节点；和
连接在所述分支下电压参考节点与所述地之间的尾电阻；
其中，所述分支上电压参考节点和所述分支下电压参考节点作为所述多个分支中的每个分支的电压参考输出。
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