TW202110083A - 運算放大器的降電容方案 - Google Patents

Abstract

一種運算放大器，包含有一第一差動輸入對、一第一開關器及一第二開關器。該第一差動輸入對包含有一第一輸入電晶體及一第二輸入電晶體。該第一輸入電晶體具有一閘極端，其耦接於該運算放大器的一輸出端。該第二輸入電晶體具有一閘極端。該第一開關器耦接於該第一輸入電晶體的該閘極端及該第二輸入電晶體的該閘極端之間。該第二開關器耦接於該運算放大器的一第一輸入端及該第二輸入電晶體的該閘極端之間。

Description

運算放大器的降電容方案

本發明係指一種運算放大器，尤指一種可用於面板之源極驅動裝置的運算放大器。

運算放大器為類比積體電路（Analog Integrated Circuit，Analog IC）中常用的基本電路元件，類比積體電路可以是例如面板的源極驅動裝置或資料驅動裝置等。在高解析度和低偏移（意即資料電壓偏差小）的源極驅動積體電路之設計和應用下，習知的源極驅動電路中作為輸出緩衝器使用的運算放大器（下文簡稱為源極放大器（Source Operational Amplifier，S-OP））之單級設計的頻寬及速度皆已符合需求。然而，因輸入對的寄生電容過大，造成源極放大器的輸出速度產生瓶頸而無法提升，此瓶頸主要來自於數位類比轉換器（Digital-to-Analog Converter，DAC）輸出端至源極放大器輸入端產生的電阻電容延遲（RC delay）。

請參考第1圖，第1圖為一源極驅動電路10之示意圖。第1圖繪示伽瑪電壓（Gamma voltage）產生電路的輸出緩衝器至源極放大器（S-OP）之間的電路。伽瑪電壓產生電路的輸出緩衝器通常可由運算放大器來實現，因此又稱為輸入伽瑪運算放大器（Input Gamma Operational Amplifier，IGOP）。由輸入伽瑪運算放大器所產生的七個掐點電壓（tap voltage）Gamma1～Gamma7另經由伽瑪電阻的分壓而產生多個伽瑪電壓輸出至電阻階梯式數位類比轉換器（Resistor-ladder DAC，RDAC）。根據輸入影像資料（例如8位元或10位元的資料碼），電阻階梯式數位類比轉換器可從多個伽瑪電壓中選擇與輸入影像資料相對應的伽瑪電壓傳送至源極放大器的輸入端。電阻階梯式數位類比轉換器包括多個開關器，分別由對應於輸入影像資料的控制訊號所控制。當電阻階梯式數位類比轉換器進行電壓選擇時，其中的部分開關器開啟，一連串導通路徑所形成的阻抗（即Ron）加上源極放大器的差動輸入對之寄生電容和路徑上的寄生電容產生電阻電容充放電的時間延遲，此電阻電容時間延遲將嚴重限制住整個源極驅動積體電路系統在高解析度之下的訊號傳遞。

為了縮小從電阻階梯式數位類比轉換器至源極放大器輸入對之間的電路產生的時間延遲，較簡單的解決方法是降低電阻階梯式數位類比轉換器之開關器開啟的阻抗或減少電阻串中的電阻數目。然而，當電阻階梯式數位類比轉換器或電阻串簡化到極致時，則會隨著更高解析度的應用而產生更大的時間延遲。

請參考第2圖，第2圖繪示習知源極放大器的一輸入級電路200中的多個差動輸入對，多個差動輸入對可透過內插來產生更細緻的輸入資料電壓準位，以提升源極放大器所輸出的資料電壓解析度。舉例來說，若欲提供8位元的解析度，可使用6位元的數位類比轉換器搭配2位元的源極放大器。在例如一差動差分放大器（Differential Difference Amplifier，DDA）的範例結構中具有多個差動輸入對，每一差動輸入對由多顆金氧半場效電晶體（Metal Oxide Semiconductor Field-Effect Transistor，MOSFET）組成並耦接於多個電流源（接收偏置電壓VB），其中，不同差動輸入對可接收略為不同的輸入資料電壓（例如輸入資料電壓Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、Vin3-…等，如第2圖所示）以進行內插。當系統具有更高色彩解析度的需求，例如8位元到10位元或甚至12位元時，更低的資料電壓偏差也是必需的。然而，源極放大器之差動輸入對的面積急速上升，例如在差動差分放大器架構之下，當解析度提高2個位元時，差動輸入對的電路面積會以4倍的幅度增長（其寄生電容亦等比例增長），導致電阻階梯式數位類比轉換器之輸出端的寄生電容倍率性成長，致使源極放大器之輸入訊號延遲的情況加劇。

因此，本發明之主要目的即在於提供一種用於源極驅動裝置的運算放大器之降電容方案，以解決上述問題。

本發明的一實施例揭露一種運算放大器，其包含有一第一差動輸入對、一第一開關器及一第二開關器。該第一差動輸入對包含有一第一輸入電晶體及一第二輸入電晶體。該第一輸入電晶體具有一閘極端，其耦接於該運算放大器的一輸出端。該第二輸入電晶體具有一閘極端。該第一開關器耦接於該第一輸入電晶體的該閘極端及該第二輸入電晶體的該閘極端之間。該第二開關器耦接於該運算放大器的一第一輸入端及該第二輸入電晶體的該閘極端之間。

請參考第3圖，第3圖為本發明實施例一運算放大器的一輸入級電路300之示意圖。輸入級電路300可包含多組差動輸入對，第3圖繪示其中的三組差動輸入對DP1～DP3。差動輸入對DP1係由輸入電晶體MP1及MN1組成，其可藉由接收一電流源（由一電晶體MB1所構成）之電流供應來進行運作。差動輸入對DP2係由輸入電晶體MP2及MN2組成，其可藉由接收一電流源（由一電晶體MB2所構成）之電流供應來進行運作。差動輸入對DP3係由輸入電晶體MP3及MN3組成，其可藉由接收一電流源（由一電晶體MB3所構成）之電流供應來進行運作。透過一偏置電壓VB的接收，電晶體MB1～MB3可用來供應偏置電流（bias current）（或稱為尾電流（tail current））。在此例中，每一差動輸入對DP1～DP3均接收相同的偏置電流值I。與輸入級電路200類似，輸入級電路300的差動輸入對亦分別用來接收略為不同的輸入資料電壓Vin1+、Vin1-、Vin2+、Vin2-、Vin3+、Vin3-…等以進行內插，用來輸出具有更高解析度的所需電壓準位。

如第3圖所示，輸入級電路300另包含有：耦接於輸入電晶體MP2的閘極端及運算放大器的正輸入端（其用來接收輸入資料電壓Vin2+）之間的一開關器SW2A，耦接於輸入電晶體MP2的閘極端及輸入電晶體MN2的閘極端之間的一開關器SW2B，耦接於輸入電晶體MP3的閘極端及運算放大器的另一正輸入端（其用來接收輸入資料電壓Vin3+）之間的一開關器SW3A，以及耦接於輸入電晶體MP3的閘極端及輸入電晶體MN3的閘極端之間的一開關器SW3B。

若運算放大器作為源極驅動裝置的輸出緩衝器時（下文簡稱為源極放大器（Source Operational Amplifier，S-OP）），運算放大器耦接至伽瑪電壓（Gamma voltage）產生電路中的電阻階梯式數位類比轉換器（Resistor-ladder DAC，RDAC）。更明確來說，源極放大器的正輸入端耦接至電阻階梯式數位類比轉換器，而源極放大器的負輸入端則耦接至源極放大器的輸出端以形成緩衝器結構。第4圖繪示具有多個正輸入端及多個負輸入端的一源極放大器40的範例，其中，至少一正輸入端被設定為耦接至電阻階梯式數位類比轉換器的輸出端，而所有負輸入端皆耦接至源極放大器40本身的輸出端。

請回頭參考第3圖，輸入級電路300中的差動輸入對DP2及DP3可藉由開關器的控制而操作在二種不同的驅動模式。對於差動輸入對DP2來說，在一正常驅動模式（第一驅動模式）之下，開關器SW2A開啟而開關器SW2B關閉，使得輸入電晶體MP2的閘極端耦接至源極放大器的輸入端，以進一步耦接至電阻階梯式數位類比轉換器；在一升速驅動模式（第二驅動模式）之下，開關器SW2A關閉而開關器SW2B開啟，使得輸入電晶體MP2的閘極端耦接至輸入電晶體MN2的閘極端。此外，關於開關器SW3A及SW3B的運作方式類似於開關器SW2A及SW2B，可用以實現差動輸入對DP3的不同驅動模式，其相關操作不再贅述。

因此，在升速驅動模式之下，部分差動輸入對（即DP2及DP3）中的正端輸入電晶體的閘極端耦接至相對應負端輸入電晶體的閘極端，而這些差動輸入對中的正端輸入電晶體的閘極端與源極放大器的輸入端之間的連結則斷開。在這樣的配置之下，源極放大器中僅少數差動輸入對被啟用，而源極放大器中的差動輸入對的寄生電容可由源極放大器快速充放電。如此一來，電阻階梯式數位類比轉換器的輸出端之寄生電容可大幅降低，以減輕電阻電容延遲（RC delay）的現象。在第3圖及其後續實施例的圖示當中，省略未畫出差動輸入對的負輸入端與源極放大器的輸出端之間的連線，但本領域具通常知識者應了解，差動輸入對的負輸入端可共同耦接至輸出端以形成緩衝器結構，如第4圖所示的電路。

在一顯示線期間（display line period）（或稱為顯示輸出期間）內，一列新顯示資料被載入源極驅動裝置的運算放大器，使得大量的源極放大器同時切換為從電阻階梯式數位類比轉換器接收對應於新顯示資料的所選資料電壓。電阻階梯式數位類比轉換器所選擇的資料電壓係因畫素資料的變換而改變，因此源極放大器的輸入資料電壓經過顯示線期間的一段上升時間或下降時間之後到達穩態。其中，上升時間代表源極放大器的輸入資料電壓從目前的準位上升至較高準位的期間；下降時間代表源極放大器的輸入資料電壓從目前的準位下降至較低準位的期間。在此例中，開關器SW2A、SW2B、SW3A及SW3B可在一顯示線期間當中的源極放大器輸入資料電壓的上升時間或下降時間內操作在升速驅動模式。在源極放大器輸入資料電壓的上升時間及／或下降時間內，應控制較多組差動輸入對的正閘極端耦接至相對應的負閘極端。詳細來說，輸入級電路可配置僅一組或少數差動輸入對的正閘極端用來接收由電阻階梯式數位類比轉換器輸出的資料電壓，同時多數差動輸入對的正閘極端和負閘極端連接至源極放大器的輸出端（即回授端）。在第3圖的實施例中，在升速驅動模式之下，開關器SW2A及SW3A關閉而開關器SW2B及SW3B開啟，因此，正端輸入電晶體MP2及MP3的閘極端分別耦接至其對應負端輸入電晶體MN2及MN3的閘極端。斷開的開關器SW2A及SW3A可降低電阻階梯式數位類比轉換器輸出端的寄生電容，進而降低訊號傳遞的時間延遲。

另一方面，在正常驅動模式之下，所有差動輸入對DP1～DP3中的正端輸入電晶體的閘極端皆耦接至源極放大器的輸入端，以進一步耦接至電阻階梯式數位類比轉換器的相對應輸出端。舉例來說，當源極放大器的輸入資料電壓接近穩定（即接近其目標電壓值）之後，可開啟開關器SW2A及SW3A同時關閉開關器SW2B及SW3B，以進行正常驅動並控制源極放大器的輸出端到達正確的電壓值。

請繼續參考第4圖搭配第3圖所示，除了用來接收輸入資料電壓Vin1+的第一組差動輸入對（如DP1）以外，其它差動輸入對（如DP2、DP3…等）皆透過開關器的控制，以在不同驅動模式之下選擇耦接至相對應的輸入端或相對應的負閘極端。在正常驅動模式之下，所有耦接於正端輸入電晶體的閘極端與源極放大器40的輸入端之間的開關器皆開啟，而所有耦接於正端輸入電晶體的閘極端與負端輸入電晶體的閘極端之間的開關器皆關閉，因此正輸入端看到的整體電容（即C+）等於C1+C2+C3+…，其中，C1、C2、C3…分別代表各正端輸入電晶體的寄生電容。同時，負輸入端看到的整體電容（即C-）等於C1’+C2’+C3’+…，其中，C1’、C2’、C3’…分別代表各負端輸入電晶體的寄生電容。

在升速驅動模式之下，所有耦接於正端輸入電晶體的閘極端與負端輸入電晶體的閘極端之間的開關器皆開啟，而所有耦接於正端輸入電晶體的閘極端與源極放大器40的輸入端之間的開關器皆關閉，因此正輸入端看到的整體電容僅包含C1，而負輸入端看到的整體電容提升至C1’+C2’+C3’+…+C2+C3+…。由於負輸入端共同耦接至源極放大器40的輸出端，因此可利用源極放大器40本身強而有力的驅動能力對這些差動輸入對的寄生電容進行充放電。如此一來，位於電阻階梯式數位類比轉換器輸出端（其僅耦接於源極放大器40的一個或少數正輸入端）的寄生電容可大幅度下降。如第5圖所示，在升速驅動模式中，當電阻階梯式數位類比轉換器輸出端（或源極放大器40輸入端）的電容性負載降低的情況下，輸入資料電壓的上升時間及下降時間也隨之而縮短，代表電阻電容延遲減少。

值得注意的是，本發明不限於設定哪一組差動輸入對在升速驅動模式下耦接至輸入端。在一實施例中，輸入級電路中的每一開關器皆可彈性且獨立地進行控制，因此，可將任意數量的正端輸入電晶體耦接至輸入端。在一實施例中，在每一差動輸入對中（連同第一組差動輸入對），皆可在正端輸入電晶體的閘極端及負端輸入電晶體的閘極端之間設置一開關器，同時在正端輸入電晶體的閘極端及輸入端之間設置一開關器，使得不同差動輸入對可在不同時間耦接至輸入端。舉例來說，在每一顯示線期間當中，可選擇其中一組差動輸入對耦接至輸入端而其它差動輸入對以升速驅動模式的方式耦接，以降低輸入端的電容性負載。在每N段顯示線期間（意即N條連續的顯示線進行顯示或N組連續的資料電壓從源極放大器輸出）之後或每顯示N個連續影像框（image frame）之後，可改為選擇另一組差動輸入對耦接至輸入端。此實施方式之目的在於減輕或消除差動輸入對之間的製程不匹配造成的偏移。再者，亦可在一顯示線期間內設定由不同差動輸入對交替耦接至輸入端。

透過切換差動輸入對耦接方式來實現的降電容方案亦可套用於具有不同電路結構的輸入級電路。請參考第6圖，第6圖為本發明實施例一源極放大器的一輸入級電路600之示意圖。如第6圖所示，輸入級電路600包含有多組（x組）差動輸入對，其中部分（k組）差動輸入對設置有開關器而其它（x-k組）差動輸入對未設置開關器（其中k小於x）。因此，在輸入資料電壓改變的顯示線期間，可設定此（x-k）組差動輸入對操作於升速驅動模式，亦即，將此（x-k）組差動輸入對的正端輸入電晶體的閘極端耦接至相對應負端輸入電晶體的閘極端。當輸入資料電壓穩定後，可設定此（x-k）組差動輸入對操作於正常驅動模式，亦即，將此（x-k）組差動輸入對的正端輸入電晶體的閘極端耦接至相對應的輸入端。

由於負端輸入電晶體另耦接至源極放大器的輸出端，可藉由源極放大器本身的驅動能力對這些差動輸入對的寄生電容充放電。如此一來，在顯示線期間內，可降低耦接至電阻階梯式數位類比轉換器輸出端的正端輸入電晶體數量，使得電阻階梯式數位類比轉換器輸出端的寄生電容大幅降低，進而提高電阻階梯式數位類比轉換器輸出端的寄生電容的充放電速度，並降低電阻電容延遲。

請參考第7圖，第7圖為本發明實施例一源極放大器的一輸入級電路700之示意圖。第7圖繪示一差動輸入對包含有多組輸入電晶體對分別耦接至相同正輸入端的情況（皆用來接收輸入資料電壓Vin1+），其負閘極端則耦接至源極放大器的輸出端。在這些差動輸入對當中，n組輸入電晶體對（M=n）設置有開關器而k組輸入電晶體對（M=k）未設置開關器。因此，在輸入資料電壓改變的顯示線期間內，可設定此n組輸入電晶體對操作於升速驅動模式，其中，正端輸入電晶體的閘極端耦接至相對應負端輸入電晶體的閘極端。當輸入資料電壓穩定後，可設定此n組輸入電晶體對操作於正常驅動模式，其中，正端輸入電晶體的閘極端耦接至相對應的輸入端。在此例中，供應差動輸入對的電流值係以相同於輸入電晶體對數量的比例分配至各輸入電晶體對（即kI和nI）。

由於負端輸入電晶體另耦接至源極放大器的輸出端，可藉由源極放大器本身的驅動能力對這些輸入電晶體對的寄生電容充放電。如此一來，在顯示線期間內，僅存在部分輸入電晶體對耦接至電阻階梯式數位類比轉換器的輸出端，使得電阻階梯式數位類比轉換器輸出端的寄生電容大幅降低，進而提高電阻階梯式數位類比轉換器輸出端的寄生電容的充放電速度，並降低電阻電容延遲。

在上述實施例中，每一差動輸入對或每一輸入電晶體對皆用來接收相同的偏置電流值。本領域具通常知識者應了解，偏置電流或尾電流可任意設定。舉例來說，請參考第8圖，第8圖為本發明實施例一源極放大器的一輸入級電路800之示意圖。如第8圖所示，輸入級電路800的電路結構類似於輸入級電路300的電路結構，故功能相似的訊號或元件皆以相同符號表示。輸入級電路800與輸入級電路300之間的差異在於，在輸入級電路800中，每一差動輸入對DP1～DP3分別接收不同大小的偏置電流（即kI、nI及xI）。不同電流大小可藉由在差動輸入對DP1～DP3的電流源中設置不同數量的電晶體來實現（即M=k、M=n及M=x），不同電流值可作為用來進行內插以提高輸出資料電壓解析度的權重參數。在此例中，透過開關器SW2A、SW2B、SW3A及SW3B的控制，差動輸入對DP2及DP3可操作於正常驅動模式或升速驅動模式，其詳細操作方式可參見上述段落的說明，在此不贅述。

請參考第9圖，第9圖為本發明實施例一源極放大器的一輸入級電路900之示意圖。如第9圖所示，輸入級電路900包含有多組（x組）差動輸入對，而每一差動輸入對皆具有y組輸入電晶體對（即M=y）。在此x組差動輸入對當中，k組差動輸入對未設置開關器（其中k小於x），其它的（x-k）組差動輸入對當中，z組輸入電晶體對（M=z）設置有開關器而其它（y-z）組輸入電晶體對（M=y-z）未設置開關器（其中z小於y）。因此，在輸入資料電壓改變的顯示線期間，可設定此z組輸入電晶體對操作於升速驅動模式，其中，正端輸入電晶體的閘極端耦接至相對應負端輸入電晶體的閘極端。當輸入資料電壓穩定後，可設定此z組輸入電晶體對操作於正常驅動模式，其中，正端輸入電晶體的閘極端耦接至相對應的輸入端。

由於負端輸入電晶體另耦接至源極放大器的輸出端，可藉由源極放大器本身的驅動能力對這些差動輸入對的寄生電容充放電。如此一來，在顯示線期間內，僅存在部分輸入電晶體對耦接至電阻階梯式數位類比轉換器的輸出端，使得電阻階梯式數位類比轉換器輸出端的寄生電容大幅降低，進而提高電阻階梯式數位類比轉換器輸出端的寄生電容的充放電速度，並降低電阻電容延遲。

在第9圖的實施例中，每一電流源接收相同的偏置電壓VB，以在每一差動輸入對上產生相同的偏置電流值I。對於該（x-k）組差動輸入對而言，由於部分輸入電晶體對為具有開關器的設置方式而部分輸入電晶體對未設置開關器，因此，供應給差動輸入對的偏置電流值I亦可透過相同比例分配（即(y-z)/y*I及z/y*I），以和輸入電晶體對的數量對應。

值得注意的是，本發明之目的在於提供一種用於運算放大器的降電容方案。本領域具通常知識者當可據以進行修飾或變化，而不限於此。舉例來說，在上述實施例中，運算放大器可作為一源極放大器，用來接收來自於電阻階梯式數位類比轉換器的資料電壓。然而，本發明之差動輸入對不限於源極放大器中的差動輸入對，且運算放大器的前級亦不限於伽瑪電壓產生電路。實際上，本發明之運算放大器可廣泛應用於任何需要降低差動輸入對之寄生電容的情況，進而避免因被動元件、主動元件及訊號導線加上差動輸入對的寄生電容負載而產生過大的電阻電容延遲，或因前級電路的驅動能力不足所導致的迴轉率（slew rate）過慢的問題。只要將一或多組差動輸入對或輸入電晶體對切換為正閘極端耦接至相對應的負閘極端，並將正端輸入電晶體與輸入端隔離以降低前級輸出端的寄生電容，其相關的實施方式、操作方式及應用皆屬於本發明的範疇。

另外需注意的是，當正端輸入電晶體的閘極端與輸入端的連結斷開時，應將其耦接至相對應負端輸入電晶體的閘極端。更明確來說，本發明實施例之目的在於降低運算放大器輸入端及前級電路輸出端的寄生電容，將正端輸入電晶體的閘極端從輸入端斷開即可達到此目的。在此情況下，該閘極端可能為浮空狀態而未連接至任何節點，導致該閘極端的電壓無法預測。若正端輸入電晶體的閘極端電壓與運算放大器的目標輸出資料電壓準位差距較大的情況下，當差動輸入對回復到正常驅動模式且閘極端重新連接至輸入端時，可能發生電荷共享（charge sharing）的情況，造成運算放大器的輸入端及輸出端出現不正常的壓降或突波。因此，較佳地，在升速驅動模式下應將正端輸入電晶體的閘極端耦接至相對應負端輸入電晶體的閘極端，使得運算放大器的強大驅動能力能夠用來將輸入閘極端的電壓拉到目標電壓準位。

此外還需注意，控制差動輸入對之正閘極端與負閘極端短路的實施方式會降低源極放大器的充放電能力。舉例來說，在輸入級電路具有三組差動輸入對的實施例中，每一組差動輸入對均接收相同的偏置電流大小，若其中一組差動輸入對依正常方式耦接至輸入端而另外二組差動輸入對在升速驅動模式之下被設定為正端輸入電晶體及負端輸入電晶體的閘極端彼此相接。在此情況下，源極放大器的充放電能力會下降至原來的三分之一。

在一實施例中，可設定或調整差動輸入對的偏置電流以解決此問題。請參考第10A及10B圖，其為本發明實施例一源極放大器的一輸入級電路100之示意圖。輸入級電路100可包含多組差動輸入對，第10A及10B圖繪示其中的三組差動輸入對DP1～DP3。差動輸入對DP1係由輸入電晶體MP1及MN1組成，其在未設置開關器之下進行操作，其中，輸入電晶體MP1的閘極端耦接至源極放大器的輸入端而輸入電晶體MN1的閘極端耦接至源極放大器的輸出端（省略以簡化圖示）。差動輸入對DP2係由輸入電晶體MP2及MN2組成，差動輸入對DP3係由輸入電晶體MP3及MN3組成，差動輸入對DP2及DP3皆在設置有開關器的情況下進行操作，類似於第3圖中的開關器實施方式（省略以簡化圖示）。

此外，差動輸入對DP1可從一電流源接收電流供應，此電流源係由分別耦接於開關器SWB11及SWB12的電晶體CS11及CS12來實現，開關器SWB11及SWB12則分別由控制訊號S1及S2控制。電晶體CS11及CS12分別接收偏置電壓VB1及VB2，用以提供不同電流大小。差動輸入對DP2可從一電流源接收電流供應，此電流源係由分別耦接於開關器SWB21及SWB22的電晶體CS21及CS22來實現，開關器SWB21及SWB22則分別由控制訊號S1及S2控制。電晶體CS21及CS22分別接收偏置電壓VB1及VB3，用以提供不同電流大小。差動輸入對DP3可從一電流源接收電流供應，此電流源係由分別耦接於開關器SWB31及SWB32的電晶體CS31及CS32來實現，開關器SWB31及SWB32則分別由控制訊號S1及S2控制。電晶體CS31及CS32分別接收偏置電壓VB1及VB3，用以提供不同電流大小。

第10A圖繪示正常驅動模式，其中，每一差動輸入對DP1～DP3的正端輸入電晶體的閘極端皆耦接至相對應的輸入端。在正常驅動模式之下，受控於控制訊號S1的開關器SWB11、SWB21及SWB31開啟，使得電流源供應相同的偏置電流值I至差動輸入對DP1～DP3。

第10B圖繪示升速驅動模式，其中，差動輸入對DP2～DP3中的正端輸入電晶體的閘極端耦接至相對應負端輸入電晶體的閘極端。因此，只有差動輸入對DP1中的正端輸入電晶體的閘極端耦接至源極放大器的輸入端，以降低輸入端的寄生電容。在升速驅動模式之下，受控於控制訊號S2的開關器SWB12、SWB22及SWB32開啟，使得電流源供應不同的偏置電流值至差動輸入對DP1～DP3。在此例中，用於差動輸入對DP1的偏置電流值為I*(X+N)/X，而用於差動輸入對DP2及DP3的偏置電流值為I/X，其中，X及N為正整數。

因此，在升速驅動模式之下，差動輸入對DP2～DP3中二輸入電晶體的閘極端彼此相接，使得差動輸入對DP2～DP3的偏置電流或尾電流無法提供源極放大器所需的充放電能力，這是因為正端輸入電晶體及負端輸入電晶體的閘極端鎖定在相同電壓準位。換句話說，只有一組差動輸入對DP1可提供源極放大器充放電能力。在此情況下，可在升速驅動模式下提升差動輸入對DP1所接收的偏置電流大小，進而提供足夠的充放電能力。對應地，差動輸入對DP2及DP3所接收的偏置電流可降低為小於正常驅動模式下的數值。

值得注意的是，根據參數N及X來決定電流值的方式僅為一種範例。實際上，電流值可依任何可行的方式進行設定或調整，只要差動輸入對DP1在升速驅動模式下接收的偏置電流值大於正常驅動模式下接收的偏置電流值，即可在升速驅動操作中維持較高的充放電能力等級。在第10A及10B圖的實施例中，亦可藉由施加不同偏置電壓於電流源來實現不同的電流值。在另一實施例中，不同電流值亦可藉由在各電流源中使用不同數量的電晶體或改變電晶體大小來實現。

在另一實施例中，亦可在負閘極端與正閘極端互相耦接的情況下，在正端輸入電晶體的閘極端及負端輸入電晶體的閘極端之間施加一電壓差，以解決正負閘極端相接所造成的充放電能力下降的問題。

請參考第11圖，第11圖為本發明實施例一源極驅動電路110之示意圖。如第11圖所示，源極驅動電路110類似於第1圖中的源極驅動電路10，故功能相似的訊號或元件皆以相同符號表示。源極驅動電路110與源極驅動電路10之間的差異在於，源極驅動電路110另包含一降電容電路1102，其耦接於電阻階梯式數位類比轉換器及源極放大器之間。

第12圖繪示降電容電路1102的範例示意圖，其中，一源極放大器另繪示於第12圖以方便說明。如第12圖所示，源極放大器包含有N個正輸入端P_1～P_N、N個負輸入端N_1～N_N、以及一輸出端。正輸入端P_1～P_N透過降電容電路1102耦接至電阻階梯式數位類比轉換器，而負輸入端N_1～N_N透過降電容電路1102耦接至源極放大器的輸出端。降電容電路1102包含有多個開關器及鉗位裝置，其中，開關器用來控制源極放大器的正輸入端P_1～P_N耦接至電阻階梯式數位類比轉換器或耦接至源極放大器中相對應的負輸入端N_1～N_N，而鉗位裝置的作用為，在正輸入端P_1～P_N及其對應的負輸入端N_1～N_N之間產生電壓差∆V。

值得注意的是，降電容電路1102中開關器的運作方式類似於前述實施例中源極放大器的輸入級電路之開關器。為方便說明，第12圖將開關器包含在降電容電路1102中，而降電容電路1102作為獨立於源極放大器的模組，在此情形下，源極放大器僅包含多個差動輸入對，因此第12圖所示的正輸入端P_1～P_N及負輸入端N_1～N_N分別代表各差動輸入對中的正端輸入電晶體的閘極端及負端輸入電晶體的閘極端。在另一實施例中，降電容電路1102亦可整合於源極放大器或輸入級電路中，考量降電容電路1102整合於源極放大器的情況，降電容電路1102中耦接至電阻階梯式數位類比轉換器之節點可視為源極放大器的輸入端。

第12圖繪示源極放大器具有N組差動輸入對，其中僅一組差動輸入對未設置開關器而其它差動輸入對皆設置有開關器（即耦接至降電容電路1102中的開關器）。詳細來說，對於第1組差動輸入對而言，正輸入端P_1耦接至電阻階梯式數位類比轉換器以接收輸入資料電壓Vin1+，負輸入端N_1耦接至源極放大器的輸出端。對於其它差動輸入對而言，負輸入端N_2～N_N共同耦接至源極放大器的輸出端，而正輸入端P_2～P_N可選擇耦接至電阻階梯式數位類比轉換器（用來接收輸入資料電壓Vin2+、Vin3+、…VinN+）或耦接至相對應的負輸入端N_2～N_N。

更明確來說，在降電容電路1102的開關器設置之下，每一正輸入端P_2～P_N皆可透過一開關器耦接至電阻階梯式數位類比轉換器。負輸入端N_2～N_N則彼此相接，再透過一開關器共同耦接至源極放大器的輸出端。除此之外，正輸入端P_2～P_(N-1)可分別透過一開關器耦接至正輸入端P_N，正輸入端P_N另透過一開關器耦接至源極放大器的輸出端，並透過二條路徑耦接至負輸入端N_2～N_N的共同節點，此二條路徑各自包含有一開關器及一鉗位裝置CD1或CD2。在其中一條路徑上，鉗位裝置CD1可形成一電壓差∆V使得正輸入端P_2～P_N的電壓大於負輸入端N_2～N_N的電壓；在另一條路徑上，鉗位裝置CD2可形成一電壓差∆V使得負輸入端N_2～N_N的電壓大於正輸入端P_2～P_N的電壓，如第12圖所示。

因此，在顯示線期間內，可設定降電容電路1102操作於升速驅動模式，亦即，耦接於正輸入端P_2～P_N及負輸入端N_2～N_N之間的開關器開啟，而耦接於正輸入端P_2～P_N及電阻階梯式數位類比轉換器之間的開關器關閉。在此情況下，僅正輸入端P_1貢獻寄生電容於電阻階梯式數位類比轉換器的輸出端，使得電阻階梯式數位類比轉換器具有較低的電容性負載。在其它期間，降電容電路1102則操作於正常驅動模式，亦即，耦接於正輸入端P_2～P_N及電阻階梯式數位類比轉換器之間的開關器開啟，而耦接於正輸入端P_2～P_N及負輸入端N_2～N_N之間的開關器關閉。

第13A及13B圖繪示顯示線期間內降電容電路1102的詳細運作方式。詳細來說，第13A圖繪示顯示線期間內的輸入資料電壓之上升時間；第13B圖繪示顯示線期間內的輸入資料電壓之下降時間。降電容電路1102可接收控制訊號，其可在每一段上升時間及下降時間內控制相對應的開關器開啟或關閉。

如第13A圖所示，在輸入資料電壓之上升時間，耦接於鉗位裝置CD1的開關器以及耦接於正輸入端P_2～P_N及輸出端之間的開關器開啟。在此情況下，通過開啟的開關器，一電流可從源極放大器的輸出端通過正輸入端P_2～P_N而流至負輸入端N_2～N_N。在刻意施加正電壓差於正輸入端P_2～P_N及負輸入端N_2～N_N之間的情況下（即正輸入端P_2～P_N的電壓大於負輸入端N_2～N_N的電壓），源極放大器可具有較高的驅動能力，以在上升時間對輸出端進行充電。

如第13B圖所示，在輸入資料電壓之下降時間，耦接於鉗位裝置CD2的開關器以及耦接於負輸入端N_2～N_N及輸出端之間的開關器開啟。在此情況下，通過開啟的開關器，一電流可從源極放大器的輸出端通過負輸入端N_2～N_N而流至正輸入端P_2～P_N。在刻意施加負電壓差於正輸入端P_2～P_N及負輸入端N_2～N_N之間的情況下（即正輸入端P_2～P_N的電壓小於負輸入端N_2～N_N的電壓），源極放大器可具有較高的驅動能力，以在下降時間對輸出端進行放電。

因此，在輸入資料電壓的上升時間或下降時間內，即使部分差動輸入對未用來接收輸入資料電壓，源極放大器的跨導（transconductance）及迴轉率仍可維持在良好的水平。如此一來，可降低電阻階梯式數位類比轉換器輸出端的寄生電容，同時維持源極放大器的充放電能力，可大幅減少電阻電容延遲的問題並改善系統的整體輸出迴轉率（上升／下降時間）。

第14圖繪示降電容電路1102的一種實際電路圖，降電容電路1102可用於具有3個正輸入端P_1～P_3及3個負輸入端N_1～N_3（即3組差動輸入對）的源極放大器。需注意的是，每一開關器皆可由一N型金氧半場效電晶體（N-type Metal Oxide Semiconductor Transistor，NMOS Transistor）及一P型金氧半場效電晶體（P-type Metal Oxide Semiconductor Transistor，PMOS Transistor）所組成的傳輸閘來實現，且每一鉗位裝置CD1及CD2可由一二極體或二極體形式的電晶體（diode-connected transistor）來實現，二極體或二極體形式的電晶體可形成約等於0.7V的電壓差。第15圖為第14圖中的降電容電路1102的相關控制訊號之波形圖。如第15圖所示，在上升時間及下降時間內，控制訊號RF_CK及RF_CK’可用來啟動升速驅動模式，控制訊號R_N及R_P在上升時間開啟對應的開關器，而控制訊號F_N及F_P在下降時間開啟對應的開關器。

綜上所述，本發明實施例提供了一種用於運算放大器的降電容方案，此降電容方案可實現於運算放大器的輸入級電路，或實現於耦接於運算放大器輸入端的降電容電路。在一實施例中，運算放大器可作為一輸出緩衝器，如源極驅動裝置中的源極放大器。透過降電容方案，可將一開關器耦接於差動輸入對的正端輸入電晶體的閘極端及其對應的輸入端之間，另一開關器耦接於正端輸入電晶體的閘極端及其對應的負端輸入電晶體的閘極端之間。因此，可選擇將正端輸入電晶體的閘極端耦接至輸入端以接收一輸入資料電壓（即正常驅動模式），或耦接至負端輸入電晶體的閘極端以降低正輸入端的寄生電容（即升速驅動模式）。在一實施例中，升速驅動模式可在運算放大器的輸入資料電壓改變的顯示線期間內進行。如此一來，在顯示線期間內，僅存在一組或少數差動輸入對耦接至前級的輸出端，可大幅減少寄生電容，進而降低電阻電容延遲並改善訊號傳遞的效能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10, 110:源極驅動電路 S-OP, 40:源極放大器 IGOP:輸入伽瑪運算放大器 Gamma1～Gamma7:掐點電壓 RDAC:電阻階梯式數位類比轉換器 Ron:阻抗 200, 300, 600, 800, 900, 100:輸入級電路 VB, VB1～VB3:偏置電壓 Vin1+, Vin1-, Vin2+, Vin2-, Vin3+, Vin3-, Vink+, Vink-, Vin(k+1)+, Vin(k-1)-, Vinx+, Vinx-, VinN+, VinN-:輸入資料電壓 DP1～DP3:差動輸入對 MP1～MP3, MN1～MN3:輸入電晶體 MB1～MB3, CS11, CS12, CS21, CS22, CS31, CS32:電晶體 SW2A, SW2B, SW3A, SW3B, SWB11, SWB12, SWB21, SWB22, SWB31, SWB32:開關器 I:偏置電流值 C+:正輸入端電容 C-:負輸入端電容 S1, S2, RF_CK, RF_CK’, R_N, R_P, F_N, F_P:控制訊號 1102:降電容電路 P_1～P_N:正輸入端 N_1～N_N:負輸入端 ∆V:電壓差 CD1, CD2:鉗位裝置

第1圖為一源極驅動電路之示意圖。 第2圖繪示習知源極放大器的一輸入級電路中的多個差動輸入對。 第3圖為本發明實施例一運算放大器的輸入級電路之示意圖。 第4圖繪示具有多個正輸入端及多個負輸入端的一源極放大器的範例。 第5圖為正常驅動模式和升速驅動模式之下的電壓切換之示意圖。 第6～9圖為本發明實施例一源極放大器的一輸入級電路之示意圖。 第10A及10B圖為本發明實施例一源極放大器的輸入級電路之示意圖。 第11圖為本發明實施例一源極驅動電路之示意圖。 第12圖繪示第11圖中的降電容電路的範例示意圖。 第13A及13B圖繪示顯示線期間內降電容電路的詳細運作方式。 第14圖繪示降電容電路的一種實際電路圖。 第15圖為降電容電路的相關控制訊號之波形圖。

300:輸入級電路

VB:偏置電壓

Vin1+,Vin1-,Vin2+,Vin2-,Vin3+,Vin3-:輸入資料電壓

DP1~DP3:差動輸入對

MP1~MP3,MN1~MN3:輸入電晶體

MB1~MB3:電晶體

SW2A,SW2B,SW3A,SW3B:開關器

I:偏置電流值

Claims (15)

1. 一種運算放大器，包含有： 一第一差動輸入對，包含有： 一第一輸入電晶體，具有一閘極端，其耦接於該運算放大器的一輸出端；以及 一第二輸入電晶體，具有一閘極端； 一第一開關器，耦接於該第一輸入電晶體的該閘極端及該第二輸入電晶體的該閘極端之間；以及 一第二開關器，耦接於該運算放大器的一第一輸入端及該第二輸入電晶體的該閘極端之間。
2. 如請求項1所述之運算放大器，其中在一第一驅動模式之下，該第一開關器關閉而該第二開關器開啟，且在一第二驅動模式之下，該第一開關器開啟而該第二開關器關閉。
3. 如請求項2所述之運算放大器，其中在該第一驅動模式之下，該第二輸入電晶體的該閘極端耦接至該運算放大器的該第一輸入端，且在該第二驅動模式之下，該第二輸入電晶體的該閘極端耦接至該第一輸入電晶體的該閘極端。
4. 如請求項2所述之運算放大器，其中該第一開關器及該第二開關器在一顯示線期間（display line period）內的一上升時間及一下降時間當中至少一者之內操作於該第二驅動模式。
5. 如請求項1所述之運算放大器，其中該第一差動輸入對另包含有： 一第三輸入電晶體，具有一閘極端，其耦接於該運算放大器的該輸出端；以及 一第四輸入電晶體，具有一閘極端，其耦接於該運算放大器的該第一輸入端。
6. 如請求項1所述之運算放大器，另包含一第二差動輸入對，該第二差動輸入對包含有： 一第五輸入電晶體，具有一閘極端，其耦接於該運算放大器的該輸出端；以及 一第六輸入電晶體，具有一閘極端，其耦接於該運算放大器的一第二輸入端。
7. 如請求項1所述之運算放大器，另包含一第三差動輸入對，該第三差動輸入對包含有： 一第七輸入電晶體，具有一閘極端，其耦接於該運算放大器的該輸出端；以及 一第八輸入電晶體，具有一閘極端； 其中，該運算放大器另包含有： 一第三開關器，耦接於該第七輸入電晶體的該閘極端及該第八輸入電晶體的該閘極端之間；以及 一第四開關器，耦接於該運算放大器的一第三輸入端及該第八輸入電晶體的該閘極端之間。
8. 如請求項1所述之運算放大器，其中當該第二輸入電晶體的該閘極端耦接至該運算放大器的該第一輸入端時，該第一差動輸入對用來接收一第一偏置電流，而當該第二輸入電晶體的該閘極端耦接至該第一輸入電晶體的該閘極端時，該第一差動輸入對用來接收一第二偏置電流； 其中，該第一偏置電流的數值大於該第二偏置電流的數值。
9. 如請求項8所述之運算放大器，另包含有一第四差動輸入對，該第四差動輸入對耦接於該運算放大器的一第四輸入端，其中，當該第二輸入電晶體的該閘極端耦接至該運算放大器的該第一輸入端時，該第四差動輸入對用來接收一第三偏置電流，而當該第二輸入電晶體的該閘極端耦接至該第一輸入電晶體的該閘極端時，該第四差動輸入對用來接收一第四偏置電流； 其中，該第四偏置電流的數值大於該第三偏置電流的數值。
10. 如請求項1所述之運算放大器，其中該第二輸入電晶體的該閘極端耦接至該第一輸入電晶體的該閘極端，且該第二輸入電晶體的該閘極端與該第一輸入電晶體的該閘極端之間具有一電壓差。
11. 如請求項10所述之運算放大器，其中該第二輸入電晶體的該閘極端係透過一鉗位裝置耦接至該第一輸入電晶體的該閘極端。
12. 如請求項11所述之運算放大器，其中該鉗位裝置包含有一二極體或二極體形式的電晶體（diode-connected transistor）。
13. 如請求項11所述之運算放大器，其中該鉗位裝置用來在該第二輸入電晶體的該閘極端與該第一輸入電晶體的該閘極端之間形成該電壓差。
14. 如請求項1所述之運算放大器，其中該運算放大器為一源極驅動裝置的一輸出緩衝器。
15. 如請求項14所述之運算放大器，其中該第一差動輸入對耦接於用於該源極驅動裝置的一伽瑪電壓（Gamma voltage）產生電路中的一電阻階梯式數位類比轉換器（Resistor-ladder Digital-to-Analog Converter，RDAC）。

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