TW201325099A - 電壓求和緩衝器、數位類比轉換器，及包含其之顯示裝置之源極驅動器 - Google Patents

電壓求和緩衝器、數位類比轉換器，及包含其之顯示裝置之源極驅動器 Download PDF

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Abstract

一種數位類比轉換器包含一第一解碼器、一第二解碼器及一電壓求和緩衝器。該第一解碼器接收一數位信號之上部位元及上部參考電壓以輸出對應於該等上部位元的一上部電壓。該第二解碼器經組態以接收該數位信號之下部位元及下部參考電壓以輸出對應於該等下部位元的一下部差分電壓。該電壓求和緩衝器基於該上部電壓及該下部差分電壓產生一輸出電壓，使得該輸出電壓對應於包含該等上部位元及該等下部位元的該數位信號。

Description

電壓求和緩衝器、數位類比轉換器，及包含其之顯示裝置之源極驅動器
實例實施例大體係關於半導體裝置，且更特定言之係關於電壓求和緩衝器、包含電壓求和緩衝器之數位類比轉換器，及包含數位類比轉換器之顯示裝置的源極驅動器。
本申請案根據35 U.S.C.§ 119主張2011年12月1日在韓國智慧財產局(KIPO)申請且題為「電壓求和緩衝器、數位類比轉換器，及包含其之顯示裝置之源極驅動器」之韓國專利申請案第10-2011-0127724號的優先權，該案之全部內容為所有目的以引用的方式併入本文中。
數位類比轉換器可用於各種裝置及系統中以將數位信號轉換為類比信號。舉例而言，驅動顯示裝置之驅動積體電路可使用對應於顯示面板之源極線(亦即，資料線或行線)之數目的相對大量的數位類比轉換器。隨著顯示裝置之解析度增加，電壓線之數目可增加以將參考電壓提供至數位類比轉換器。另外，隨著數位信號之位元數目增加以增強待藉由顯示裝置顯示之影像的品質，藉由數位類比轉換器中之解碼器或通過傳送邏輯(pass transfer logic)所佔據的面積可按指數規律增加。
實施例係針對一種數位類比轉換器，其包含：一第一解碼器，其經組態以接收一數位信號之上部位元及上部參考電壓以輸出對應於該等上部位元的一上部電壓；一第二解 碼器，其經組態以接收該數位信號之下部位元及下部參考電壓以輸出對應於該等下部位元的一下部差分電壓；及一電壓求和緩衝器，其經組態以基於該上部電壓及該下部差分電壓產生一輸出電壓，該輸出電壓對應於包含該等上部位元及該等下部位元的該數位信號。
該第一解碼器可回應於該等上部位元而選擇該等上部參考電壓中之一者以輸出該所選擇上部參考電壓作為該上部電壓，且該第二解碼器可回應於該等下部位元而在該等下部參考電壓當中選擇一正電壓及一負電壓以輸出該正電壓及該負電壓作為該下部差分電壓。
該第一解碼器可在該等上部位元為全0時自該等上部參考電壓當中選擇一最低電壓，且該第二解碼器可在該等下部位元之一最高有效位元為0時自該等下部參考電壓當中選擇一最大電壓。
該數位類比轉換器可進一步包含：一上部參考電壓產生器，其經組態以關於n個上部位元產生2n個上部參考電壓，n為一正整數，該2n個上部參考電壓均勻地間隔一第一電壓量；及一下部參考電壓產生器，其經組態以關於m個下部位元產生2n-1+1個下部參考電壓，m為一正整數，該2n-1+1個下部參考電壓均勻地間隔小於該第一電壓量的一第二電壓量。
該下部差分電壓可隨著該等下部位元之一值增加1而自-Vgm/2順序地增加Vgl至Vgm/2，Vgm為該第一電壓量且Vgl為該第二電壓量。
該第二解碼器可包含：一多工器，其經組態以回應於該等下部位元之一最高有效位元而在該等下部參考電壓當中選擇一最大電壓或一最小電壓，以輸出該所選擇電壓作為該下部差分電壓的該負電壓；及一通過電晶體邏輯，其經組態以回應於該等下部位元之剩餘位元而選擇該等下部參考電壓中之一者，該等剩餘位元為除該等下部位元之該最高有效位元以外的下部位元，以輸出該所選擇電壓作為該下部差分電壓的該正電壓。
該電壓求和緩衝器可包含：一第一差分放大器，其經組態以接收該輸出電壓作為回饋且接收該上部電壓，該回饋輸出電壓及該上部電壓被接收作為一第一差分輸入，以產生至一求和節點對的一第一差分電流；一第二差分放大器，其經組態以接收該下部差分電壓之該正電壓及該負電壓作為一第二差分輸入，以產生至該求和節點對的一第二差分電流；及一輸出緩衝器，其經組態以基於該求和節點對之至少一節點之一電壓或一電流產生該輸出電壓。
該第一差分放大器之一跨導可實質上等於該第二差分放大器的一跨導。
該電壓求和緩衝器可進一步包含一第三差分放大器，該第三差分放大器經組態以接收一第二差分輸入電壓之第一電壓及第二電壓作為一第三差分輸入以產生至該求和節點對的一第三差分電流。
該電壓求和緩衝器可包含：一P型差分放大器，其耦接於一第一電源供應電壓與一第一求和節點對之間，該P型 差分放大器經組態以接收該輸出電壓作為回饋且接收該上部電壓，該回饋輸出電壓及該上部電壓被接收作為一第一差分輸入，以產生至該第一求和節點對的一第一差分電流，該P型差分放大器經組態以接收該下部差分電壓之該正電壓及該負電壓作為一第二差分輸入以產生至該第一求和節點對的一第二差分電流；一N型差分放大器，其耦接於一第二電源供應電壓與一第二求和節點對之間，該N型差分放大器經組態以接收該輸出電壓作為回饋且接收該上部電壓，該回饋輸出電壓及該上部電壓被接收作為一第三差分輸入，以產生至該第二求和節點對的一第三差分電流，該N型差分放大器經組態以接收該下部差分電壓作為一第四差分輸入以產生至該第二求和節點對的一第四差分電流；及一輸出緩衝器，其經組態以基於在該第一求和節點對處之一源流差分電流(sourcing differential current)及在該第二求和節點處之一汲入差分電流(sinking differential current)產生該輸出電壓。
該P型差分放大器可回應於一開關信號而啟用，且該N型差分放大器可回應於該開關信號的一反相信號而啟用，該開關信號係在該等上部位元之一值小於該等上部位元的一中心值時啟動。
實施例亦針對一種電壓求和緩衝器，其包含：一第一差分放大器，其經組態以接收一輸出電壓及一單端輸入電壓作為一第一差分輸入以產生至一求和節點對的一第一差分電流；一第二差分放大器，其經組態以接收一第一差分輸 入電壓之第一電壓及第二電壓作為一第二差分輸入以產生至該求和節點對的一第二差分電流；及一輸出緩衝器，其經組態以基於該求和節點對中之一者處的一電壓或一電流產生該輸出電壓。
該第一差分輸入電壓可具有用於補償該單端輸入電壓之一偏移的一位準。
該電壓求和緩衝器可進一步包含一第三差分放大器，該第三差分放大器經組態以接收一第二差分輸入電壓之第一電壓及第二電壓作為一第三差分輸入以產生至該求和節點對的一第三差分電流。
實施例亦針對一種一顯示裝置之源極驅動器，該源極驅動器包含：一參考電壓產生器，其經組態以產生上部參考電壓及下部參考電壓；及複數個數位類比轉換器，其經組態以分別將複數個數位信號轉換為複數個輸出電壓。每一數位類比轉換器可包含：一第一解碼器，其經組態以接收每一數位信號之上部位元及該等上部參考電壓以輸出對應於該等上部位元的一上部電壓；一第二解碼器，其經組態以接收每一數位信號之下部位元及該等下部參考電壓以輸出對應於該等下部位元的一下部差分電壓；及一電壓求和緩衝器，其經組態以基於該上部電壓及該下部差分電壓產生該複數個輸出電壓中的每一輸出電壓，該複數個輸出電壓中之每一輸出電壓對應於包含該等上部位元及該等下部位元的該複數個數位信號中之該等數位信號中的一者。
該參考電壓產生器可包含：一上部參考電壓產生器，其 經組態以關於n個上部位元產生2n個上部參考電壓，n為一正整數，該2n個上部參考電壓均勻地間隔一第一電壓量；及一下部參考電壓產生器，其經組態以關於m個下部位元產生2n-1+1個下部參考電壓，m為一正整數，該2n-1+1個下部參考電壓均勻地間隔小於該第一電壓量的一第二電壓量。
該源極驅動器可進一步包含：一伽瑪校正電路，其經組態以接收一串列資料信號且對該串列資料信號執行一伽瑪校正以輸出一經校正串列資料信號；及一鎖存電路，其經組態以順序地鎖存該經校正串列資料信號且對鎖存值解串列化，以產生提供至該等數位類比轉換器的該複數個數位信號。
實施例亦針對一種顯示裝置，其包含根據一實施例之源極驅動器。
該顯示裝置可進一步包含一閘極驅動器。該閘極驅動器可經組態以驅動一顯示面板之列線，且該源極驅動器可經組態以驅動該顯示面板的行線。
該顯示面板可包含複數個像素，該等像素係按一矩陣配置，每一像素包含至少一電晶體，該至少一電晶體之一閘極耦接至一列線且其一電極耦接至一行線，且一串列資料信號可提供至該源極驅動器，該串列資料信號係藉由該源極驅動器轉換，該源極驅動器將類比輸出電壓輸出至該等行線以便顯示對應於該串列資料信號的影像。
藉由參看所附圖式詳細描述實例實施例，特徵將對熟習此項技術者變得顯而易見。
下文現將參看隨附圖式更全面地描述實例實施例；然而，該等實例實施例可按不同形式體現，且不應解釋為限於本文所闡述之實施例。實情為，提供此等實施例，使得本發明將為詳盡且完整的，且將向熟習此項技術者充分傳達本發明之範疇。
在圖式中，為說明之清晰起見，可誇示層及區域之尺寸。遍及全文，相似參考數字指代相似元件。
應理解，儘管術語第一、第二、第三等可在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語用以區分一元件與另一元件。因此，在不脫離本發明性概念之教示的情況下，下文所論述之第一元件可稱為第二元件。如本文所使用，術語「及/或」包含相關聯之所列出項目中之一或多者的任何及所有組合。
應理解，當一元件被稱為「連接」或「耦接」至另一元件時，該元件可直接連接或耦接至另一元件，或可存在介入元件。對比而言，當一元件被稱為「直接連接」或「直接耦接」至另一元件時，不存在介入元件。用以描述元件之間的關係之其他詞應按相似型式解譯(例如，「在…之間」對「直接在…之間」、「鄰近」對「直接鄰近」等)。
本文所使用之術語僅用於描述特定實例實施例之目的且不欲限制本發明性概念。如本文所使用，單數形式「一」及「該」意欲亦包含複數形式，除非上下文清楚地另外指 示。應進一步理解，術語「包括」在於本說明書中使用時指定所述特徵、整體、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組之存在或添加。
除非另外定義，否則本文所使用之所有術語(包含技術以及科學術語)具有與藉由一般熟習本發明性概念所屬之技術者通常理解之含義相同的含義。應進一步理解，術語(諸如，在常用詞典中所定義之術語)應解譯為具有與其在相關技術之背景中之含義一致的含義，且將不以理想化或過度正式之意義解譯，除非本文明確地如此定義。
圖1說明根據實例實施例之數位類比轉換器的方塊圖。
參看圖1，數位類比轉換器1000可包含解碼器電路100及電壓求和緩衝器(VSB)300。解碼器電路100可包含第一解碼器130及第二解碼器160。
在圖1中所示之實例實施例中，第一解碼器130接收數位信號DI之上部位元MSB及上部參考電壓VREFM，以輸出對應於上部位元MSB的上部電壓VM。第二解碼器160接收數位信號DI之下部位元LSB及下部參考電壓VREFL，以輸出對應於下部位元LSB的下部差分電壓VL(包含負電壓Vn及正電壓Vp，下文所述)。電壓求和緩衝器300基於上部電壓VM及下部差分電壓VL產生輸出電壓VO，使得輸出電壓VO對應於包含上部位元MSB及下部位元LSB的數位信號DI。
數位類比轉換器1000可進一步包含參考電壓產生器電路 500。如將參看圖2及圖3描述，參考電壓產生器電路500可包含經組態以產生上部參考電壓VREFM之上部參考電壓產生器530及經組態以產生下部參考電壓VREFL的下部參考電壓產生器560。
舉例而言，當上部位元MSB之數目為6時，亦即，n=6，上部參考電壓產生器530可產生64(=26)個上部參考電壓VREFM0至VREFM63，且當下部位元LSB之數目為4時，亦即，m=4，下部參考電壓產生器560可產生9(=24-1+1)個下部參考電壓VREFL0至VREF8。
根據實例實施例之數位類比轉換器1000可將數位信號DI劃分為上部位元MSB及下部位元LSB，以將分別對應於上部位元MSB及下部位元LSB的上部電壓VM及下部電壓VL相加。因此，用以提供參考電壓之電壓線的數目可減少。如下文所述，使用包含正電壓Vp及負電壓Vn之下部差分電壓VL，參考電壓線之數目可進一步減少。
圖2說明圖1之數位類比轉換器中的上部參考電壓產生器及第一解碼器之一實例的圖式。
參看圖2，上部參考電壓產生器530可關於n個上部位元MSB產生2n個上部參考電壓VREFM，其中n為正整數，且2n個上部參考電壓VREFM可均勻地間隔第一電壓量Vgm，例如，VREFM63-VREFM62=Vgm、VREFM62-VREFM61=Vgm等。第一解碼器130可回應於上部位元MSB而選擇上部參考電壓VREFM中之一者，以輸出所選擇上部參考電壓作為上部電壓VM。
圖2說明上部位元MSB之數目(n)為6之實例。在其他實施中，上部位元MSB之數目可為不同的。當上部位元MSB包含6個位元D9至D4時，亦即，n=6，上部參考電壓產生器530可產生均勻地間隔第一電壓量Vgm之64(=26)個上部參考電壓VREFM0至VREFM63，如圖2中所說明。第一解碼器130可回應於6個上部位元D9至D4而選擇64個上部參考電壓VREFM0至VREFM63中之一者，以輸出所選擇上部參考電壓作為上部電壓VM。可用通過電晶體邏輯(PTL)來實施第一解碼器130，該通過電晶體邏輯(PTL)隨著上部位元MSB之值增加而選擇且輸出具有較高位準的上部參考電壓VM。舉例而言，針對n=6之狀況，當上部位元MSB之值為「000000」時，可選擇最小上部參考電壓VREFM0，且當上部位元MSB之值為「111111」時，可選擇最大上部參考電壓VREFM63。
上部參考電壓產生器530可包含於圖1中之參考電壓產生器電路500中。舉例而言，可使用耦接於最大電壓VMAX與最小電壓VMIN之間的複數個電阻器Rm來實施上部參考電壓產生器530，如圖2中所說明。
如下文將描述，下部差分電壓VL可在自-Vgm/2至Vgm/2之範圍內變化，且輸出電壓VO可在自GVDD=VMAX-Vgm/2至GVSS=VMIN-Vgm/2的範圍內變化。
圖3說明圖1之數位類比轉換器中的下部參考電壓產生器及第二解碼器之一實例的圖式。
參看圖3，下部參考電壓產生器560可關於m個下部位元 LSB產生2m-1+1個下部參考電壓VREFL，其中m為正整數，且2m-1+1個下部參考電壓VREFL可均勻地間隔小於第一電壓量Vgm的第二電壓量Vgl。第二解碼器160可回應於下部位元LSB而在下部參考電壓VREFL當中選擇正電壓Vp及負電壓Vn，以輸出正電壓Vp及負電壓Vn作為下部差分電壓VL。
圖3說明下部位元LSB之數目m為4之實例。在其他實施中，下部位元LSB之數目可為不同的。當下部位元LSB包含4個位元D3至D0時，亦即，m=4，下部參考電壓產生器560可產生均勻地間隔第二電壓量Vgl之9(=24-1+1)個下部參考電壓VREFL0至VREFL8，如圖3中所說明。第二解碼器160可回應於4個下部位元D3至D0而自9個下部參考電壓VREFL0至VREFL8當中選擇正電壓Vp及負電壓Vn，以輸出正電壓Vp及負電壓Vn作為下部差分電壓VL。
下部參考電壓產生器560可包含於圖1中之參考電壓產生器電路500中。舉例而言，可使用耦接於最大電壓Vb與最小電壓Va之間的複數個電阻器Rl來實施下部參考電壓產生器560，如圖3中所說明。
在一實施中，可用多工器162及通過電晶體邏輯(PTL)164來實施第二解碼器160，如圖3中所說明。
多工器162可回應於下部位元D3至D0之最高有效位元D3而在下部參考電壓VREFL0至VREFL8當中選擇最大電壓VREFL8或最小電壓VREFL0，以輸出所選擇電壓作為下部差分電壓VL的負電壓Vn。舉例而言，當最高有效位元D3 為「0」時，最大下部參考電壓VREFL8可輸出為負電壓Vn，且當最高有效位元D3為「1」時，最小下部參考電壓VREFL0可輸出為負電壓Vn。
通過電晶體邏輯164可回應於下部位元D3至D0之剩餘位元D2至D0(亦即，除最高有效位元D3以外之下部位元)而選擇下部參考電壓VREFL0至VREFL7中的一者，以輸出所選擇電壓作為下部差分電壓VL的正電壓Vp。通過電晶體邏輯164可隨著剩餘位元D2至D0之值增加而選擇且輸出具有較高位準的正電壓Vp。舉例而言，針對m=4且下部位元為D3至D0之狀況，當剩餘位元D2至D0之值為「000」時，可選擇最小下部參考電壓VREFL0，且當剩餘位元D2至D0之值為「111」時，可選擇下部參考電壓VREFL7。
下部差分電壓VL之位準可根據下部位元D3至D0而判定，如圖4中所說明。
圖4說明自圖3之第二解碼器所輸出的下部差分電壓之位準的表格。
如圖4中所示，隨著藉由下部位元D3至D0所表示之資料的基礎10值增加基礎10量=1，下部差分電壓VL(=Vp-Vn)可自-8Vgl順序地增加第二電壓量Vgl至7Vgl。
舉例而言，當圖2中之上部參考電壓產生器530中的電阻器Rm及圖3中之下部參考電壓產生器560中的電阻器Rl滿足關係Rm=16*Rl，且下部參考電壓產生器560之最大電壓Vb及最小電壓Va滿足關係Vb-Va=Vgm/2時，則第一電壓量Vgm及第二電壓量Vgl滿足關係Vgm=16*Vgl。4個下部位 元D3至D0可表示均勻地間隔第二電壓量Vgl之電壓範圍15*Vgl。因而，根據下部位元D3至D0之值增加1，下部差分電壓VL可自-Vgm/2順序地增加Vgl至Vgm/2，其中Vgm為第一電壓量且Vgl為第二電壓量。
參看圖1至圖4，輸出電壓VO對應於上部電壓VM與下部電壓VL之總和VM+VL，且由此輸出電壓VO可表示為均勻地間隔第二電壓量Vgl的在GVDD(=VMAX-Vgm/2)與GVSS(=VMIN-Vgm/2)之間的電壓。因此，包含上部位元及下部位元D9至D0之數位信號DI的自「0000000000」至「1111111111」之數位值可轉換為均勻地間隔第二電壓量Vgl的類比電壓。
圖5說明用於描述根據實例實施例之電壓求和緩衝器之組態及操作的圖式。
參看圖5，電壓求和緩衝器300可包含第一差分放大器320、第二差分放大器340及輸出緩衝器360。
第一差分放大器320可在負端子(-)處接收輸出電壓VO作為回饋，且可在正端子(+)處接收上部電壓VM。第二差分放大器340可在負端子(-)處接收下部差分電壓VL之負電壓Vn，且可在正端子(+)處接收下部差分電壓VL的正電壓Vp。輸出緩衝器360可基於第一差分放大器320及第二差分放大器340之輸出的總和產生輸出電壓VO。參考在圖5之底部部分中所說明的等效電路131，第一電流IM、第二電流IL及總計電流IE可表示為以下表達式1。
(表達式1) IM=(VM-VO)*Gm，IL=VL*Gma，IE=-VO/R
在表達式1中，Gm指示第一差分放大器320之跨導，Gma指示第二差分放大器340之跨導，且R指示輸出緩衝器360的跨阻抗。
使用表達式1及關係IM+IL=IE，可獲得以下表達式2。
(表達式2)VO*(1-1/(Gm*R))=VM+VL*(Gma/Gm)
迴路增益Gm*R具有大於104之相對大的值。因此，項1/(Gm*R)可忽略，且由此表達式2可近似為表達式3。
(表達式3)VO=VM+VL*(Gma/Gm)
若第一差分放大器320之跨導Gm及第二差分放大器340之跨導Gma設定為彼此相同，則可獲得表達式4之結果。
(表達式4)VO=VM+VL
結果，藉由將第一差分放大器320之跨導Gm及第二差分放大器340之跨導Gma設定為彼此相同，輸出電壓VO可對應於上部電壓VM與下部差分電壓VL的總和VM+VL。
因而，根據實例實施例之電壓求和緩衝器300可使用具有相同操作特性之差分放大器320及340將電壓VM及VL相加。
圖5之電壓求和緩衝器300可用以將任意電壓相加。因 此，上部電壓VM及下部差分電壓VL可與數位信號DI之上部位元及下部位元無關，且上部電壓VM可為任何單端電壓且下部差分電壓VL可為任何差分電壓。在一些實例實施例中，差分電壓VL可用作用於補償單端電壓VM之偏移的補償電壓。單端電壓VM之偏移可藉由適當地調整差分電壓VL之位準而移除，以產生經補償的輸出電壓VO。
圖6說明根據實例實施例之電壓求和緩衝器的電路圖。
參看圖6，電壓求和緩衝器300a可包含第一差分放大器322、第二差分放大器342及輸出緩衝器362。
第一差分放大器322可接收輸出電壓VO及上部電壓VM作為第一差分輸入，以產生至求和節點對Nsn及Nsp的第一差分電流。第二差分放大器342可接收下部差分電壓VL作為第二差分輸入，以產生至求和節點對Nsn及Nsp的第二差分電流。輸出緩衝器可基於求和節點對Nsn及Nsp之至少一節點的電壓或電流產生輸出電壓VO。圖6說明輸出緩衝器362基於求和節點對Nsn及Nsp之正節點Nsp之電壓產生輸出電壓VO的實例。
電流鏡361可耦接於第一電壓AVDD與求和節點對Nsn及Nsp之間。第一差分放大器322及第二差分放大器342可彼此並聯耦接於求和節點對Nsn及Nsp與第二電壓AVSS之間。第一電壓AVDD可為電源供應電壓，且第二電壓AVSS可為接地電壓。
電流鏡361可包含PMOS電晶體MP1及MP2。第一差分放大器322可包含第一差分輸入電晶體對MN1及MN2與第一 電流源MN3及MN4。第一差分輸入電晶體對MN1及MN2可在其閘極處接收上部電壓VM及輸出電壓VO，且第一電流源MN3及MN4可回應於啟用信號EN及在MN3及MN4之閘極處的偏壓電壓VB而受控制。第二差分放大器342可包含第二差分輸入電晶體對MN1a及MN2a與第二電流源MN3a及MN4a。第二差分輸入電晶體對MN1a及MN2a可在其閘極處接收下部差分電壓VL之負電壓Vn及正電壓Vp，且第二電流源MN3a及MN4a可回應於啟用信號EN及偏壓電壓VB而受控制。
如參看圖5所述，第一差分放大器322之跨導Gm及第二差分放大器342之跨導Gma可(例如)使用具有相同操作特性及相同偏壓電壓之電晶體而設定為彼此相同，且由此，輸出緩衝器362可產生對應於上部電壓VM與下部差分電壓VL之總和的輸出電壓VO。
在一實施中，可用包含電晶體MP3及NM5與電容器C之電壓至電壓放大器來實施輸出緩衝器362，如圖6中所說明。
當上部電壓VM在相對大的範圍中變化且下部差分電壓VL在相對小的範圍中變化時，可引起用於差分輸入之電晶體MN1、MN2、MN1a及MN2a的體效應(body effect)及電流源的通道長度調變效應。為了減小此等不合需要之效應，電晶體MN1、MN2、MN1a及MN2a中之每一者的源極及主體可電耦接在一起，且每一電流源可包含兩個或兩個以上疊接耦接電晶體(cascode-coupled transistor)MN3/MN4 及MN3a/MN4a，如圖6中所說明。
圖7說明根據另一實例實施例之電壓求和緩衝器的電路圖。
參看圖7，電壓求和緩衝器300b可包含P型差分放大器351、N型差分放大器352及輸出緩衝器365。
P型差分放大器351可耦接於第一電源供應電壓AVDD與第一求和節點對Nsn1及Nsp1之間。P型差分放大器351可接收回饋輸出電壓VO及上部電壓VM作為第一差分輸入以產生至第一求和節點對Nsn1及Nsp1的第一差分電流，且可接收下部差分電壓VL作為第二差分輸入以產生至第一求和節點對Nsn1及Nsp1的第二差分電流。
N型差分放大器352可耦接於第二電源供應電壓AVSS與第二求和節點對Nsn2及Nsp2之間。N型差分放大器352可接收回饋輸出電壓VO及上部電壓VM作為第三差分輸入以產生至第二求和節點對Nsn2及Nsp2的第三差分電流，且可接收下部差分電壓VL作為第四差分輸入以產生至第二求和節點對Nsn2及Nsp2的第四差分電流。
輸出緩衝器365可基於在第一求和節點對Nsn1及Nsp1處之源流差分電流IEn1及IEp1及在第二求和節點Nsn2及Nsp2處的汲入差分電流IEn2及IEp2產生輸出電壓VO，其中源流差分電流IEn1及IEp1對應於第一差分電流與第二差分電流之總和，且汲入差分電流IEn2及IEp2對應於第三差分電流與第四差分電流的總和。
P型差分放大器351可包含經組態以產生至第一求和節點 對Nsn1及Nsp1之第一差分電流的第一差分放大器，及經組態以產生至第一求和節點對Nsn1及Nsp1之第二差分電流的第二差分放大器。第一差分放大器可包含第一差分輸入電晶體對324及第一電流源325。第一差分輸入電晶體對324可接收上部電壓VM及回饋輸出電壓VO，且第一電流源325可回應於第一偏壓電壓VBP1及第二偏壓電壓VBP2而受控制。第二差分放大器可包含第二差分輸入電晶體對344及第二電流源345。第二差分輸入電晶體對344可接收下部差分電壓VL之正電壓Vp及負電壓Vn，且第二電流源345可回應於第一偏壓電壓VBP1及第二偏壓電壓VBP2而受控制。第一開關單元331可包含於電流源325及345與差分輸入電晶體對324及344之間，且P型差分放大器351可回應於開關信號SM而啟用。
當上部電壓VM在相對大的範圍中變化且下部差分電壓VL在相對小的範圍中變化時，可引起用於差分輸入之電晶體MP1、MP2、MP1a及MP2a的體效應及電流源325及345的通道長度調變效應。為了減小此等不合需要之效應，用於差分輸入之電晶體MP1、MP2、MP1a及MP2a中之每一者的源極及主體可電耦接在一起，且電流源325及345中之每一者可包含兩個或兩個以上疊接耦接電晶體MP3/MP4及MP3a/MP4a，如圖7中所說明。
N型差分放大器352可包含經組態以產生至第二求和節點對Nsn2及Nsp2之第三差分電流的第三差分放大器，且可包含經組態以產生至第二求和節點對Nsn2及Nsp2之第四差分 電流的第四差分放大器。第三差分放大器可包含第三差分輸入電晶體對327及第三電流源326。第三差分輸入電晶體對327可接收上部電壓VM及回饋輸出電壓VO，且第三電流源326可回應於第三偏壓電壓VBN1及第四偏壓電壓VBN2而受控制。第四差分放大器可包含第四差分輸入電晶體對347及第四電流源346。第四差分輸入電晶體對347可接收下部差分電壓VL之正電壓Vp及負電壓，且第四電流源346可回應於第三偏壓電壓VBN1及第四偏壓電壓VBN2而受控制。第二開關單元332可包含於電流源326及346與差分輸入電晶體對327及347之間，且N型差分放大器352可回應於開關信號SM之反相信號SMb(SMb表示反相SM，開關信號SM之反信號)而啟用。
以與P型差分放大器351相同之方式，為了減小N型差分放大器352之體效應及通道長度調變效應，用於差分輸入之電晶體MN1、MN2、MN1a及MN2a中的每一者之源極及主體可電耦接在一起，且電流源326及346中之每一者可包含兩個或兩個以上疊接耦接電晶體MN3/MN4及MN3a/MN4a，如圖7中所說明。
當上部位元MSB之值小於上部位元MSB之中心值時，可啟動開關信號SM。舉例而言，針對上部位元MSB之位元數目為6(例如，bitnbitn-1bitn-2bitn-3bitn-4bitn-5)之狀況，開關信號SM可在上部位元MSB之值小於中心值「111000」(亦即，bitnbitn-1bitn-2之各別位元值小於111，例如，110)時啟動。因而，電壓求和緩衝器300b可使用P型差分放大 器351及N型差分放大器352來提供軌對軌輸出(rail-to-rail output)，P型差分放大器351及N型差分放大器352係藉由第一開關單元331中之開關SWp及SWpa(其回應於開關信號SM而接通)及第二開關單元332中之開關SWn及SWna(其回應於開關信號SM的反相信號SMb而接通)以互補方式啟用。
圖8說明圖7之電壓求和緩衝器中的輸出緩衝器之一實例的電路圖。
參看圖8，輸出緩衝器365a可包含放大單元366及驅動單元367。可使用耦接於第一電源供應電壓AVDD與第二電源供應電壓AVSS之間的複數個PMOS電晶體MP5至MP11及複數個NMOS電晶體MN5至MN11來實施輸出緩衝器365a。
放大單元366可基於在圖7之第一求和節點對Nsn1及Nsp1處所輸出的源流差分電流IEn1及IEp1及在圖7之第二求和節點Nsn2及Nsp2處的汲入差分電流IEn2及IEp2執行電流至電壓轉換及放大。驅動單元367可使用回應於自放大單元366所提供之電壓而操作的上拉電晶體MP11及下拉電晶體MN11產生輸出電壓VO。
圖8說明用於理解圖7之電壓求和緩衝器之整體操作的輸出緩衝器365a之實例組態。在其他實施中，輸出緩衝器365a之組態可為不同的。
圖9說明根據實例實施例之電壓求和緩衝器的方塊圖。
參看圖9，電壓求和緩衝器400可包含第一差分放大器410、第二差分放大器420、第三差分放大器430及輸出緩 衝器450。
第一差分放大器410可在負端子(-)處接收輸出電壓VO作為回饋，且可在正端子(+)處接收單端輸入電壓VM。第二差分放大器420可在負端子(-)處接收第一差分輸入電壓VL1之負電壓Vn1，且可在正端子(+)處接收第一差分輸入電壓VL1的正電壓Vp1。第三差分放大器430可在負端子(-)處接收第二差分輸入電壓VL2之負電壓Vn2，且可在正端子(+)處接收第二差分輸入電壓VL2的正電壓Vp2。輸出緩衝器450可基於第一差分放大器410、第二差分放大器420及第三差分放大器430之輸出的總和產生輸出電壓VO。
如上文參看圖5、圖6及圖7所述，第一差分放大器410可接收回饋輸出電壓VO及單端輸入電壓VM作為第一差分輸入，以產生至求和節點對的第一差分電流。第二差分放大器420可接收第一差分輸入電壓VL1作為第二差分輸入，以產生至求和節點對的第二差分電流。第三差分放大器430可接收第二差分輸入電壓VL2作為第三差分輸入，以產生至求和節點對的第三差分電流。
與圖5之電壓求和緩衝器300相比，圖9之電壓求和緩衝器400進一步包含第三差分放大器430。如上文所述，數位信號DI之位元可劃分為上部位元MSB及下部位元LSB，且接著，對應於上部位元MSB之上部電壓VM及對應於下部位元LSB的下部差分電壓VL可藉由圖5的電壓求和緩衝器300相加。在一些實例實施例中，數位信號DI之位元可進一步劃分為上部位元MSB、第一下部位元LSB1及第二下 部位元LSB1，且接著，單端輸入電壓VM(對應於上部位元MSB)、第一差分輸入電壓VL1(對應於第一下部位元LSB1)及第二差分電壓VL2(對應於第二下部位元LSB2)可藉由圖9的電壓求和緩衝器400相加。
應理解，用於分別將兩個及三個電壓相加的圖5及圖9之所說明實施例僅為實例。在其他實施中，根據實例實施例之電壓求和緩衝器可包含四個或四個以上差分放大器以將四個或四個以上電壓相加。
圖10說明根據實例實施例之顯示裝置的方塊圖，且圖11說明圖10之顯示裝置中之源極驅動器的方塊圖。
參看圖10，顯示裝置600可包含顯示驅動器積體電路(DDI)610及顯示面板620。DDI 610可包含源極驅動器10、閘極驅動器20及控制器30。儘管圖10中未說明，但DDI 610可進一步包含電源供應器、嵌入式記憶體、介面電路等。
顯示面板620可包含按矩陣形式配置之複數個像素。舉例而言，顯示面板620中之每一像素可包含主動元件或開關元件。在一實施中，顯示裝置600可為主動矩陣液晶顯示器(AMLCD)裝置。
控制器30可產生用於控制源極驅動器10及閘極驅動器20之控制信號CTRL，且可將串列資料信號SDAT提供至源極驅動器10。閘極驅動器20可回應於控制信號CTRL而產生信號G1至Gk，以接通及斷開顯示面板620之像素中的開關元件。源極驅動器10可回應於控制信號CTRL而產生類比 輸出電壓VO1至VOs，以顯示對應於串列資料信號SDAT的影像。
參看圖11，源極驅動器10可包含鎖存電路12、轉換器電路13、伽瑪校正電路14及參考電壓產生器15。
伽瑪校正電路14可接收串列資料信號SDAT(例如，每像素8個位元)，且對串列資料信號SDAT執行伽瑪校正以輸出經校正串列資料信號CSD(例如，每像素10個位元)。舉例而言，伽瑪校正電路14可參考所儲存查找表(LUT)執行伽瑪校正。
鎖存電路12可順序地鎖存經校正串列資料信號CSD且解串列化鎖存值，以產生數位信號DI1至DIs。鎖存電路12可包含移位暫存器S/R、取樣鎖存器SLAT、固持鎖存器HLAT及位準移位器L/S。經校正串列資料信號CSD可輸入至取樣鎖存器SLAT，以在移位暫存器S/R之控制下順序地鎖存。在取樣鎖存器SLAT之取樣操作關於一列完成之後，取樣鎖存器SLAT的輸出可藉由固持鎖存器HLAT同時鎖存。位準移位器L/S可調整固持鎖存器HLAT之輸出的電壓位準，以將數位信號DI1至DI2提供至轉換器電路13。
參考電壓產生器15可產生上部參考電壓VREFM及下部參考電壓VREFL，如上文所述。舉例而言，當每一數位信號劃分為6個上部位元及4個下部位元時，上部參考電壓VREFM之數目可為64(=26)，且下部參考電壓VREFL之數目可為9(=24-1+1)。
轉換器電路13可基於上部參考電壓VREFM及下部參考 電壓VREFL將數位信號DI1至DIs轉換為類比輸出電壓VO1至VOs，且可分別將輸出電壓VO1至VOs提供至通道CH1至CHs。
轉換器電路13可包含複數個數位類比轉換器，且每一數位類比轉換器可包含解碼器電路DEC，解碼器電路DEC包含第一解碼器、第二解碼器及電壓求和緩衝器VSB，如上文根據實施例所述。每一數位類比轉換器DEC中之第一解碼器可接收每一數位信號DIj(j=1,2,...,s)之上部位元(例如，6個位元)及上部參考電壓VREFM，以輸出對應於上部位元的上部電壓VMj。每一數位類比轉換器DEC中之第二解碼器可接收每一數位信號DIj之下部位元(例如，4個位元)及下部參考電壓VREFL，以輸出對應於下部位元的下部差分電壓VLj。電壓求和緩衝器VSB可基於上部電壓VMj及下部差分電壓VLj產生每一輸出電壓VOj，且每一輸出電壓VOj可對應於包含上部位元及下部位元的每一數位信號DIj。
如上文所述，參考電壓產生器15可包含上部參考電壓產生器及下部參考電壓產生器。上部參考電壓產生器可關於n個上部位元產生2n個上部參考電壓，其中n為正整數，且2n個上部參考電壓可均勻地間隔第一電壓量。下部參考電壓產生器可關於m個上部位元產生2n-1+1個下部參考電壓，其中m為正整數，且2n-1+1個下部參考電壓可均勻地間隔小於第一電壓量的第二電壓量。舉例而言，當上部位元MSB之數目為6時，亦即，n=6，上部參考電壓產生器 530可產生64(=26)個上部參考電壓VREFM0至VREFM63，如圖2中所說明，且當下部位元LSB之數目為4時，亦即，m=4，下部參考電壓產生器560可產生9(=24-1+1)個下部參考電壓VREFL0至VREF8，如圖3中所說明。
圖12及圖13說明根據實例實施例之源極驅動器之操作特性的圖式。
一般而言，測試電壓轉換器之方法可包含靜態測試方法及動態測試方法。靜態測試方法可包含計算電壓轉換器之諸如偏移、增益、積分非線性(INL)、差分非線性(DNL)等的靜態參數，且動態測試方法可包含計算電壓轉換器之諸如信雜比(SNR)、信雜及失真(SINAD)、有效位元數目(ENOB)等的動態參數。
圖12說明關於10個位元之輸入數位資料DI的自0至1023之輸入碼的根據實例實施例之數位類比轉換器的INL及DNL。8個通道之結果係在圖12中一起說明。
參看圖12，INL及DNL之最大值分別為約0.49 LSB及約0.38 LSB，其表示與已知轉換器相比的增強結果。圖12中之區域「A」指示歸因於在製造參考電壓產生器之電阻器串時之失配的失真，且圖12中之區域「B」指示歸因於如圖7中所說明之P型差分放大器351及N型差分放大器352之開關的失真。即使在區域A及B中之此等失真經量測出，INL之連續性及DNL之減小與已知電壓轉換器相比仍可顯著改良。另外，考慮圖12之結果係在所測試輸入碼以約100 kHz之相對迅速的速度變化時獲得，可在真實應用中 關於較低的速度期望進一步改良的效能。
圖13說明關於10個位元之輸入數位資料DI的自0至1023之輸入碼的根據實例實施例之數位類比轉換器的DVO。24個通道之結果係在圖13中一起說明。
最大DVO為約7 mV，DVO之平均值為約4.6 mV，且標準偏差為約0.54 mv，其表示與已知轉換器相比的增強結果。
圖14說明用於描述根據實例實施例之源極驅動器之大小的圖式。
圖14說明根據80 nm製造程序的一般8位元電阻器串數位類比轉換器(圖14中之8位元RDAC)與根據實例實施例之10位元電壓求和緩衝器數位類比轉換器(圖14中的10位元VSB DAC)的大小比較。間距在兩種狀況下為約14 μm，但高度在VSB DAC之狀況下為270 μm，該高度與在RDAC之狀況下的330 μm相比為減小的。鎖存電路之高度在兩種狀況下為相同的，VSB之高度與一般緩衝放大器相比增加少許，但通過電晶體邏輯(PTL)的高度與一般PTL之165 μm相比顯著減小至55 μm。結果，根據實例實施例之VSB DAC的整體面積與一般RDAC相比可減小19%。
圖15說明包含根據實例實施例之顯示裝置的計算系統之方塊圖。
參看圖15，計算系統2000可包含處理器1010、記憶體裝置1020、儲存裝置1030、顯示裝置1040、電源供應器1050及影像感測器1060。儘管圖15中未說明，但計算系統2000 可進一步包含與視訊卡、聲卡、記憶卡、USB裝置、其他電子裝置等通信之埠。
顯示裝置1040可包含如參看圖10及圖11所述之根據實例實施例的源極驅動器。處理器1010可執行各種計算或任務。根據實施例，處理器1010可為微處理器或CPU。處理器1010可經由位址匯流排、控制匯流排及/或資料匯流排而與記憶體裝置1020、儲存裝置1030及顯示裝置1040通信。在一些實施例中，處理器1010可耦接至擴展匯流排，諸如周邊組件互連(PCI)匯流排。記憶體裝置1020可儲存用於操作計算系統2000之資料。舉例而言，可用動態隨機存取記憶體(DRAM)裝置、行動DRAM裝置、靜態隨機存取記憶體(SRAM)裝置、相變隨機存取記憶體(PRAM)裝置、鐵電隨機存取記憶體(FRAM)裝置、電阻式隨機存取記憶體(RRAM)裝置，及/或磁性隨機存取記憶體(MRAM)裝置來實施記憶體裝置1020。儲存裝置1030可包含固態磁碟(SSD)、硬碟碟(HDD)、CD-ROM等。計算系統2000可進一步包含諸如觸控式螢幕、鍵盤、小鍵盤、滑鼠等之輸入裝置，及諸如印表機、顯示裝置等的輸出裝置。電源供應器1050為計算系統2000供應操作電壓。
影像感測器1060可經由匯流排或其他通信鏈路與處理器1010通信。影像感測器1060可與處理器1010整合於一晶片中，或影像感測器1060及處理器1010可實施為單獨的晶片。
計算系統2000之至少一部分可按各種形式封裝，諸如疊 層封裝(PoP)、球狀柵格陣列(BGA)、晶片尺度封裝(CSP)、塑膠有引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、窩伏爾組件中晶粒(Die in Waffle Pack)、晶圓形式晶粒(Die in Wafer Form)、板上晶片(COB)、雙列直插式陶瓷封裝(CERDIP)、塑膠公制四方扁平包裝(MQFP)、薄型四方扁平包裝(TQFP)、小型IC(SOIC)、收縮型小型封裝(SSOP)、薄型小型封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)，或晶圓級處理堆疊封裝(WSP)。計算系統2000可為使用顯示裝置之計算系統，例如，數位相機、行動電話、智慧電話、攜帶型多媒體播放器(PMP)、個人數位助理(PDA)、電腦等。
圖16說明可在圖15之計算系統中使用之介面的方塊圖。
參看圖16，可藉由使用或支援行動產業處理器介面(MIPI)介面之資料處理裝置來實施計算系統1100。計算系統1100可包含應用程式處理器1110、影像感測器1140、顯示裝置1150等。顯示裝置1150可包含如參看圖10及圖11所述之根據實例實施例的源極驅動器。應用程式處理器1110之CSI主機1112可經由相機串列介面(CSI)執行與影像感測器1140之CSI裝置1141的串列通信。在一些實施例中，CSI主機1112可包含解串列化器(DES)，且CSI裝置1141可包含串列化器(SER)。應用程式處理器1110之DSI主機1111可經由顯示器串列介面(DSI)而執行與顯示裝置1150之DSI裝置1151的串列通信。
在一些實施例中，DSI主機1111可包含串列化器(SER)， 且DSI裝置1151可包含解串列化器(DES)。計算系統1100可進一步包含執行與應用程式處理器1110之通信的射頻(RF)晶片1160。計算系統1100之實體層(PHY)1113及RF晶片1160之實體層(PHY)1161可基於MIPI DigRF執行資料通信。應用程式處理器1110可進一步包含控制PHY 1161之資料通信的DigRF MASTER 1114。
計算系統1100可進一步包含全球定位系統(GPS)1120、儲存器1170、MIC 1180、DRAM裝置1185及揚聲器1190。另外，計算系統1100可使用超寬頻(UWB)1120、無線區域網路(WLAN)1220、微波存取全球互通(WIMAX)1130等來執行通信。亦可使用電裝置1000之其他結構及介面。
本文所述之特徵及/或實施例可應用於採用電壓求和緩衝器或數位類比轉換器的合適之裝置或系統。舉例而言，一或多個實施例可應用於計算系統，諸如桌上型電腦、膝上型電腦、數位相機、三維相機、面部辨識安全系統、視訊攝錄影機、蜂巢式電話、智慧電話、個人數位助理(PDA)、掃描儀、視訊電話、數位電視、導航系統、觀測系統、自動聚焦系統、追蹤系統、運動俘獲系統、影像穩定化系統等。
藉由總結及審閱，一般線性數位類比轉換器(DAC)可針對較高解析度而實施，但一般電阻器串DAC(R-DAC)架構可佔據過大的面積，此係因為通過電晶體邏輯(PTL)之大小可藉由解析度之每一1位元增量而加倍。
如上文所述，實例實施例可提供能夠準確地將兩個或兩 個以上電壓相加之電壓求和緩衝器。一些實例實施例可提供具有減小之面積同時提供增強之線性特性的數位類比轉換器及顯示裝置之源極驅動器。實例實施例可提供具有增強之線性特性與減少數目個參考電壓線的電壓求和緩衝器，及使用該電壓求和緩衝器之數位類比轉換器。
如上文所述，緊密線性DAC可替代於一般R-DAC而使用。在緊密線性DAC中，藉由應用準確地將粗略及精細的兩個電壓相加的電壓求和緩衝器(VSB)，一個大的PTL(例如，如在一般R-DAC中)可用較小的兩個子PTL(例如，參見圖2及圖3中之特徵130及160)替換。舉例而言，電壓求和緩衝器可將單端電壓VM(或上部電壓)及差分電壓(或下部電壓)相加，如圖1至圖3及圖5至圖7中所說明。
本文已揭示實例實施例，且儘管使用了特定術語，但該等術語經使用且僅在一般及描述性意義上解譯且並非用於限制目的。在一些情況下，如一般熟習本申請案之申請的技術者將顯而易見，結合特定實施例所述之特徵、特性及/或元件可單獨地使用或與結合其他實施例所述的特徵、特性及/或元件組合使用，除非另外特定指示。因此，熟習此項技術者應理解，在不脫離如以下申請專利範圍中所闡述的本發明之精神及範疇的情況下，可進行形式及細節上的各種改變。
10‧‧‧源極驅動器
12‧‧‧鎖存電路
13‧‧‧轉換器電路
14‧‧‧伽瑪校正電路
15‧‧‧參考電壓產生器
20‧‧‧閘極驅動器
30‧‧‧控制器
100‧‧‧解碼器電路
130‧‧‧第一解碼器
131‧‧‧等效電路
160‧‧‧第二解碼器
162‧‧‧多工器
164‧‧‧通過電晶體邏輯(PTL)
300‧‧‧電壓求和緩衝器(VSB)
300a‧‧‧電壓求和緩衝器
300b‧‧‧電壓求和緩衝器
320‧‧‧第一差分放大器
322‧‧‧第一差分放大器
324‧‧‧第一差分輸入電晶體對
325‧‧‧第一電流源
326‧‧‧第三電流源
327‧‧‧第三差分輸入電晶體對
331‧‧‧第一開關單元
332‧‧‧第二開關單元
340‧‧‧第二差分放大器
342‧‧‧第二差分放大器
344‧‧‧第二差分輸入電晶體對
345‧‧‧第二電流源
346‧‧‧第四電流源
347‧‧‧第四差分輸入電晶體對
351‧‧‧P型差分放大器
352‧‧‧N型差分放大器
360‧‧‧輸出緩衝器
361‧‧‧電流鏡
362‧‧‧輸出緩衝器
365‧‧‧輸出緩衝器
365a‧‧‧輸出緩衝器
366‧‧‧放大單元
367‧‧‧驅動單元
400‧‧‧電壓求和緩衝器
410‧‧‧第一差分放大器
420‧‧‧第二差分放大器
430‧‧‧第三差分放大器
450‧‧‧輸出緩衝器
500‧‧‧參考電壓產生器電路
530‧‧‧上部參考電壓產生器
560‧‧‧下部參考電壓產生器
600‧‧‧顯示裝置
610‧‧‧顯示驅動器積體電路(DDI)
620‧‧‧顯示面板
1000‧‧‧數位類比轉換器/電裝置
1010‧‧‧處理器
1020‧‧‧記憶體裝置
1030‧‧‧儲存裝置
1040‧‧‧顯示裝置
1050‧‧‧電源供應器
1060‧‧‧影像感測器
1100‧‧‧計算系統
1110‧‧‧應用程式處理器
1111‧‧‧DSI主機
1112‧‧‧CSI主機
1113‧‧‧實體層(PHY)
1114‧‧‧DigRF MASTER
1120‧‧‧全球定位系統(GPS)/超寬頻(UWB)
1130‧‧‧微波存取全球互通(WIMAX)
1140‧‧‧影像感測器
1141‧‧‧CSI裝置
1150‧‧‧顯示裝置
1151‧‧‧DSI裝置
1160‧‧‧射頻(RF)晶片
1161‧‧‧實體層(PHY)
1162‧‧‧DigRF SLAVE
1170‧‧‧儲存器
1180‧‧‧MIC
1185‧‧‧DRAM裝置
1190‧‧‧揚聲器
1220‧‧‧無線區域網路(WLAN)
2000‧‧‧計算系統
AVDD‧‧‧第一電壓/第一電源供應電壓
AVSS‧‧‧第二電壓/第二電源供應電壓
C‧‧‧電容器
CH1‧‧‧通道
CH2‧‧‧通道
CHs‧‧‧通道
CSD‧‧‧經校正串列資料信號
CTRL‧‧‧控制信號
D0‧‧‧下部位元
D1‧‧‧下部位元
D2‧‧‧下部位元
D3‧‧‧下部位元/最高有效位元
D4‧‧‧上部位元
D5‧‧‧上部位元
D6‧‧‧上部位元
D7‧‧‧上部位元
D8‧‧‧上部位元
D9‧‧‧上部位元
DEC‧‧‧解碼器電路/數位類比轉換器
DI‧‧‧數位信號
DI1‧‧‧數位信號
DI2‧‧‧數位信號
DIj‧‧‧數位信號
DIs‧‧‧數位信號
EN‧‧‧啟用信號
G1‧‧‧信號
G2‧‧‧信號
Gk‧‧‧信號
Gm‧‧‧跨導
Gma‧‧‧跨導
Gm*R‧‧‧迴路增益
HLAT‧‧‧固持鎖存器
IE‧‧‧總計電流
IEn1‧‧‧源流差分電流
IEn2‧‧‧汲入差分電流
IEp1‧‧‧源流差分電流
IEp2‧‧‧汲入差分電流
IL‧‧‧第二電流
IM‧‧‧第一電流
L/S‧‧‧位準移位器
LSB‧‧‧下部位元
LSB1‧‧‧第一下部位元
LSB2‧‧‧第二下部位元
MN1‧‧‧第一差分輸入電晶體
MN1a‧‧‧第二差分輸入電晶體
MN2‧‧‧第一差分輸入電晶體
MN2a‧‧‧第二差分輸入電晶體
MN3‧‧‧第一電流源/電晶體
MN3a‧‧‧第二電流源/電晶體
MN4‧‧‧第一電流源/電晶體
MN4a‧‧‧第二電流源/電晶體
MN5‧‧‧NMOS電晶體
MN6‧‧‧NMOS電晶體
MN7‧‧‧NMOS電晶體
MN8‧‧‧NMOS電晶體
MN9‧‧‧NMOS電晶體
MN10‧‧‧NMOS電晶體
MN11‧‧‧NMOS電晶體/下拉電晶體
MP1‧‧‧PMOS電晶體
MP1a‧‧‧電晶體
MP2‧‧‧PMOS電晶體
MP2a‧‧‧電晶體
MP3‧‧‧電晶體
MP3a‧‧‧電晶體
MP4‧‧‧電晶體
MP4a‧‧‧電晶體
MP5‧‧‧PMOS電晶體
MP6‧‧‧PMOS電晶體
MP7‧‧‧PMOS電晶體
MP8‧‧‧PMOS電晶體
MP9‧‧‧PMOS電晶體
MP10‧‧‧PMOS電晶體
MP11‧‧‧PMOS電晶體/上拉電晶體
MSB‧‧‧上部位元
NM5‧‧‧電晶體
Nsn‧‧‧求和節點
Nsn1‧‧‧第一求和節點
Nsn2‧‧‧第二求和節點
Nsp‧‧‧求和節點/正節點
Nsp1‧‧‧第一求和節點
Nsp2‧‧‧第二求和節點
R‧‧‧跨阻抗
Rl‧‧‧電阻器
Rm‧‧‧電阻器
S/R‧‧‧移位暫存器
SDAT‧‧‧串列資料信號
SLAT‧‧‧取樣鎖存器
SM‧‧‧開關信號
SMb‧‧‧反相信號
SWn‧‧‧開關
SWna‧‧‧開關
SWp‧‧‧開關
SWpa‧‧‧開關
Va‧‧‧最小電壓
Vb‧‧‧最大電壓
VB‧‧‧偏壓電壓
VB1‧‧‧偏壓電壓
VB2‧‧‧偏壓電壓
VB3‧‧‧偏壓電壓
VB4‧‧‧偏壓電壓
VBN1‧‧‧第三偏壓電壓
VBN2‧‧‧第四偏壓電壓
VBP1‧‧‧第一偏壓電壓
VBP2‧‧‧第二偏壓電壓
Vgl‧‧‧第二電壓量
Vgm‧‧‧第一電壓量
VL‧‧‧下部差分電壓/下部電壓
VL1‧‧‧第一差分輸入電壓
VL2‧‧‧第二差分輸入電壓
VLj‧‧‧下部差分電壓
VLs‧‧‧下部差分電壓/下部電壓
VM‧‧‧上部電壓/單端電壓/單端輸入電壓
VM1‧‧‧上部電壓/單端電壓/單端輸入電壓
VM2‧‧‧上部電壓/單端電壓/單端輸入電壓
VMAX‧‧‧最大電壓
VMIN‧‧‧最小電壓
VMj‧‧‧上部電壓
VMs‧‧‧上部電壓/單端電壓/單端輸入電壓
Vn‧‧‧負電壓
Vn1‧‧‧負電壓
Vn2‧‧‧負電壓
VO‧‧‧輸出電壓
VO1‧‧‧類比輸出電壓
VO2‧‧‧類比輸出電壓
VOj‧‧‧輸出電壓
VOs‧‧‧類比輸出電壓
Vp‧‧‧正電壓
Vp1‧‧‧正電壓
Vp2‧‧‧正電壓
VREFL‧‧‧下部參考電壓
VREFL0‧‧‧下部參考電壓
VREFL1‧‧‧下部參考電壓
VREFL2‧‧‧下部參考電壓
VREFL6‧‧‧下部參考電壓
VREFL7‧‧‧下部參考電壓
VREFL8‧‧‧下部參考電壓
VREFM‧‧‧上部參考電壓
VREFM0‧‧‧上部參考電壓
VREFM1‧‧‧上部參考電壓
VREFM62‧‧‧上部參考電壓
VREFM63‧‧‧上部參考電壓
VSB‧‧‧電壓求和緩衝器
圖1說明根據實例實施例之數位類比轉換器的方塊圖。
圖2說明圖1之數位類比轉換器中的上部參考電壓產生器 及第一解碼器之一實例的圖式。
圖3說明圖1之數位類比轉換器中的下部參考電壓產生器及第二解碼器之一實例的圖式。
圖4說明自圖3之第二解碼器所輸出的下部差分電壓之位準的表格。
圖5說明用於描述根據實例實施例之電壓求和緩衝器之組態及操作的圖式。
圖6說明根據實例實施例之電壓求和緩衝器的電路圖。
圖7說明根據另一實例實施例之電壓求和緩衝器的電路圖。
圖8說明圖7之電壓求和緩衝器中的輸出緩衝器之一實例的電路圖。
圖9說明根據實例實施例之電壓求和緩衝器的方塊圖。
圖10說明根據實例實施例之顯示裝置的方塊圖。
圖11說明圖10之顯示裝置中之源極驅動器的方塊圖。
圖12及圖13說明根據實例實施例之源極驅動器之操作特性的圖式。
圖14說明用於描述根據實例實施例之源極驅動器之大小的圖式。
圖15說明包含根據實例實施例之顯示裝置的計算系統之方塊圖。
圖16說明可在圖15之計算系統中使用之介面的方塊圖。
100‧‧‧解碼器電路
130‧‧‧第一解碼器
160‧‧‧第二解碼器
300‧‧‧電壓求和緩衝器(VSB)
500‧‧‧參考電壓產生器電路
1000‧‧‧數位類比轉換器/電裝置
DI‧‧‧數位信號
LSB‧‧‧下部位元
MSB‧‧‧上部位元
VL‧‧‧下部差分電壓/下部電壓
VM‧‧‧上部電壓/單端電壓/單端輸入電壓
Vn‧‧‧負電壓
VO‧‧‧輸出電壓
Vp‧‧‧正電壓
VREFL‧‧‧下部參考電壓
VREFM‧‧‧上部參考電壓

Claims (10)

  1. 一種數位類比轉換器，其包括：一第一解碼器，其經組態以接收一數位信號之上部位元及上部參考電壓以輸出對應於該等上部位元的一上部電壓；一第二解碼器，其經組態以接收該數位信號之下部位元及下部參考電壓以輸出對應於該等下部位元的一下部差分電壓；及一電壓求和緩衝器，其經組態以基於該上部電壓及該下部差分電壓產生一輸出電壓，該輸出電壓對應於包含該等上部位元及該等下部位元的該數位信號。
  2. 如請求項1之數位類比轉換器，其中該第一解碼器回應於該等上部位元而選擇該等上部參考電壓中之一者以輸出該所選擇上部參考電壓作為該上部電壓，且該第二解碼器回應於該等下部位元而在該等下部參考電壓當中選擇一正電壓及一負電壓以輸出該正電壓及該負電壓作為該下部差分電壓。
  3. 如請求項2之數位類比轉換器，其進一步包括：一上部參考電壓產生器，其經組態以關於n個上部位元產生2n個上部參考電壓，n為一正整數，該2n個上部參考電壓均勻地間隔一第一電壓量；及一下部參考電壓產生器，其經組態以關於m個下部位元產生2n-1+1個下部參考電壓，m為一正整數，該2n-1+1個下部參考電壓均勻地間隔小於該第一電壓量的一第二電 壓量。
  4. 如請求項3之數位類比轉換器，其中該下部差分電壓隨著該等下部位元之一值增加1而自-Vgm/2順序地增加Vgl至Vgm/2，Vgm為該第一電壓量且Vgl為該第二電壓量。
  5. 如請求項3之數位類比轉換器，其中該第二解碼器包含：一多工器，其經組態以回應於該等下部位元之一最高有效位元而在該等下部參考電壓當中選擇一最大電壓或一最小電壓，以輸出該所選擇電壓作為該下部差分電壓的該負電壓；及一通過電晶體邏輯，其經組態以回應於該等下部位元之剩餘位元而選擇該等下部參考電壓中之一者，該等剩餘位元為除該等下部位元之該最高有效位元以外的下部位元，以輸出該所選擇電壓作為該下部差分電壓的該正電壓。
  6. 如請求項1之數位類比轉換器，其中該電壓求和緩衝器包含：一第一差分放大器，其經組態以接收該輸出電壓作為回饋且接收該上部電壓，該回饋輸出電壓及該上部電壓被接收作為一第一差分輸入，以產生至一求和節點對的一第一差分電流；一第二差分放大器，其經組態以接收該下部差分電壓之該正電壓及該負電壓作為一第二差分輸入，以產生至該求和節點對的一第二差分電流；及 一輸出緩衝器，其經組態以基於該求和節點對之至少一節點之一電壓或一電流產生該輸出電壓，且其中該第一差分放大器之一跨導實質上等於該第二差分放大器的一跨導。
  7. 如請求項1之數位類比轉換器，其中該電壓求和緩衝器包含：一P型差分放大器，其耦接於一第一電源供應電壓與一第一求和節點對之間，該P型差分放大器經組態以接收該輸出電壓作為回饋且接收該上部電壓，該回饋輸出電壓及該上部電壓被接收作為一第一差分輸入，以產生至該第一求和節點對的一第一差分電流，該P型差分放大器經組態以接收該下部差分電壓之該正電壓及該負電壓作為一第二差分輸入以產生至該第一求和節點對的一第二差分電流；一N型差分放大器，其耦接於一第二電源供應電壓與一第二求和節點對之間，該N型差分放大器經組態以接收該輸出電壓作為回饋且接收該上部電壓，該回饋輸出電壓及該上部電壓被接收作為一第三差分輸入，以產生至該第二求和節點對的一第三差分電流，該N型差分放大器經組態以接收該下部差分電壓作為一第四差分輸入以產生至該第二求和節點對的一第四差分電流；及一輸出緩衝器，其經組態以基於在該第一求和節點對處之一源流差分電流及在該第二求和節點處之一汲入差分電流產生該輸出電壓。
  8. 一種電壓求和緩衝器，其包括：一第一差分放大器，其經組態以接收一輸出電壓及一單端輸入電壓作為一第一差分輸入以產生至一求和節點對的一第一差分電流；一第二差分放大器，其經組態以接收一第一差分輸入電壓之第一電壓及第二電壓作為一第二差分輸入以產生至該求和節點對的一第二差分電流；及一輸出緩衝器，其經組態以基於該求和節點對中之一者處的一電壓或一電流產生該輸出電壓。
  9. 如請求項8之電壓求和緩衝器，其進一步包括：一第三差分放大器，其經組態以接收一第二差分輸入電壓之第一電壓及第二電壓作為一第三差分輸入以產生至該求和節點對的一第三差分電流。
  10. 一種一顯示裝置之源極驅動器，該源極驅動器包括：一參考電壓產生器，其經組態以產生上部參考電壓及下部參考電壓；及複數個數位類比轉換器，其經組態以分別將複數個數位信號轉換為複數個輸出電壓，其中每一數位類比轉換器包含：一第一解碼器，其經組態以接收每一數位信號之上部位元及該等上部參考電壓以輸出對應於該等上部位元的一上部電壓；一第二解碼器，其經組態以接收每一數位信號之下部位元及該等下部參考電壓以輸出對應於該等下部位 元的一下部差分電壓；及一電壓求和緩衝器，其經組態以基於該上部電壓及該下部差分電壓產生該複數個輸出電壓中的每一輸出電壓，該複數個輸出電壓中之每一輸出電壓對應於包含該等上部位元及該等下部位元的該複數個數位信號中之該等數位信號中的一者。
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