TWI637380B

TWI637380B - 一種實現閘極驅動電路的系統和方法

Info

Publication number: TWI637380B
Application number: TW106107440A
Authority: TW
Inventors: 姚超; 張允超; 正蘭夏; 趙時峰; 烈義方
Original assignee: 昂寶電子（上海）有限公司
Priority date: 2017-01-03
Filing date: 2017-03-07
Publication date: 2018-10-01
Also published as: CN106849621A; CN106849621B; TW201826251A

Abstract

本發明涉及一種實現閘極驅動電路的系統和方法。提供了一種實現閘極驅動電路的系統，包括：驅動晶片，包括高邊(high-side)控制電路，包括高邊驅動器、第一P溝道金屬氧化物半導體PMOS開關和第二PMOS開關、以及高邊延時元件，其中高邊延時元件的輸入接收閘極電壓感測信號並且輸出連接到並聯的第一PMOS開關；以及低邊(low-side)控制電路，包括並聯連接的第一低邊驅動器和第二低邊驅動器，其中第一低邊驅動器的驅動能力大於第二低邊驅動器的驅動能力，以及低邊延時組件；以及MOS功率級，MOS功率級包括功率電晶體並且功率電晶體的閘極與高邊控制電路和低邊控制電路分別連接。

Description

一種實現閘極驅動電路的系統和方法

本發明涉及電路領域，更具體地涉及一種應用於開關電源的新型閘極驅動電路實現方法，其可以在系統效率和EMI(Electro-Magnetic Interference，電磁干擾)之間進行很好的優化和折中。

開關電源應用中，控制外部功率MOS(Metal Oxide Semiconductor，金屬氧化物半導體)開關的晶片級驅動電路設計，需要在保證較高的系統效率的前提下，滿足EMI要求。

在傳統的驅動電路設計中，上述兩個要求很難同時滿足，當驅動很強時，開關損耗可以降低，得到比較高的傳輸效率，但此時，EMI往往不能滿足要求。

第1圖是示出了傳統的實現閘極驅動電路的系統的簡化圖。第1圖中包括了驅動晶片和外部功率MOS。

第2圖是示出了如第1圖中所示的系統的Vg波形圖。不同強度的Gate驅動下的Vg波形對比如第2圖所示。如第2圖的實線所示，在驅動較強時，閘極驅動波形的上升沿和下降沿都比較快，且波形上會呈現明顯的振盪，這會影響EMI特性。另一方面，如虛線所示，在驅動較弱時，閘極驅動波形的上升沿和下降沿變得比較緩慢，振盪得以抑制，但驅動損耗會增大。

如第2圖所示，當施加電壓時，將產生輸入電流I_gate=I₁+I₂；施加閘-源電壓Vgs，則漏-源電壓Vds就會下降。在導通或關斷過程中，閘-源極的總等效電容器Ceq如等式1所示：I_gate=I₁+I₂=(Cgd×(1+Av)+Cgs)×dVgs/dt=Ceq×dVgs/dt (等式1)

其中，I_gate為閘極電流，I₁為流過閘漏電容器Cgd的電流，I₂為流過閘源電容器Cgs的電流，而(1+Av)稱作米勒效應參數，它描述了輸出和輸入之間的電容回饋。當閘-漏電壓接近於零時，將會產生米勒效應。在MOS開通前，D極電壓大於G極電壓，MOS寄生電容器Cgd儲存的電量需要在其導通時注入G極與其中的電荷中和。米勒效應會嚴重增加MOS的開通損耗，產生米勒平臺，從而MOS管不能迅速進入導通或關斷狀態。

提出過一些改善的架構，然而其通常只能對驅動上升和下降沿做等量的調節，而無法對上升和下降沿分別調節，靈活性差。如果希望對上升和下降沿分別做調節，可對上升沿和下降沿引入不同的電阻，但這樣的驅動架構也很難在損耗和EMI之間做很好的折中。

實際系統設計時，解決EMI的系統本質上就是要在上升沿或者下降沿的米勒平臺之前，將驅動能力減弱，減小如第2圖所示的開啟和關斷振盪，以減小對EMI的影響。但在Vg米勒平臺結束之前，希望將驅動能力加強，快速開啟或者關斷功率MOS管，以最大限度降低驅動損耗，提高效率。本發明中，將提供可以在效率和EMI要求之間進行很好折中的驅動架構。

鑒於以上所述的問題，本發明提供了一種實現閘極驅動電路的系統和方法。其不僅可以分別調節驅動上升沿和下降沿，而且可以對上升沿或者下降沿的本身，根據不同的系統原件參數，進行自我調整分段調節的方法，可以在效率和EMI要求之間進行很好的折中。僅作為示例，本發明的一些實施例被應用到閘極驅動系統。但是應該理解，本發明具有更寬的適用範圍。

根據本公開的一個方面，提供了本發明涉及一種實現閘極驅動電路的系統和方法。提供了一種實現閘極驅動電路的系統，包括：驅動晶片，包括高邊(high-side)控制電路，包括高邊驅動器、第一P溝道金屬氧化物半導體PMOS開關和第二PMOS開關、以及高邊延時元件，其中高邊延時元件的輸入接收閘極電壓感測信號並且輸出連接到並聯的第一PMOS開關；以及低邊(low-side)控制電路，包括並聯連接的第一低邊驅動器和第二低邊驅動器，其中第一低邊驅動器的驅動能力大於第二低邊驅動器的驅動能力，以及低邊延時組件；以及MOS功率級，MOS功率級包括功率電晶體並且功率電晶體的閘極與高邊控制電路和低邊控制電路分別連接。

根據本公開的另一方面，提供了操作根據本公開所述的系統的方法。

如上所述的新穎閘極驅動電路實現方式，在傳統驅動架構的基礎上，增加了驅動上升沿和下降沿獨立控制機制和分段控制機制，可以在開關損耗和系統EMI之間進行很好的折中，得到較高的效率。

綜上所述，本發明至少包括下述有益效果：可以節省系統週邊解EMI需要增加的原件成本；可以對外部功率MOS閘極電壓的開啟上升沿和關斷下降沿進行獨立的控制；可以對外部功率MOS閘極電壓上升沿或者下降沿本身進行分段控制；實際應用中，上升沿直接通過GATE電壓閾值判斷加上相應的延遲時間tdh，來進行上升沿兩段式控制，比傳統方式更可靠；另一方面，下降沿通過引入CS電壓資訊，並感測CS的負斜率來判斷GATE下降沿米勒平臺，自我調整地進行下降沿兩段式控制，比傳統方式更可靠；從而實現效率和EMI之間很好的折中。

根據本申請實施例的實現閘極驅動電路的系統和方法提供了新的驅動架構，在實際應用中，可基於外部功率MOS MN0的特性，靈活調節電路參數(例如，感測閾值vl、延遲時間tdh，CS低通濾波器時間常數Rint和Cint、微分感測閾值斜率、MN_hs、MN_ls_s、MN_ls_m管尺寸、以及電流源Is和Im的大小)，以在效率和EMI之間進行很好的折中。取決於實施例，還可以獲得一個或多個益處。參考下面的詳細描述和附圖可以全面地理解本發明的這些益處以及各個另外的目的、特徵和優點。

Rcs‧‧‧感應電阻器

pre_driver‧‧‧前置驅動級

I_gate‧‧‧閘極電流

MN_hs‧‧‧高邊驅動器

Vgs‧‧‧閘-源電壓

MN_ls_m、MN_ls_s‧‧‧低邊驅動器

Vds‧‧‧漏-源電壓

Vg‧‧‧外部功率MOS管柵級電壓

Ceq‧‧‧總等效電容器

Zd1、Zd2‧‧‧齊納二極體

Cgd‧‧‧閘漏電容器

MN2‧‧‧NMOS開關

Cgs‧‧‧閘源電容器

MP1、MP2‧‧‧PMOS開關

CS‧‧‧電流感測信號

strong_en‧‧‧第二級關斷使能信號

GATE‧‧‧閘極驅動電路

comp_h‧‧‧閾值感測比較器

MN0‧‧‧外部功率MOS

delay_cell_h‧‧‧高邊延時單元

Vl‧‧‧感測閾值

tdh、tpd1、tpd2‧‧‧延遲時間

R1、R2‧‧‧電阻器

Is、Im、Ip、Ip2‧‧‧電流源

inv0‧‧‧施密特反相器

Cdif‧‧‧微分電容器

gate_h‧‧‧節點

NM1、NM2、MN3‧‧‧鏡像NMOS管

DFF‧‧‧D觸發器

pwm_d、pwm_di‧‧‧邏輯信號

Q‧‧‧輸出端

gate_sense_h‧‧‧電壓感測信號

MN1‧‧‧下驅動器

MOS MN0‧‧‧外部功率

C0‧‧‧電容器

Rint、Cint‧‧‧CS低通濾波器時間常數

Lm‧‧‧一次繞組

dif_out‧‧‧負斜率感測信號

Rin‧‧‧電阻

PMOS‧‧‧P溝道金屬氧化物半導體

Cin‧‧‧電容

NMOS‧‧‧N溝道金屬氧化物半導體

drv_h、drv_h_d、drv_l、drv_l_d‧‧‧同相信號

下面，將結合附圖對本實用新型的示例性實施例的特徵、優點和技術效果進行描述，附圖中相似的附圖標記表示相似的元件，其中：第1圖是示出了傳統的實現閘極驅動電路的系統的簡化圖。

第2圖是示出了如第1圖中所示的系統的Vg的波形圖。

第3圖是示出了根據本公開的實施例的、一種實現閘極驅動電路的系統的簡化圖。

第4圖是示出了如第3圖中所示的系統的低邊延遲生成器的一種電路實現架構圖。

第5圖是示出了如第3圖中所示的系統的低邊延遲生成器的負斜率感測電路的一種實現形式的架構圖。

第6圖是示出了如第3圖中所示的系統的工作波形的圖示。

下面將詳細描述本發明的各個方面的特徵和示例性實施例。在下面的詳細描述中，提出了許多具體細節，以便提供對本發明的全面理解。但是，對於本領域技術人員來說很明顯的是，本發明可以在不需要這些具體細節中的一些細節的情況下實施。下面對實施例的描述僅僅是為了通過示出本發明的示例來提供對本發明的更好的理解。本發明決不限於下面所提出的任何具體配置和演算法，而是在不脫離本發明的精神的前提下覆蓋了元素、部件和演算法的任何修改、替換和改進。在附圖和下面的描述中，沒有示出公知的結構和技術，以便避免對本發明造成不必要的模糊。

第3圖是示出了根據本公開的實施例的、一種實現閘極驅動電路的系統的簡化圖。該圖僅作為示例，其不應該不適當地限制申請專利範圍。本領域的普通技術人員應該理解很多變化、替代和修改。

如第3圖所示，第3圖中包括驅動晶片和外部的功率MOS功率級。驅動晶片部分包括前置驅動級(pre_driver)，高邊(high-side)控制電路以及低邊(low-side)控制電路三大部分。前置驅動級pre_driver包括緩衝器及非重疊時序產生電路。高邊(high-side)控制電路包括：高邊(high-side)閾值感測比較器comp_h，高邊(high-side)延時單元delay_cell_h，電流源Im和Is(Im>Is)，PMOS(P溝道金屬氧化物半導體)開關MP1和MP2，下驅動器MN1，NMOS(N溝道金屬氧化物半導體)開關MN2，齊納二極體Zd1、Zd2，以及電容器C0。邏輯電路包括一個反閘和一個或閘，以及高邊(high-side)驅動器MN_hs。低邊(low-side)控制電路包括：低邊(low-side)延時單元、低邊(low-side)延遲生成器，用於接收CS(電流感測信號)PIN及pwm資訊，一個及閘，以及低邊(low-side)驅動器MN_ls-m和MN_ls_s，其中MN_ls_m驅動能力強於MN_ls_s。功率MOS功率級包括功率MOS管NM0、一次繞組Lm、及感應電阻器Rcs。

根據一個實施例，此驅動電路的工作原理可以如下所述。在控制MN0開啟過程中，drv_h信號由高變低，使MN1截止，同時MP1導通，以較小的電流Is對gate_h節點充電，開始時，Zd2是截止的，gate_h與電容器C0之間沒有通路，故gate_h會很快上升到Zd2的擊穿電壓點，之後，Is開始對電容器C0充電，gate_h的上升斜率變緩，保證GATE電壓在MN0的上升沿米勒平臺附近緩慢上升。之後，在感測到gate_sense_h信號從低變高，再經過delay_cell_h延時後(此時可以認為MN0的上升沿米勒平臺將要結束)，並經過邏輯門產生drv_h_d信號，將MP2導通(此時MP1仍然導通)，以Is+Ip的電流給節點gate_h及電容器C0快速充電，gate_h上升斜率變快並迅速上升到Zd1加Zd2的擊穿箝位元電壓，同時，GATE電壓也快速上升到目標值，完成整個開啟過程。

在控制MN0關斷過程中，先通過drv_l信號由低變高，使弱驅動器MN_ls_s導通，在MN0下降沿米勒平臺之前，以較小的電流對GATE放電；同時，drv_l將MN2導通，給電容器C0放電，為下一次高邊(high-side)開啟兩段式控制做準備。之後通過低邊(low-side)延遲生成器，以微分方式判斷CS PIN信號的下降沿，來產生第二級關斷使能信號strong_en，strong_en與drv_l相與後，來產生drv_l_d信號，使低邊驅動器MN_ls_m導通，在MN0下降沿米勒結束之前，以較大的電流對GATE放電，完成整個關斷過程。

第3圖中低邊(low-side)延遲生成器電路一種實現架構如第4圖所示。第4圖所示電路包括：CS PIN負斜率感測電路，用於CS負斜率感測，pwm延遲信號產生電路，即pwm延遲生成器，以及部分邏輯電路，包括上升沿D觸發器DFF，一個反相器和一個或閘。低邊(low-side)延遲生成器電路接收CS及pwm信號，來產生最終的strong_en信號。具體而言，DFF的輸入D端接邏輯邏輯高位準，CS的負斜率感測信號dif_out被送到DFF的時鐘輸入端，pwm_d信號是對pwm信號下降沿進行tpd1延遲的信號，pwm_d信號經過反相器接到DFF的reset(復位)端(低位準有效)，pwm_di為對pwm信號下降沿進行tpd2延遲且反相的信號，pwm_di與DFF的Q輸出端相或後，來產生strong_en信號。CS負斜率感測電路的一種實現形式如第5圖虛框內所示。第5圖包括了前級RC濾波器和後級微分感測電路，其中前級RC濾波器包括電阻Rin和電容Cin，後級微分感測電路包括微分電容器Cdif，電阻器R1和R2，相互匹配的鏡像NMOS管NM1和NM2，以及MN3，電流源Ip及Ip2，以及施密特反相器inv0。

根據一個實施例，低邊(low-side)延遲生成器的工作原理可以如下所述。在下管MN_ls_s導通的時間段內，感測CS的負斜率，一旦感測到負斜率，dif_out信號置邏輯高位準且被鎖存，以控制MN_ls_m導通；若由於某種原因，感測不到負斜率，在經過tpd2延遲時間後，強制將MN_ls_m導通。此負斜率微分感測電路的斜率閾值可以用下述公式2來表示：

其中，其中Ip表示電流源Ip的電流值，Cdif表示微分電容器的電容值，R1表示所述電阻器R1的電阻值，R2表示所述電阻器R2的電阻值。

第3圖所示電路的工作時序波形如第6圖所示。第6圖中，pwm為Gate驅動電路的邏輯輸入信號；pwm_d為對pwm信號下降沿進行tpd1延遲的邏輯信號；pwm_di為對pwm信號下降沿進行tpd2延遲並反相後的邏輯信號；Gate_sense_h為GATE PIN電壓感測信號--當GATE電壓大於設定閾值vl時，Gate_sense_h=邏輯高位準，當GATE電壓小於設定閾值vl時，Gate_sense_h=邏輯低位準；drv_h和drv_l是由pwm信號產生的非重疊同相信號，兩者之間的死區時間為td；drv_h_d為對drv_h下降沿進行延遲的同相信號，延遲時間從Gate_sense_h上升沿開始計時，延遲時間為tdh；drv_l_d為對drv_l上升沿進行延遲的同相信號，延遲時間由負斜率微分感測輸出dif_out或pwm_di中的一個決定；Gate_h為高邊(high-side)驅動器的閘極控制電壓波形；GATE為GATE PIN的電壓波形，其上升沿和下降沿均存在米勒平臺；CS波形為CS PIN的電壓波形，CS_lpf(虛線)為CS PIN電壓經過RC低通濾波後(即，第5圖所示的Rint和Cint組成的低通濾波)的波形；dif_out為負斜率微分感測輸出信號；strong_en為低邊(low-side)延遲生成器的輸出信號。

基於第6圖所示的波形，本領域技術人員可以瞭解根據本公開的Gate驅動電路的工作原理。在控制外部功率MOS MN0開啟的過程中，pwm信號先從邏輯低位準變為邏輯高位準，使得drv_l和drv_l_d信號同時從邏輯高位準變為邏輯低位準，並使strong_en信號從邏輯高位準變為邏輯低位準；之後，經過死區時間td後，drv_h從邏輯高位準變為邏輯低位準，開始控制第3圖中的MN_hs管導通，以比較小的電流Is對Gate_h充電，使Gate_h在GATE上升沿米勒平臺之前緩慢上升；Gate_h的上升會導致GATE電壓和CS電壓上升，當GATE電壓上升到超過vl閾值之後，第3圖中comp_h比較器輸出Gate_sense_h從邏輯低位準變為邏輯高位準，Gate_sense_h的上升沿在經過tdh延遲後(即，在GATE上升沿的米勒平臺即將結束之前)，使drv_h_d信號從邏輯高位準變為邏輯低位準，以比較大的電流Im+Is對Gate_h充電，使Gate_h在GATE上升沿米勒平臺之後快速上升，GATE電壓快速上升到目標值，完成整個開啟過程，此後CS電壓仍然線性上升。開啟程序控制與低邊(low-side)延遲生成器及負斜率微分感測電路無關。

在控制外部功率MOS MN0關斷的過程中，pwm信號先從邏輯高位準變為邏輯低位準，使得drv_h和drv_h_d信號同時從邏輯低位準變為邏輯高位準，通過第3圖中的MN1對節點Gate_h進行放電；之後，經過死區時間td後，drv__l從邏輯低位準變為邏輯高位準，控制第3圖中的MN_ls_s開啟，在GATE下降沿米勒平臺之前，以較弱的電流對GATE進行放電，GATE電壓開始緩慢下降，但CS電壓仍然上升(在某些開關電源系統中，CS此時可能存在比較小的凹陷)直到GATE下降沿米勒平臺開始；在GATE下降沿米勒平臺出現之後，CS電壓開始快速下降，故可以通過CS電壓的下降沿來判斷GATE下降沿米勒平臺的開始，這可以通過負斜率微分感測電路來實現。

然而，為了實現有效的負斜率感測，需要做到以下幾點：首先，只有在pwm信號為邏輯低位準時，感測才可以有效；其次，需要遮罩drv_l從邏輯低位準變為邏輯高位準引起的CS負向凹陷電壓，這可以由pwm_d信號來保證；然後，需要對CS進行適當的低通濾波後，產生CS_lpf信號，隨後對CS_lpf信號進行負斜率感測，以避免在某些開關電源系統中，CS關斷時過大的諧振影響微分感測(如第6圖所示)。同時在優選的實施例中，微分感測閾值斜率選取應該合適，一般可以選擇在CS_lpf實際下降沿斜率的1/4~1/5左右；另外，為避免閾值斜率選擇不合適致使微分感測失效，應再增加一道強制強關斷機制，這由pwm_di信號來保證。還應注意，微分感測電路的感測延遲不應太長，應保證在下降沿米勒平臺結束之前能做出回應。

外部功率MOS MN0的第二級關斷實際由負斜率微分感測電路來決定。GATE下降到米勒平臺開始出現時，CS電壓快速下降，此時可以通過CS_lpf感測到CS負斜率起始點，經過一定的電路延時後，負斜率微分感測電路輸出信號dif_out從邏輯低位準變為邏輯高位準並被鎖存，使strong_en信號從邏輯低位準變為邏輯高位準，同時使drv_l_d從邏輯低位準變為邏輯高位準，控制第3圖中的MN_ls_m開啟，在GATE下降沿米勒平臺結束之前，以較強的電流對GATE進行放電，GATE電壓開始快速下降，直至關斷過程完成。另外，此過程中，如果因負斜率微分感測閾值設置不合理，導致dif_out沒有從邏輯低位準變為邏輯高位準，在pwm下降延後tpd2時間點，可以通過pwm_di信號將MN_ls_m強制開啟，使GATE電壓快速下降(如第6圖中drv_l_d和strong_en信號上的粗體虛線所示)，達到優化效率的目的。

本發明可以以其他的具體形式實現，而不脫離其精神和本質特徵。例如，特定實施例中所描述的演算法可以被修改，而系統體系結構並不脫離本發明的基本精神。因此，當前的實施例在所有方面都被看作是示例性的而不是限定性的，本發明的範圍由所附申請專利範圍而不是上述描述定義，並且，落入申請專利範圍的含義和等同物的範圍內的全部改變從而都被包括在本發明的範圍之中。

本發明各個實施例中的一些或所有元件單獨地和/或與至少另一元件相組合地是利用一個或多個軟體元件、一個或多個硬體元件和/或軟體與硬體元件的一種或多種組合來實現的。在另一示例中，本發明各個實施例中的一些或所有元件單獨地和/或與至少另一元件相組合地在一個或多個電路中實現，例如在一個或多個類比電路和/或一個或多個數位電路中實現。在又一示例中，本發明的各個實施例和/或示例可以相組合。

雖然已描述了本發明的具體實施例，然而本領域技術人員將明白，還存在於所述實施例等同的其它實施例。因此，將明白，本發明不受所示具體實施例的限制，而是僅由申請專利範圍來限定。

Claims

一種實現閘極驅動電路的系統，包括：驅動晶片，所述驅動晶片包括：高邊(high-side)控制電路，包括高邊驅動器、第一PMOS開關和第二PMOS開關、以及高邊延時元件，其中所述高邊延時元件的輸入接收閘極電壓感測信號並且輸出連接到並聯的所述第一PMOS開關；以及低邊(low-side)控制電路，包括並聯連接的第一低邊驅動器和第二低邊驅動器，其中所述第一低邊驅動器的驅動能力大於所述第二低邊驅動器的驅動能力，以及低邊延時組件；以及MOS功率級，所述MOS功率級包括功率電晶體並且所述功率電晶體的閘極與所述高邊控制電路和所述低邊控制電路分別連接；其中當控制所述功率電晶體開啟時，首先以第二驅動信號使得所述低邊驅動器截止並且以第一驅動信號使得所述第二PMOS開關導通，在由所述高邊延時元件確定的第一延遲之後使得所述第一PMOS開關導通，其中所述第一延遲是所述閘極電壓感測信號從小於預定閾值變得大於預定閾值的時刻後的預定長度的時間段；並且當控制所述功率電晶體關斷時，首先以第一驅動信號使得所述高邊驅動器截止並且以第二驅動信號使得所述第二低邊驅動器導通，在由所述低邊延時元件的輸出信號確定的第二延遲之後使得所述第一低邊驅動器導通，其中所述輸出信號至少部分地基於所述功率電晶體源極處的電流感測CS信號確定。
如申請專利範圍第1項所述的系統，其中所述高邊控制電路進一步包括：第一電流源和第二電流源，分別用於提供所述第一電流和所述第二電流，並且所述第一PMOS開關和第二PMOS開關分別與所述第一電流源和所述第二電流源連接；第一齊納二極體和第二齊納二極體，所述高邊驅動器並聯在串聯連接的所述第一齊納二極體和所述第二齊納二極體兩側；以及第一電容器，所述第一電容器與所述第一齊納二極體並聯；其中當控制所述功率電晶體開啟時，當所述高邊驅動器的閘極控制電壓達到所述第二齊納二極體的擊穿箝位元電壓時，所述第二電流源開始對所述電容器充電。
如申請專利範圍第2項所述的系統，其中在所述第一延遲結束之後，以所述第一電流源和所述第二電流源來對所述第一電容器充電。
如申請專利範圍第2項所述的系統，其中所述高邊控制電路進一步包括並聯在所述第一齊納二極體兩側的NMOS開關，其中當控制所述功率電晶體開啟時，所述第一驅動信號還使得所述NMOS開關截至從而使得所述第二電流源對第一電容器充電。
如申請專利範圍第1項所述的系統，其中所述驅動晶片進一步包括前置驅動器，所述前置驅動器包括緩衝器以及非重疊時序產生電路，所述非重疊時序產生電路被配置為基於PWM信號來生成第一驅動信號和第二驅動信號。
如申請專利範圍第2項所述的系統，其中所述低邊延時元件包括：電流感測CS負斜率感測單元，被配置用於CS負斜率感測以獲取第一感測信號；PWM延遲信號產生單元，被配置為接收PWM信號並且生成具有第一延遲時間的第一延遲信號和具有第二延遲時間的第二延遲信號，所述第一延遲時間不同於所述第二延遲時間；反閘，被配置為對所述第一延遲信號進行反相處理以獲得反相信號；以及上升沿D觸發器DFF，所述DFF的輸入D端接邏輯高位準，在時鐘輸入端接收所述第一感測信號，在重定端接所述反相信號，從而輸出DFF信號；以及或閘，被配置為接收所述DFF信號和所述第二延遲信號，並且生成所述輸出信號。
如申請專利範圍第6項所述的系統，其中所述CS負斜率感測單元包括：後級微分感測電路，包括微分電容器，第一電阻器和第二電阻器，相互匹配的一對鏡像NMOS管，第二NMOS管、第三電流源和第四電流源，以及施密特反相器；以及前級濾波器；包括第三電阻器和第二電容器；其中所述前級濾波器通過所述微分電容器與所述後級微分感測電路連結，所述一對鏡像NMOS管分別與所述第一電阻器和所述第三電流源、以及所述第二電阻器和第四電流源串聯，所述第二NMOS管與所述施密特反相器連接。
如申請專利範圍第6項所述的系統，其中所述低邊延時元件進一步包括：低通濾波器，所述低通濾波器的輸出連接到所述CS負斜率感測單元的輸入，用於在所述CS負斜率感測之前對CS信號進行低通濾波。
如申請專利範圍第7項所述的系統，其中所述CS負斜率感測單元的斜率閾值表示如下：其中Ip表示所述第三電流源的電流值，Cdif表示所述微分電容器的電容值，R1表示所述第一電阻器的電阻值，R2表示所述第二電阻器的電阻值。
如申請專利範圍第8項所述的系統，其中CS負斜率感測單元的斜率閾值表示如下為經低通濾波的CS負斜率感測信號下降沿斜率的1/4~1/5。
如申請專利範圍第6項所述的系統，其中所述PWM延遲信號產生單元還被配置為：如果在所述PWM信號下降沿的第二延遲時間之後所述第一低邊驅動器尚未導通，則向所述第一低邊驅動器發送強制導通的開啟信號。
如申請專利範圍第1項所述的系統，其中所述高邊驅動器、所述第一低邊驅動器、所述第二低邊驅動器的尺寸是可調節的。
一種操作如申請專利範圍第6項所述的系統的方法，包括：在控制外部功率電晶體開啟的過程中，所述PWM信號先從邏輯低位準變為邏輯高位準，使所述第二驅動信號從邏輯高位準變為邏輯低位準；在經過所述第一驅動信號和所述第二驅動信號之間死區時間後，所述第一驅動信號從邏輯高位準變為邏輯低位準，開始控制所述高邊驅動器導通，以所述第二電流源進行充電，在第三延遲時間之後，以所述第一電流源和所述第二電流源充電。
如申請專利範圍第13項所述的方法，進一步包括：在控制所述外部功率電晶體關斷的過程中，所述PWM信號先從邏輯高位準變為邏輯低平，使所述第一驅動信號從邏輯低位準變為邏輯高位準。在經過所述第一驅動信號和所述第二驅動信號之間死區時間後，所述第二驅動信號從邏輯低位準變為邏輯高位準，開始控制所述第二低邊驅動器導通並放電，在經過低邊延遲生成器的延遲時間之後，控制所述第一低邊驅動器開啟。