CN116388742B - 功率半导体器件栅极驱动电路及驱动方法 - Google Patents

Abstract

本申请公开了一种功率半导体器件栅极驱动电路、低边开关电路、高边开关电路及驱动方法，当第一栅极驱动器接收到控制信号且控制信号为第一电平时，第一栅极驱动器使第一栅极接入第一电压，以使第一栅极控制沟道区，在晶体管的工作状态处于米勒平台时，晶体管内部第一栅极与漏极的交叠区面积较小，从而使得晶体管的米勒电容较小，从而提高晶体管的开关速度；在第一时长后使第二栅极接入第二电压，以使第二栅极控制晶体管的漂移区形成积累层，且积累层具有较高载流子浓度，能够降低漂移区的电阻分量，从而降低晶体管的导通电阻，以降低晶体管的功耗。

Description

功率半导体器件栅极驱动电路及驱动方法

技术领域

本申请涉及半导体技术领域，特别涉及一种功率半导体器件栅极驱动电路、低边开关电路、高边开关电路及驱动方法。

背景技术

功率MOSFET因具有开关速度快、工作频率高、驱动功耗低等优点，已被广泛应用于电源芯片、电机驱动、功率放大器等领域。但是，传统的功率MOSFET在使用时，要么器件的米勒电容较大，导致开关速度较慢，要么器件的导通电阻较高，导致功耗较大。

发明内容

本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种功率半导体器件栅极驱动电路、低边开关电路、高边开关电路及驱动方法，能够提高晶体管的开关速度，降低晶体管的导通电阻。

本申请第一方面实施例提供了一种功率半导体器件栅极驱动电路，包括：

功率半导体器件，所述功率半导体器件为晶体管，所述晶体管设有第一栅极和第二栅极，所述第一栅极与所述第二栅极互不相接，所述第二栅极与所述晶体管的源极互不相接，所述第一栅极设于所述晶体管的沟道区上方，所述第一栅极用于控制所述沟道区，所述第二栅极设于所述晶体管的场氧化层的上方，所述第二栅极用于控制所述晶体管的漂移区；

第一栅极驱动器，所述第一栅极驱动器的控制端用于接入控制信号，所述第一栅极驱动器的电压输入端接入第一电压，所述第一栅极驱动器的电压输出端与所述第一栅极电连接，所述第一电压为所述第一栅极的工作电压；

第二栅极驱动器，所述第二栅极驱动器的控制端用于接入所述控制信号，所述第二栅极驱动器的电压输入端接入第二电压，所述第二栅极驱动器的电压输出端与所述第二栅极电连接，所述第二电压为所述第二栅极的工作电压；

当所述第一栅极驱动器接收到所述控制信号且所述控制信号为第一电平时，使所述第一栅极接入所述第一电压，以使所述第一栅极控制所述沟道区，使得所述晶体管的工作状态在第一时长内先进入米勒平台，再从所述米勒平台进入欧姆区；

当所述第二栅极驱动器接收到所述控制信号且所述控制信号为所述第一电平时，在第一时长后使所述第二栅极接入所述第二电压，以使所述第二栅极控制所述晶体管的漂移区形成积累层。

根据本申请实施例的功率半导体器件栅极驱动电路，至少具有如下有益效果：当第一栅极驱动器接收到控制信号且控制信号为第一电平时，第一栅极驱动器使第一栅极接入第一电压，而此时第二栅极未达到电压，仅使得晶体管的第一栅极的电压达到工作电压，以使第一栅极控制沟道区，使得晶体管的工作状态在第一时长内先进入米勒平台，再从米勒平台进入欧姆区；在晶体管的工作状态处于米勒平台时，晶体管内部第一栅极与漏极的交叠区面积较小，从而使得晶体管的米勒电容较小，从而提高晶体管的开关速度；当第二栅极驱动器接收到控制信号且控制信号为第一电平时，在第一时长后使第二栅极接入第二电压，此时第二栅极的电压达到工作电压，以使第二栅极控制晶体管的漂移区形成积累层，且积累层具有较高载流子浓度，能够降低漂移区的电阻分量，从而降低晶体管的导通电阻，以降低晶体管的功耗。因此，本申请实施例的功率半导体器件栅极驱动电路，能够提高晶体管的开关速度，降低晶体管的导通电阻。

根据本申请第一方面的一些实施例，所述第一时长大于或等于1ns。

根据本申请第一方面的一些实施例，当所述第二栅极驱动器接收到所述控制信号，且所述控制信号为第二电平时，使所述第二栅极与所述第二电压断开；

当所述第一栅极驱动器接收到所述控制信号且所述控制信号为所述第二电平时，在第二时长后使所述第一栅极与所述第一电压断开。

根据本申请第一方面的一些实施例，所述第二时长大于或等于1ns。

本申请第二方面实施例提供了一种低边开关电路，包括第一方面实施例任意一项所述的功率半导体器件栅极驱动电路，所述晶体管的源极接地，所述晶体管的漏极接入输入电压。

本申请第三方面实施例提供了一种高边开关电路，包括如第一方面实施例任意一项所述的功率半导体器件栅极驱动电路；还包括电压电平转换器；所述第一栅极驱动器的控制端通过所述电压电平转换器接入所述控制信号，所述第二栅极驱动器的控制端通过所述电压电平转换器接入所述控制信号。

根据本申请第三方面的一些实施例，还包括第一自举二极管、第一自举电容、第二自举二极管和第二自举电容；

所述第一自举二极管的输入端接入所述第一电压，所述第一自举二极管的输出端分别与所述第一自举电容的正极端、所述第一栅极驱动器的电压输入端电连接，所述第一自举电容的负极端与所述第一栅极驱动器的高压侧浮动电源返回端电连接，所述第一栅极驱动器的高压侧浮动电源返回端与所述晶体管的源极电连接；所述晶体管的漏极接入输入电压；所述第二自举二极管的输入端接入所述第二电压，所述第二自举二极管的输出端分别与所述第二自举电容的正极端、所述第二栅极驱动器的电压输入端电连接，所述第二自举电容的负极端与所述第二栅极驱动器的高压侧浮动电源返回端电连接，所述第二栅极驱动器的高压侧浮动电源返回端与所述晶体管的源极电连接。

本申请第四方面实施例提供了一种功率半导体器件栅极驱动方法，应用于如第一方面实施例所述的功率半导体器件栅极驱动电路，所述方法包括：

在接收到所述控制信号且所述控制信号为第一电平时，控制所述第一栅极驱动器使所述第一栅极接入所述第一电压，以使所述第一栅极控制所述沟道区，使得所述晶体管的工作状态在第一时长内先进入米勒平台，再从所述米勒平台进入欧姆区；

控制所述第二栅极驱动器在第一时长后使所述第二栅极接入所述第二电压，以使第二栅极控制所述晶体管的漂移区形成积累层。

根据本申请第四方面的一些实施例，还包括：

在接收到所述控制信号且所述控制信号为第二电平时，控制所述第二栅极驱动器使所述第二栅极与所述第二电压断开；

控制所述第一栅极驱动器在第一时长后使所述第一栅极与所述第一电压断开。

根据本申请第四方面的一些实施例，所述第一时长大于或等于1ns。

本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

下面结合附图和实施例对本申请做进一步的说明，其中：

图1为相关技术中的采用场氧化层和栅极场板的晶体管的纵向结构示意图；

图2为相关技术中的采用场氧化层和栅极场板的晶体管的横向结构示意图；

图3为相关技术中的采用屏蔽栅极的晶体管的纵向结构示意图；

图4为相关技术中的采用屏蔽栅极的晶体管的横向结构示意图；

图5为本申请实施例的晶体管的纵向沟槽的结构示意图；

图6为本申请实施例的晶体管的横向沟槽的结构示意图；

图7为本申请实施例的晶体管的电路符号示意图；

图8为本申请实施例提供的低边开关电路的电路示意图；

图9为本申请实施例的纵向结构的晶体管在第一栅极处达到工作电压而第二栅极处没有电压时内部状态示意图；

图10为本申请实施例的横向结构的晶体管在第一栅极处达到工作电压而第二栅极处没有电压时内部状态示意图；

图11为本申请实施例的纵向结构的晶体管在第一时长后，第二栅极接入第二电压时的状态示意图；

图12为本申请实施例的横向结构的晶体管在第一时长后，第二栅极接入第二电压时的状态示意图；

图13为本申请实施例的晶体管在关断时且VGS1正在下降时的耗尽区和电场分布示意图；

图14为本申请实施例的晶体管在关断时且VGS1为0时的耗尽区和电场分布示意图；

图15为本申请实施例的第一栅极与源极之间电压、第二栅极与源极之间电压的波形示意图；

图16为本申请实施例的晶体管与图1、图3中示意的晶体管的特性对比示意图；

图17为本申请实施例的晶体管与图1、图3中示意的晶体管的另一特性的对比示意图；

图18为本申请实施例的高边开关电路的电路示意图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

在本申请的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，若干的含义是一个以上，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。

本申请的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本申请中的具体含义。

本申请的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

参照图1和图2，图1和图2为相关技术中的采用场氧化层（field oxide）和栅极场板（field plate）的晶体管结构，其中图1为纵向结构，图2为横向结构，图1和图2示意的晶体管具有较好的导通电阻与击穿电压，但其米勒电容较大，开关速度较慢，不利于高速开关的应用。参照图3和图4，图3和图4为采用屏蔽栅极（shielding gate）的晶体管结构，其中图3为纵向结构，图4为横向结构。在图3和图4示意的晶体管中，屏蔽栅极与源极短接，这种结构可有效降低米勒电容，但其导通电阻较高，不利于大电流的应用。基于图1至图4示出的相关技术，本申请实施例提供了一种功率半导体器件栅极驱动电路、低边开关电路、高边开关电路及驱动方法，能够提高晶体管的开关速度，降低晶体管的导通电阻。

参照图5至图12，本申请第一方面实施例提供了一种功率半导体器件栅极驱动电路，包括：

功率半导体器件，功率半导体器件为晶体管，晶体管设有第一栅极G1和第二栅极G2，第一栅极G1与第二栅极G2互不相接，第二栅极G2与晶体管的源极互不相接，第一栅极G1设于晶体管的沟道区上方，第一栅极G1用于控制沟道区，第二栅极G2设于晶体管的场氧化层的上方，第二栅极G2用于控制晶体管的漂移区；

第一栅极驱动器DRV1，第一栅极驱动器DRV1的控制端用于接入控制信号，第一栅极驱动器DRV1的电压输入端接入第一电压，第一栅极驱动器DRV1的电压输出端与第一栅极G1电连接，第一电压为第一栅极G1的工作电压；

第二栅极驱动器DRV2，第二栅极驱动器DRV2的控制端用于接入控制信号，第二栅极驱动器DRV2的电压输入端接入第二电压，第二栅极驱动器DRV2的电压输出端与第二栅极G2电连接，第二电压为第二栅极G2的工作电压；

当第一栅极驱动器DRV1接收到控制信号且控制信号为第一电平时，使第一栅极G1接入第一电压，以使第一栅极G1控制沟道区，使得晶体管的工作状态在第一时长内先进入米勒平台，再从米勒平台进入欧姆区；

当第二栅极驱动器DRV2接收到控制信号且控制信号为第一电平时，在第一时长后使第二栅极G2接入第二电压，以使第二栅极G2控制晶体管的漂移区形成积累层。

根据本申请实施例的功率半导体器件栅极驱动电路，至少具有如下有益效果：当第一栅极驱动器DRV1接收到控制信号且控制信号为第一电平时，第一栅极驱动器DRV1使第一栅极G1接入第一电压，而此时第二栅极G2未达到电压，仅使得晶体管的第一栅极G1的电压达到工作电压，以使第一栅极G1控制沟道区，使得晶体管的工作状态在第一时长内先进入米勒平台，再从米勒平台进入欧姆区；在晶体管的工作状态处于米勒平台时，晶体管内部第一栅极G1与漏极的交叠区面积较小，从而使得晶体管的米勒电容较小，从而提高晶体管的开关速度；当第二栅极驱动器DRV2接收到控制信号且控制信号为第一电平时，在第一时长后使第二栅极G2接入第二电压，此时第二栅极G2的电压达到工作电压，以使第二栅极G2控制晶体管的漂移区形成积累层，且积累层具有较高载流子浓度，能够降低漂移区的电阻分量，从而降低晶体管的导通电阻，以降低晶体管的功耗。因此，本申请实施例的功率半导体器件栅极驱动电路，能够提高晶体管的开关速度，降低晶体管的导通电阻。

具体的，参照图5和图6，图5为本申请实施例的晶体管的结构示意图，图6为本申请实施例的晶体管的结构示意图。图5为纵向沟槽结构，图6为横向沟槽结构。需要说明的是，图5和图6示意的晶体管均为N沟道，本申请实施例的晶体管还可以是P沟道，本申请对此不作出限定。参照图5和图6，本申请实施例的晶体管设有第一栅极G1和第二栅极G2，第一栅极G1与第二栅极G2互不相接，第二栅极G2与晶体管的源极互不相接，第一栅极G1设于晶体管的沟道区上方，第一栅极G1用于控制沟道区，第二栅极G2设于晶体管的场氧化层的上方，第二栅极G2用于控制晶体管的漂移区。参照图7，图7是本申请实施例的晶体管的符号示意图。

需要说明的是，图1至图6示意的晶体管均是在未接电时的内部结构示意图。

本申请实施例的驱动电路可以应用于低边开关中，参照图8，图8是本申请实施例提供的低边开关电路的电路示意图。晶体管的源极接地，晶体管的漏极接入电压VDD，第一栅极驱动器DRV1的控制端与第二栅极驱动器DRV2的控制端均接入控制信号controlsignal，第一电压为VDRV1，第二电压为VDRV2。第一栅极驱动器DRV1和第二栅极驱动器DRV2能够同时接收到控制信号control signal，在第一栅极驱动器DRV1接收到控制信号control signal，且控制信号control signal为第一电平时，第一栅极驱动器DRV1立即使第一栅极G1与第一电压导通，使得第一栅极G1的电压达到第一栅极G1的工作电压，且此时第二栅极G2处没有电压，参照图9和图10，图9和图10示意了晶体管在第一栅极G1处达到工作电压而第二栅极G2处没有电压时内部状态示意图。在第一时长内晶体管的工作状态从米勒平台进入欧姆区。具体的，在第一时长内，由于第二栅极G2驱动电路输出为低电平，因此第二栅极G2的电压被下拉至与源极的电位相同，即VGS2=0；且由于第一栅极G1的电压达到第一栅极G1的工作电压，则晶体管漏源电流Ids逐渐增大至工作电流，晶体管进入米勒平台，此时第一栅极G1与漏极的交叠区面积较小，使得晶体管的米勒电容较小，能够较快退出米勒平台，从而提高晶体管的开关速度、减少开关损耗。随着晶体管漏源电压Vds逐渐降低，晶体管的工作状态从米勒平台进入欧姆区。在第一时长之后，参照图11和图12，图11和图12示出了晶体管在第一时长后，第二栅极G2接入第二电压时的状态。此时晶体管的工作状态依然处于欧姆区，此时第二栅极驱动器DRV2立即使第二栅极G2与第二电压之间导通，使得第二栅极G2处达到工作电压，使得在第二栅极G2控制晶体管的漂移区形成积累层（accumulation layer），且积累层具有较高载流子浓度，能够降低漂移区的电阻分量，从而降低晶体管的导通电阻，以降低晶体管的功耗。

可以理解的是，第一时长大于或等于1ns，例如，第一时长可以是1ns或者1.5ns，只要在第一时长内晶体管的工作状态进入欧姆区，且保持在欧姆区即可。

例如，当第一时长为1ns，第一栅极驱动器DRV1和第二栅极驱动器DRV2能通过接收到控制信号，且控制信号为第一电平，第一栅极驱动器DRV1在接收到控制信号后立即使第一栅极G1接入第一电压，而第二栅极G2在接收到控制信号后等待1ns，在1ns后立即使第二栅极G2接入第二电压。

值得注意的是，第一电压VDRV1为第一栅极G1的工作电压，0＜VDRV1≤10V，例如5V或者10V。第二电压VDRV2为第二栅极G2的工作电压，VDRV1≤VDRV2≤VDD。

可以理解的是，当第二栅极驱动器DRV2接收到控制信号，且控制信号为第二电平时，使第一栅极G1与第二电压断开；当第一栅极驱动器DRV1接收到控制信号且控制信号为第一电平时，在第二时长后使第一栅极G1与第一电压断开。

具体的，参照图13和图14，图13和图14是晶体管在关断时的耗尽区（depletionregion）和电场分布示意图。在关断晶体管时，控制信号为第二电平，先使第二栅极G2与第二电压断开，在第二栅极G2与第二电压断开之后的第二时长内，第二栅极G2与源极之间的电压VGS2逐渐下降，漂移区积累层的载流子被释放，在VGS2=0V时积累层载流子完全释放。在第二时长后，使第一栅极G1与第一电压断开，随着第一栅极G1与源极之间的电压VGS1下降、导通电流IDS下降、漏源电压VDS上升，沟道区逐渐关闭，当VGS1=0V时，器件完全关断，VDS达到稳定态的最高值。VGS2应在晶体管的漏源电压VDS达到最高值之前先降至0V或显著低于VDS的低电位，则VDS处于较高电位时，器件漂移区的电场分布较为均匀，电场强度远低于击穿临界电场，器件具有充足的耐压能力，此时第二栅极G2即为RESURF（ReducedSurface Field）技术中的场板（field plate）。

可以理解的是，第二时长大于或等于1ns，例如，第二时长可以是1ns或者1.5ns。

值得注意的是，本领域技术人员可以根据实际需要设定第一电平为高电平或低电平。当第一电平为高电平时，则第二电平为低电平；当第一电平为低电平时，则第二电平为高电平。

可以理解的是，参照图15，图15为第一栅极G1与源极之间电压、第二栅极G2与源极之间电压的波形示意图。其中，△tr为第一时长，△tf为第二时长。在本申请实施例的功率半导体器件栅极驱动电路中，VDRV1和VDRV2可由外部电源独立提供，亦可由输入电源VIN经由LDO、buck converter或boost converter等内部电源产生。

值得注意的是，第一栅极驱动器DRV1和第二栅极驱动器DRV2可以采用具有延时功能的栅极驱动器，从而实现当第一栅极驱动器DRV1接收到控制信号且控制信号为第一电平时，在第二时长后使第一栅极G1与第一电压断开，以及实现当第二栅极驱动器DRV2接收到控制信号且控制信号为第一电平时，在第一时长后使第二栅极G2接入第二电压。

参照图16，图16为本申请实施例的晶体管与图1、图3中示意的晶体管的特性对比。其中，纵坐标为导通电阻（Ron,sp），横坐标为击穿电压BVdss。参照图17，图17为本申请实施例的晶体管与图1、图3中示意的晶体管的特性对比，其中，纵坐标为栅极-漏极电荷Qgd，横坐标为击穿电压BVdss。

可以理解的是，当本申请实施例的晶体管为分立功率器件时，则功率半导体器件栅极驱动电路中的其余电路为独立芯片，可通过合封方式与晶体管封装成一体。当本申请所用器件为集成型功率器件时，驱动电路与功率器件可在同一衬底上制作，形成单一芯片。

可以理解的是，图5和图6示意的晶体管为N沟道，但不能理解为对本申请的限定，本申请的晶体管还可以是P沟道。本申请的晶体管不限于硅基功率器件，亦可用于GaN、SiC等宽禁带功率器件。

本申请第二方面实施例提供了一种提供了一种低边开关电路，包括第一方面实施例任意一项的功率半导体器件栅极驱动电路，晶体管的源极接地，晶体管的漏极接入输入电压。例如，本申请的低边开关电路可以是如图8示意的电路图。

由于第二方面实施例的低边开关电路包括如本申请第一方面实施例任一项的功率半导体器件栅极驱动电路，因此第一方面所提及到的实施例中的功率半导体器件栅极驱动电路的相应内容同样适用于第二方面所提及到的实施例中的低边开关电路，并且具有相同的实现原理以及技术效果，为避免描述内容冗余，此处不再详细描述。

参照图18，本申请第三方面实施例提供了一种高边开关电路，包括如第一方面实施例任意一项的功率半导体器件栅极驱动电路；还包括电压电平转换器（level shifter）；第一栅极驱动器DRV1的控制端通过电压电平转换器接入控制信号，第二栅极驱动器DRV2的控制端通过电压电平转换器接入控制信号。

由于第三方面实施例的高边开关电路包括如本申请第一方面实施例任一项的功率半导体器件栅极驱动电路，因此第一方面所提及到的实施例中的功率半导体器件栅极驱动电路的相应内容同样适用于第三方面所提及到的实施例中的高边开关电路，并且具有相同的实现原理以及技术效果，为避免描述内容冗余，此处不再详细描述。

可以理解的是，高边开关电路还包括第一自举二极管DBST1、第一自举电容CBST1、第二自举二极管DBST2和第二自举电容CBST2；

第一自举二极管DBST1的输入端接入第一电压，第一自举二极管DBST1的输出端分别与第一自举电容CBST1的正极端、第一栅极驱动器的电压输入端电连接，第一自举电容CBST1的负极端与第一栅极驱动器DRV1的高压侧浮动电源返回端电连接，第一栅极驱动器DRV1的高压侧浮动电源返回端与晶体管的源极电连接；晶体管的漏极接入输入电压；第二自举二极管DBST2的输入端接入第二电压，第二自举二极管DBST2的输出端分别与第二自举电容CBST2的正极端、第二栅极驱动器DRV2的电压输入端电连接，第二自举电容CBST2的负极端与第二栅极驱动器DRV2的高压侧浮动电源返回端电连接，第二栅极驱动器DRV2的高压侧浮动电源返回端与晶体管的源极电连接。

本申请第四方面实施例提供了一种功率半导体器件栅极驱动方法，应用于如第一方面实施例的功率半导体器件栅极驱动电路，方法包括以下步骤：

在接收到控制信号且控制信号为第一电平时，控制第一栅极驱动器DRV1使第一栅极G1接入第一电压，以使第一栅极G1控制沟道区，使得晶体管的工作状态在第一时长内先进入米勒平台，再从米勒平台进入欧姆区；

控制第二栅极驱动器DRV2在第一时长后使第二栅极G2接入第二电压，以使第二栅极G2控制晶体管的漂移区形成积累层。

当第一栅极驱动器DRV1接收到控制信号且控制信号为第一电平时，第一栅极驱动器DRV1使第一栅极G1接入第一电压，而此时第二栅极G2未达到电压，仅使得晶体管的第一栅极G1的电压达到工作电压，以使第一栅极G1控制沟道区，使得晶体管的工作状态在第一时长内先进入米勒平台，再从米勒平台进入欧姆区；在晶体管的工作状态处于米勒平台时，晶体管内部第一栅极G1与漏极的交叠区面积较小，从而使得晶体管的米勒电容较小，从而提高晶体管的开关速度；当第二栅极驱动器DRV2接收到控制信号且控制信号为第一电平时，在第一时长后使第二栅极G2接入第二电压，此时第二栅极G2的电压达到工作电压，以使第二栅极G2控制晶体管的漂移区形成积累层，且积累层具有较高载流子浓度，能够降低漂移区的电阻分量，从而降低晶体管的导通电阻，以降低晶体管的功耗。因此，本申请实施例的功率半导体器件栅极驱动电路，能够提高晶体管的开关速度，降低晶体管的导通电阻。

根据本申请第四方面的一些实施例，方法还包括以下步骤：

在接收到控制信号且控制信号为第二电平时，控制第二栅极驱动器DRV2使第二栅极G2与第二电压断开；

控制第一栅极驱动器DRV1在第一时长后使第一栅极G1与第一电压断开。

根据本申请第四方面的一些实施例，第一时长大于或等于1ns，第二时长大于或等于1ns。

上面结合附图对本申请实施例作了详细说明，但是本申请不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本申请宗旨的前提下作出各种变化。此外，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

Claims (8)

1.一种功率半导体器件栅极驱动电路，其特征在于，包括：

功率半导体器件，所述功率半导体器件为晶体管，所述晶体管设有第一栅极和第二栅极，所述第一栅极与所述第二栅极互不相接，所述第二栅极与所述晶体管的源极互不相接，所述第一栅极设于所述晶体管的沟道区上方，所述第一栅极用于控制所述沟道区，所述第二栅极设于所述晶体管的场氧化层的上方，所述第二栅极用于控制所述晶体管的漂移区；

第一栅极驱动器，所述第一栅极驱动器的控制端用于接入控制信号，所述第一栅极驱动器的电压输入端接入第一电压，所述第一栅极驱动器的电压输出端与所述第一栅极电连接，所述第一电压为所述第一栅极的工作电压；

第二栅极驱动器，所述第二栅极驱动器的控制端用于接入所述控制信号，所述第二栅极驱动器的电压输入端接入第二电压，所述第二栅极驱动器的电压输出端与所述第二栅极电连接，所述第二电压为所述第二栅极的工作电压；

当所述第一栅极驱动器接收到所述控制信号且所述控制信号为第一电平时，使所述第一栅极接入所述第一电压，以使所述第一栅极控制所述沟道区，使得所述晶体管的工作状态在第一时长内先进入米勒平台，再从所述米勒平台进入欧姆区；

当所述第二栅极驱动器接收到所述控制信号且所述控制信号为所述第一电平时，在第一时长后使所述第二栅极接入所述第二电压，以使所述第二栅极控制所述晶体管的漂移区形成积累层；

当所述第二栅极驱动器接收到所述控制信号，且所述控制信号为第二电平时，使所述第二栅极与所述第二电压断开；

当所述第一栅极驱动器接收到所述控制信号且所述控制信号为所述第二电平时，在第二时长后使所述第一栅极与所述第一电压断开。

2.根据权利要求1所述的功率半导体器件栅极驱动电路，其特征在于，所述第一时长大于或等于1ns。

3.根据权利要求1所述的功率半导体器件栅极驱动电路，其特征在于，所述第二时长大于或等于1ns。

4.一种低边开关电路，其特征在于，包括如权利要求1至3任意一项所述的功率半导体器件栅极驱动电路，所述晶体管的源极接地，所述晶体管的漏极接入输入电压。

5.一种高边开关电路，其特征在于，包括如权利要求1至3任意一项所述的功率半导体器件栅极驱动电路；还包括电压电平转换器；所述第一栅极驱动器的控制端通过所述电压电平转换器接入所述控制信号，所述第二栅极驱动器的控制端通过所述电压电平转换器接入所述控制信号。

6.根据权利要求5所述的高边开关电路，其特征在于，还包括第一自举二极管、第一自举电容、第二自举二极管和第二自举电容；

所述第一自举二极管的输入端接入所述第一电压，所述第一自举二极管的输出端分别与所述第一自举电容的正极端、所述第一栅极驱动器的电压输入端电连接，所述第一自举电容的负极端与所述第一栅极驱动器的高压侧浮动电源返回端电连接，所述第一栅极驱动器的高压侧浮动电源返回端与所述晶体管的源极电连接；所述晶体管的漏极接入输入电压；所述第二自举二极管的输入端接入所述第二电压，所述第二自举二极管的输出端分别与所述第二自举电容的正极端、所述第二栅极驱动器的电压输入端电连接，所述第二自举电容的负极端与所述第二栅极驱动器的高压侧浮动电源返回端电连接，所述第二栅极驱动器的高压侧浮动电源返回端与所述晶体管的源极电连接。

7.一种功率半导体器件栅极驱动方法，其特征在于，应用于如权利要求1至3任意一项所述的功率半导体器件栅极驱动电路，所述方法包括：

在接收到所述控制信号且所述控制信号为第一电平时，控制所述第一栅极驱动器使所述第一栅极接入所述第一电压，以使所述第一栅极控制所述沟道区，使得所述晶体管的工作状态在第一时长内先进入米勒平台，再从所述米勒平台进入欧姆区；

控制所述第二栅极驱动器在第一时长后使所述第二栅极接入所述第二电压，以使第二栅极控制所述晶体管的漂移区形成积累层；

还包括：

在接收到所述控制信号且所述控制信号为第二电平时，控制所述第二栅极驱动器使所述第二栅极与所述第二电压断开；

控制所述第一栅极驱动器在第二时长后使所述第一栅极与所述第一电压断开。

8.根据权利要求7所述的功率半导体器件栅极驱动方法，其特征在于，所述第一时长大于或等于1ns。