CN106849621B - 一种实现栅极驱动电路的系统和方法 - Google Patents

Abstract

本发明涉及一种实现栅极驱动电路的系统和方法。提供了一种实现栅极驱动电路的系统，包括：驱动芯片，包括高边(high‑side)控制电路，包括高边驱动管、第一P沟道金属氧化物半导体PMOS开关和第二PMOS开关、以及高边延时组件，其中高边延时组件的输入接收栅极电压检测信号并且输出连接到并联的第一PMOS开关；以及低边(low‑side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中第一低边驱动管的驱动能力大于第二低边驱动管的驱动能力，以及低边延时组件；以及MOS功率级，MOS功率级包括功率晶体管并且功率晶体管的栅极与高边控制电路和低边控制电路分别连接。

Description

一种实现栅极驱动电路的系统和方法

技术领域

本发明涉及电路领域，更具体地涉及一种应用于开关电源的新型栅极驱动电路实现方法，其可以在系统效率和EMI(Electro-Magnetic Interference，电磁干扰)之间进行很好的优化和折中。

背景技术

开关电源应用中，控制外部功率MOS(Metal Oxide Semiconductor，金属氧化物半导体)开关的芯片级驱动电路设计，需要在保证较高的系统效率的前提下，满足EMI要求。

在传统的驱动电路设计中，上述两个要求很难同时满足，当驱动很强时，开关损耗可以降低，得到比较高的传输效率，但此时，EMI往往不能满足要求。

图1是示出了传统的实现栅极驱动电路的系统的简化图。图1中包括了驱动芯片和外部功率MOS。

图2是示出了如图1中所示的系统的Vg波形图。不同强度的Gate驱动下的Vg波形对比如图2所示。如图2的实线所示，在驱动较强时，栅级驱动波形的上升沿和下降沿都比较快，且波形上会呈现明显的振荡，这会影响EMI特性。另一方面，如虚线所示，在驱动较弱时，栅级驱动波形的上升沿和下降沿变得比较缓慢，振荡得以抑制，但驱动损耗会增大。

如图2所示，当施加电压时，将产生输入电流I_gate＝I₁+I₂；施加栅-源电压Vgs，则漏-源电压Vds就会下降。在导通或关断过程中，栅-源极的总等效电容器Ceq如等式1所示：

I_gate＝I₁+I₂＝(Cgd×(1+Av)+Cgs)×dVgs/dt＝Ceq×dVgs/dt (等式1)

其中，I_gate为栅极电流，I₁为流过栅漏电容器Cgd的电流，I₂为流过栅源电容器Cgs的电流，而(1+Av)称作米勒效应参数，它描述了输出和输入之间的电容反馈。当栅-漏电压接近于零时，将会产生米勒效应。在MOS开通前，D极电压大于G极电压，MOS寄生电容器Cgd储存的电量需要在其导通时注入G极与其中的电荷中和。米勒效应会严重增加MOS的开通损耗，产生米勒平台，从而MOS管不能迅速进入导通或关断状态。

提出过一些改善的架构，然而其通常只能对驱动上升和下降沿做等量的调节，而无法对上升和下降沿分别调节，灵活性差。如果希望对上升和下降沿分别做调节，可对上升沿和下降沿引入不同的电阻，但这样的驱动架构也很难在损耗和EMI之间做很好的折中。

实际系统设计时，解决EMI的系统本质上就是要在上升沿或者下降沿的米勒平台之前，将驱动能力减弱，减小如图2所示的开启和关断振荡，以减小对EMI的影响。但在Vg米勒平台结束之前，希望将驱动能力加强，快速开启或者关断功率MOS管，以最大限度降低驱动损耗，提高效率。本发明中，将提供可以在效率和EMI要求之间进行很好折中的驱动架构。

发明内容

鉴于以上所述的问题，本发明提供了一种实现栅极驱动电路的系统和方法。其不仅可以分别调节驱动上升沿和下降沿，而且可以对上升沿或者下降沿的本身，根据不同的系统原件参数，进行自适应分段调节的方法，可以在效率和EMI要求之间进行很好的折中。仅作为示例，本发明的一些实施例被应用到栅极驱动系统。但是应该理解，本发明具有更宽的适用范围。

根据本公开的一个方面，提供了本发明涉及一种实现栅极驱动电路的系统和方法。提供了一种实现栅极驱动电路的系统，包括：驱动芯片，包括高边(high-side)控制电路，包括高边驱动管、第一P沟道金属氧化物半导体PMOS开关和第二PMOS开关、以及高边延时组件，其中高边延时组件的输入接收栅极电压检测信号并且输出连接到并联的第一PMOS开关；以及低边(low-side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中第一低边驱动管的驱动能力大于第二低边驱动管的驱动能力，以及低边延时组件；以及MOS功率级，MOS功率级包括功率晶体管并且功率晶体管的栅极与高边控制电路和低边控制电路分别连接。

根据本公开的另一方面，提供了操作根据本公开所述的系统的方法。

如上所述的新颖栅极驱动电路实现方式，在传统驱动架构的基础上，增加了驱动上升沿和下降沿独立控制机制和分段控制机制，可以在开关损耗和系统EMI之间进行很好的折中，得到较高的效率。

综上所述，本发明至少包括下述有益效果：可以节省系统外围解EMI需要增加的原件成本；可以对外部功率MOS栅极电压的开启上升沿和关断下降沿进行独立的控制；可以对外部功率MOS栅极电压上升沿或者下降沿本身进行分段控制；实际应用中，上升沿直接通过GATE电压阈值判断加上相应的延迟tdh，来进行上升沿两段式控制，比传统方式更可靠；另一方面，下降沿通过引入CS电压信息，并检测CS的负斜率来判断GATE下降沿米勒平台，自适应地进行下降沿两段式控制，比传统方式更可靠；从而实现效率和EMI之间很好的折中。

根据本申请实施例的实现栅极驱动电路的系统和方法提供了新的驱动架构，在实际应用中，可基于外部功率MOS MN0的特性，灵活调节电路参数(例如，检测阈值vl、延迟时间tdh，CS低通滤波器时间常数Rint和Cint、微分检测阈值斜率MN_hs、MN_ls_s、MN_ls_m管尺寸、以及电流源Is和Im的大小)，以在效率和EMI之间进行很好的折中。取决于实施例，还可以获得一个或多个益处。参考下面的详细描述和附图可以全面地理解本发明的这些益处以及各个另外的目的、特征和优点。

附图说明

下面，将结合附图对本实用新型的示例性实施例的特征、优点和技术效果进行描述，附图中相似的附图标记表示相似的元件，其中：

图1是示出了传统的实现栅极驱动电路的系统的简化图。

图2是示出了如图1中所示的系统的Vg的波形图。

图3是示出了根据本公开的实施例的、一种实现栅极驱动电路的系统的简化图。

图4是示出了如图3中所示的系统的低边延迟生成器的一种电路实现架构图。

图5是示出了如图3中所示的系统的低边延迟生成器的负斜率检测电路的一种实现形式的架构图。

图6是示出了如图3中所示的系统的工作波形的图示。

具体实施方式

下面将详细描述本发明的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本发明的全面理解。但是，对于本领域技术人员来说很明显的是，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明的更好的理解。本发明决不限于下面所提出的任何具体配置和算法，而是在不脱离本发明的精神的前提下覆盖了元素、部件和算法的任何修改、替换和改进。在附图和下面的描述中，没有示出公知的结构和技术，以便避免对本发明造成不必要的模糊。

图3是示出了根据本公开的实施例的、一种实现栅极驱动电路的系统的简化图。该图仅作为示例，其不应该不适当地限制权利要求的范围。本领域的普通技术人员应该理解很多变化、替代和修改。

如图3所示，图3中包括驱动芯片和外部的功率MOS功率级。驱动芯片部分包括前置驱动级(pre_driver)，高边(high-side)控制电路以及低边(low-side)控制电路三大部分。前置驱动级pre_driver包括缓冲器及非重叠时序产生电路。高边(high-side)控制电路包括：高边(high-side)阈值检测比较器comp_h，高边(high-side)延时单元delay_cell_h，电流源Im和Is(Im>Is)，PMOS(P沟道金属氧化物半导体)开关MP1和MP2，下驱动管MN1，NMOS(N沟道金属氧化物半导体)开关MN2，齐纳二级管Zd1、Zd2，以及电容器C0。逻辑电路包括一个非门和一个或门，以及高边(high-side)驱动管MN_hs。低边(low-side)控制电路包括：低边(low-side)延时单元低边(low-side)延迟生成器，用于接收CS(电流检测信号)PIN及pwm信息，一个与门，以及低边(low-side)驱动管MN_ls_m和MN_ls_s，其中MN_ls_m驱动能力强于MN_ls_s。功率MOS功率级包括功率MOS管NM0、原边绕组Lm、及感应电阻器Rcs。

根据一个实施例，此驱动电路的工作原理可以如下所述。在控制MN0开启过程中，drv_h信号由高变低，使MN1截止，同时MP1导通，以较小的电流Is对gate_h节点充电，开始时，Zd2是截止的，gate_h与电容器C0之间没有通路，故gate_h会很快上升到Zd2的击穿电压点，之后，Is开始对电容器C0充电，gate_h的上升斜率变缓，保证GATE电压在MN0的上升沿米勒平台附近缓慢上升。之后，在检测到gate_sense_h信号从低变高，再经过delay_cell_h延时后(此时可以认为MN0的上升沿米勒平台将要结束)，并经过逻辑门产生drv_h_d信号，将MP2导通(此时MP1仍然导通)，以Is+Ip的电流给节点gate_h及电容器C0快速充电，gate_h上升斜率变快并迅速上升到Zd1加Zd2的击穿箝位电压，同时，GATE电压也快速上升到目标值，完成整个开启过程。

在控制MN0关断过程中，先通过drv_l信号由低变高，使弱驱动管MN_ls_s导通，在MN0下降沿米勒平台之前，以较小的电流对GATE放电；同时，drv_l将MN2导通，给电容器C0放电，为下一次高边(high-side)开启两段式控制做准备。之后通过低边(low-side)延迟生成器，以微分方式判断CS PIN信号的下降沿，来产生第二级关断使能信号strong_en，strong_en与drv_l相与后，来产生drv_l_d信号，使强驱动管MN_ls_m导通，在MN0下降沿米勒结束之前，以较大的电流对GATE放电，完成整个关断过程。

图3中低边(low-side)延迟生成器电路一种实现架构如图4所示。图4所示电路包括：CS PIN负斜率检测电路，用于CS负斜率检测，pwm延迟信号产生电路，即pwm延迟生成器，以及部分逻辑电路，包括上升沿D触发器DFF，一个反相器和一个或门。低边(low-side)延迟生成器电路接收CS及pwm信号，来产生最终的strong_en信号。具体而言，DFF的输入D端接逻辑逻辑高电平，CS的负斜率检测信号dif_out被送到DFF的时钟输入端，pwm_d信号是对pwm信号下降沿进行tpd1延迟的信号，pwm_d信号经过反相器接到DFF的reset(复位)端(低电平有效)，pwm_di为对pwm信号下降沿进行tpd2延迟且反相的信号，pwm_di与DFF的Q输出端相或后，来产生strong_en信号。CS负斜率检测电路的一种实现形式如图5虚框内所示。图5包括了前级RC滤波器和后级微分检测电路，其中前级RC滤波器包括电阻Rin和电容Cin，后级微分检测电路包括微分电容器Cdif，电阻器R1和R2，相互匹配的镜像NMOS管NM1和NM2，以及MN3，电流源Ip及Ip2，以及施密特反相器inv0。

根据一个实施例，低边(low-side)延迟生成器的工作原理可以如下所述。在下管MN_ls_s导通的时间段内，检测CS的负斜率，一旦检测到负斜率，dif_out信号置逻辑高电平且被锁存，以控制MN_ls_m导通；若由于某种原因，检测不到负斜率，在经过tpd2延迟时间后，强制将MN_ls_m导通。此负斜率微分检测电路的斜率阈值可以用下述公式2来表示：

其中，其中Ip表示电流源Ip的电流值，Cdif表示微分电容器的电容值，R1表示所述电阻器R1的电阻值，R2表示所述电阻器R2的电阻值。

图3所示电路的工作时序波形如图6所示。图6中，pwm为Gate驱动电路的逻辑输入信号；pwm_d为对pwm信号下降沿进行tpd1延迟的逻辑信号；pwm_di为对pwm信号下降沿进行tpd2延迟并反相后的逻辑信号；Gate_sense_h为GATE PIN电压检测信号——当GATE电压大于设定阈值vl时，Gate_sense_h＝逻辑高电平，当GATE电压小于设定阈值vl时，Gate_sense_h＝逻辑低电平；drv_h和drv_l是由pwm信号产生的非重叠同相信号，两者之间的死区时间为td；drv_h_d为对drv_h下降沿进行延迟的同相信号，延迟时间从Gate_sense_h上升沿开始计时，延迟时间为tdh；drv_l_d为对drv_l上升沿进行延迟的同相信号，延迟时间由负斜率微分检测输出dif_out或pwm_di中的一个决定；Gate_h为高边(high-side)驱动管的栅级控制电压波形；GATE为GATE PIN的电压波形，其上升沿和下降沿均存在米勒平台；CS波形为CS PIN的电压波形，CS_lpf(虚线)为CS PIN电压经过RC低通滤波后(即，图5所示的Rint和Cint组成的低通滤波)的波形；dif_out为负斜率微分检测输出信号；strong_en为低边(low-side)延迟生成器的输出信号。

基于图6所示的波形，本领域技术人员可以了解根据本公开的Gate驱动电路的工作原理。在控制外部功率MOS MN0开启的过程中，pwm信号先从逻辑低电平变为逻辑高电平，使得drv_l和drv_l_d信号同时从逻辑高电平变为逻辑低电平，并使strong_en信号从逻辑高电平变为逻辑低电平；之后，经过死区时间td后，drv_h从逻辑高电平变为逻辑低电平，开始控制图3中的MP1管导通，以比较小的电流Is对Gate_h充电，使Gate_h在GATE上升沿米勒平台之前缓慢上升；Gate_h的上升会导致GATE电压和CS电压上升，当GATE电压上升到超过vl阈值之后，图3中comp_h比较器输出Gate_sense_h从逻辑低电平变为逻辑高电平，Gate_sense_h的上升沿在经过tdh延迟后(即，在GATE上升沿的米勒平台即将结束之前)，使drv_h_d信号从逻辑高电平变为逻辑低电平，以比较大的电流Im+Is对Gate_h充电，使Gate_h在GATE上升沿米勒平台之后快速上升，GATE电压快速上升到目标值，完成整个开启过程，此后CS电压仍然线性上升。开启过程控制与低边(low-side)延迟生成器及负斜率微分检测电路无关。

在控制外部功率MOS MN0关断的过程中，pwm信号先从逻辑高电平变为逻辑低电平，使得drv_h和drv_h_d信号同时从逻辑低电平变为逻辑高电平，通过图3中的MN1对节点Gate_h进行放电；之后，经过死区时间td后，drv_l从逻辑低电平变为逻辑高电平，控制图3中的MN_ls_s开启，在GATE下降沿米勒平台之前，以较弱的电流对GATE进行放电，GATE电压开始缓慢下降，但CS电压仍然上升(在某些开关电源系统中，CS此时可能存在比较小的凹陷)直到GATE下降沿米勒平台开始；在GATE下降沿米勒平台出现之后，CS电压开始快速下降，故可以通过CS电压的下降沿来判断GATE下降沿米勒平台的开始，这可以通过负斜率微分检测电路来实现。

然而，为了实现有效的负斜率检测，需要做到以下几点：首先，只有在pwm信号为逻辑低电平时，检测才可以有效；其次，需要屏蔽drv_l从逻辑低电平变为逻辑高电平引起的CS负向凹陷电压，这可以由pwm_d信号来保证；然后，需要对CS进行适当的低通滤波后，产生CS_lpf信号，随后对CS_lpf信号进行负斜率检测，以避免在某些开关电源系统中，CS关断时过大的谐振影响微分检测(如图6所示)。同时在优选的实施例中，微分检测阈值斜率选取应该合适，一般可以选择在CS_lpf实际下降沿斜率的1/4～1/5左右；另外，为避免阈值斜率选择不合适致使微分检测失效，应再增加一道强制强关断机制，这由pwm_di信号来保证。还应注意，微分检测电路的检测延迟不应太长，应保证在下降沿米勒平台结束之前能做出响应。

外部功率MOS MN0的第二级关断实际由负斜率微分检测电路来决定。GATE下降到米勒平台开始出现时，CS电压快速下降，此时可以通过CS_lpf检测到CS负斜率起始点，经过一定的电路延时后，负斜率微分检测电路输出信号dif_out从逻辑低电平变为逻辑高电平并被锁存，使strong_en信号从逻辑低电平变为逻辑高电平，同时使drv_l_d从逻辑低电平变为逻辑高电平，控制图3中的MN_ls_m开启，在GATE下降沿米勒平台结束之前，以较强的电流对GATE进行放电，GATE电压开始快速下降，直至关断过程完成。另外，此过程中，如果因负斜率微分检测阈值设置不合理，导致dif_out没有从逻辑低电平变为逻辑高电平，在pwm下降沿后tpd2时间点，可以通过pwm_di信号将MN_ls_m强制开启，使GATE电压快速下降(如图6中drv_l_d和strong_en信号上的粗体虚线所示)，达到优化效率的目的。

本发明可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而不是限定性的，本发明的范围由所附权利要求而不是上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明的范围之中。

本发明各个实施例中的一些或所有组件单独地和/或与至少另一组件相组合地是利用一个或多个软件组件、一个或多个硬件组件和/或软件与硬件组件的一种或多种组合来实现的。在另一示例中，本发明各个实施例中的一些或所有组件单独地和/或与至少另一组件相组合地在一个或多个电路中实现，例如在一个或多个模拟电路和/或一个或多个数字电路中实现。在又一示例中，本发明的各个实施例和/或示例可以相组合。

虽然已描述了本发明的具体实施例，然而本领域技术人员将明白，还存在于所述实施例等同的其它实施例。因此，将明白，本发明不受所示具体实施例的限制，而是仅由权利要求的范围来限定。

Claims (13)

1.一种实现栅极驱动电路的系统，包括：

驱动芯片，所述驱动芯片包括：

高边(high-side)控制电路，包括高边驱动管、第一PMOS开关和第二PMOS开关、以及高边延时组件；以及

低边(low-side)控制电路，包括并联连接的第一低边驱动管和第二低边驱动管，其中所述第一低边驱动管的驱动能力大于所述第二低边驱动管的驱动能力，以及低边延时组件；以及

MOS功率级，所述MOS功率级包括功率晶体管并且所述功率晶体管的栅极与所述高边控制电路和所述低边控制电路分别连接，其中所述高边延时组件的输入接收所述功率晶体管的栅极处的栅极信号并且输出连接到所述第一PMOS开关的栅极；

其中当控制所述功率晶体管开启时，首先以第二驱动信号使得所述第一低边驱动管和所述第二低边驱动管截止并且以第一驱动信号使得所述第二PMOS开关导通，在由所述高边延时组件确定的第一延迟时间之后使得所述第一PMOS开关导通，其中所述第一延迟时间是所述栅极信号从小于预定阈值变得大于预定阈值的时刻后的预定长度的时间段；并且

当控制所述功率晶体管关断时，首先以第一驱动信号使得所述高边驱动管截止并且以第二驱动信号使得所述第二低边驱动管导通，在由所述低边延时组件的输出信号确定的第二延迟时间之后使得所述第一低边驱动管导通，其中所述输出信号至少部分地基于所述功率晶体管源极处的电流检测CS信号确定；

其中所述低边延时组件包括：

电流检测CS负斜率检测单元，被配置用于CS负斜率检测以获取第一检测信号；

PWM延迟信号产生单元，被配置为接收PWM信号并且生成具有第三延迟时间的第一延迟信号和具有第四延迟时间的第二延迟信号，所述第三延迟时间不同于所述第四延迟时间；

非门，被配置为对所述第一延迟信号进行反相处理以获得反相信号；以及

上升沿D触发器，所述D触发器的输入D端接逻辑高电平，在时钟输入端接收所述第一检测信号，在复位端接所述反相信号，从而输出Q信号；以及

或门，被配置为接收所述Q信号和所述第二延迟信号，并且生成所述输出信号；

其中所述高边控制电路还包括：

第一电流源和第二电流源，分别用于提供所述第一电流和所述第二电流，并且所述第一PMOS开关和第二PMOS开关分别与所述第一电流源和所述第二电流源连接，并且其中所述第一电流源的电流幅度大于所述第二电流源的电流幅度。

2.如权利要求1所述的系统，其中所述高边控制电路还包括：

第一齐纳二极管和第二齐纳二极管，所述第一齐纳二极管与第一电容器并联；

其中当控制所述功率晶体管开启时，当所述高边驱动管的栅级控制电压达到所述第二齐纳二极管的击穿箝位电压时，所述第二电流源开始对所述第一电容器充电。

3.如权利要求2所述的系统，其中在所述第一延迟时间结束之后，以所述第一电流源和所述第二电流源来对所述第一电容器充电。

4.如权利要求2所述的系统，其中所述高边控制电路还包括并联在所述第一齐纳二极管与所述第二齐纳二极管所组成的串联电路两端的NMOS开关，其中当控制所述功率晶体管开启时，所述第一驱动信号还使得所述NMOS开关截至从而使得所述所述第二电流源对第一电容器充电。

5.如权利要求1所述的系统，其中，所述驱动芯片包括前置驱动器，所述前置驱动器包括缓冲器以及非重叠时序产生电路，所述非重叠时序产生电路被配置为基于PWM信号来生成第一驱动信号和第二驱动信号。

6.如权利要求1所述的系统，其中所述CS负斜率检测单元包括：

后级微分检测电路，包括微分电容器，第一电阻器和第二电阻器，相互匹配的一对镜像NMOS管，第二NMOS管、第三电流源和第四电流源，以及施密特反相器；以及

前级滤波器；包括第三电阻器和第二电容器；

其中所述前级滤波器与所述后级微分检测电路连接，所述一对镜像NMOS管中的一个NMOS管、所述第一电阻器、所述第三电流源串联连接，所述一对镜像NMOS管中的另一个NMOS管、所述第二电阻器、所述第四电流源串联连接，所述第二NMOS管与所述施密特反相器连接。

7.如权利要求1所述的系统，其中所述低边延时组件还包括：

低通滤波器，所述低通滤波器的输出连接到所述CS负斜率检测单元的输入，用于在所述CS负斜率检测之前对CS信号进行低通滤波。

8.如权利要求6所述的系统，其中所述CS负斜率检测单元的斜率阈值表示如下：

其中Ip表示所述第三电流源的电流值，Cdif表示所述微分电容器的电容值，R1表示所述第一电阻器的电阻值，R2表示所述第二电阻器的电阻值。

9.如权利要求7所述的系统，其中CS负斜率检测单元的斜率阈值表示如下为经低通滤波的CS负斜率检测信号下降沿斜率的1/4～1/5。

10.如权利要求1所述的系统，其中所述PWM延迟信号产生单元还被配置为：如果在所述PWM信号下降沿的所述第四延迟时间之后所述第一低边驱动管尚未导通，则向所述第一低边驱动管发送强制导通的开启信号。

11.如权利要求1所述的系统，其中所述高边驱动管、所述第一低边驱动管、所述第二低边驱动管的尺寸是可调节的。

12.一种操作如权利要求1所述的系统的方法，包括：

在控制外部功率晶体管开启的过程中，所述PWM信号先从逻辑低电平变为逻辑高电平，使所述第二驱动信号从逻辑高电平变为逻辑低电平；在经过所述第一驱动信号和所述第二驱动信号之间死区时间后，所述第一驱动信号从逻辑高电平变为逻辑低电平，开始控制所述第二PMOS开关导通，以所述第二电流源进行充电，在所述第一延迟时间之后，以所述第一电流源和所述第二电流源充电。

13.如权利要求12所述的方法，还包括：在控制所述外部功率晶体管关断的过程中，所述PWM信号先从逻辑高电平变为逻辑低平，使所述第一驱动信号从逻辑低电平变为逻辑高电平；在经过所述第一驱动信号和所述第二驱动信号之间死区时间后，所述第二驱动信号从逻辑低电平变为逻辑高电平，开始控制所述第二低边驱动管导通并放电，在经过低边延迟生成器的所述第二延迟时间之后，控制所述第一低边驱动管开启。