CN102148614B - 脉冲产生电路及方法、基准电压产生及其推动电路及方法 - Google Patents

Abstract

一种脉冲产生电路及其产生方法、基准电压的推动电路及其推动方法、基准电压产生电路及其产生方法，其中，所述脉冲产生电路包括延迟网络和逻辑单元，延迟网络由供电电源提供工作电压，对输入信号进行延迟，产生延迟信号，所述延迟信号相对于输入信号的延迟时间随所述供电电源的电压升高而减小，随所述供电电源的电压降低而增大；逻辑单元对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间。本发明能够防止基准电压的节点被过充或者充电不足。

Description

脉冲产生电路及方法、基准电压产生及其推动电路及方法

技术领域

本发明涉及电路设计领域，特别涉及脉冲产生电路及方法、基准电压产生电路及其推动电路及方法。

背景技术

在对存储器的字线进行读操作的时候，需要一基准电压，如图1所示，现有的一种基准电压产生电路包括补偿电路1、钳位电路2和推动电路3，基准电压节点Vout1的电压为所述基准电压。

请参阅图1，补偿电路1包括连接第一电源vdda的输入端，接收第一使能信号EN1的控制端和输出控制电压的输出端。钳位电路2包括第二晶体管21(第二晶体管21为PMOS晶体管)，该第二晶体管21的源极连接基准电压节点Vout1和补偿电路1的输出端，漏极接地，栅极接第二电源vddb。

请参阅图2并结合图1，推动电路3包括脉冲产生电路31和PMOS晶体管32。脉冲产生电路31包括延迟网络311、反相器312和逻辑单元313。延迟网络311为RC延迟网络，该延迟网络311的输出端与反相器312的输入端连接。反相器312的输出端与逻辑单元313的一个输入端连接。逻辑单元313的另一个输入端接收输入至延迟网络311输入端的第二使能信号EN2。逻辑单元313的输出端为脉冲产生电路31的输出端，也即，逻辑单元313的输出端与PMOS晶体管32的栅极连接。PMOS晶体管32的源极连接第一电源vdda，PMOS晶体管32的漏极连接基准电压节点Vout1。

请参阅图1，现有基准电压的产生过程是：第一使能信号EN1开启补偿电路1，在第一电源vdda的作用下，补偿电路1的输出端输出的控制电压上升，即补偿电路1对基准电压节点Vout1进行充电，随着基准电压节点Vout1的电压上升，钳位电路2的第二晶体管21的栅极与源极之间的电压(也就是vddb-Vout1)减小到小于该晶体管的阈值电压Vt，从而，第二晶体管21导通，导通后，基准电压节点Vout1的电压等于第二电源vddb的电压(第二晶体管21的栅极电压)与第二晶体管21的阈值电压Vt的绝对值之和(Vout1＝vddb+|Vt|)。

但是，通过补偿电路1对基准电压节点Vout1充电而导通第二晶体管21并使得基准电压节点Vout1的电压＝vddb+|Vt|，上述过程非常缓慢，因此，通过设置推动电路3来加速这一过程，使得基准电压节点Vout1的电压快速的升高并稳定在vddb+|Vt|。请参阅图1、图2并结合图3，推动电路3的工作过程如下：在补偿电路1对基准电压节点Vout1充电的过程中，延迟网络311对第二使能信号EN2进行延迟，延迟后的信号被反相器312反相而获得反相信号INV，接着，逻辑单元313对反相器312输出的反相信号INV和所述第二使能信号EN2进行与非运算，从而，获得脉冲信号Pulse，该脉冲信号Pulse使得PMOS晶体管32打开，从而，在推动电路3和补偿电路1的共同作用下，基准电压节点Vout1的电压快速的升高而使得钳位电路2的第二晶体管21导通，最终使得基准电压节点Vout1的电压快速的升高并稳定在vddb+|Vt|。

然而，上述电路中，当第一电源vdda的电压和第二电源vddb的电压较小的时候，推动电路3对基准电压节点Vout1的电压的增强作用有限，会使基准电压节点Vout1驱动不足(underdriven)；而当第一电源vdda的电压和第二电源vddb的电压较大时，推动电路3对基准电压节点Vout1的电压的增强作用很大，会使基准电压节点Vout1过驱动(overdriven)。

另外，能够迅速地产生预定电位的升压脉冲产生电路还可以参考中国专利申请第96119753.6号。

发明内容

本发明解决的是基准电压的节点过驱动或者驱动不足的问题。

为解决上述问题，本发明提供一种脉冲产生电路，该脉冲产生电路包括延迟网络和逻辑单元，延迟网络由供电电源提供工作电压，对输入信号进行延迟，产生延迟信号，所述延迟信号相对于输入信号的延迟时间随所述供电电源的电压升高而减小，随所述供电电源的电压降低而增大；逻辑单元对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间。

可选地，所述延迟网络包括第一延迟单元和第二延迟单元，所述供电电源包括第一电源和第二电源；所述第一延迟单元由第二电源提供工作电压，对所述输入信号进行延迟，产生中间信号，该中间信号相对于输入信号的延迟时间随所述第二电源的电压升高而减小，随所述第二电源的电压降低而增大；所述第二延迟单元由第一电源提供工作电压，对所述中间信号进行延迟，产生所述延迟信号，该延迟信号相对于中间信号的延迟时间随所述第一电源的电压升高而减小，随所述第一电源的电压降低而增大。

可选地，所述第一延迟单元和第二延迟单元分别包括多个级联的CMOS反相器，所述第一延迟单元和第二延迟单元的CMOS反相器的工作电压分别由所述第二电源和第一电源提供，所述第一延迟单元和第二延迟单元的CMOS反相器的个数总和为奇数个，所述逻辑单元为两输入端的与非门。

可选地，所述延迟网络包括第一延迟单元、电平转换单元和第二延迟单元，所述供电电源包括第一电源和第二电源；所述第一延迟单元由第二电源提供工作电压，对所述输入信号进行延迟，产生第一中间信号，该第一中间信号相对于输入信号的延迟时间随所述第二电源的电压升高而减小，随所述第二电源的电压降低而增大；所述电平转换单元转换所述第一中间信号的电压，产生第二中间信号；所述第二延迟单元由第一电源提供工作电压，对所述第二中间信号进行延迟，产生所述延迟信号，该延迟信号相对于第二中间信号的延迟时间随所述第一电源的电压升高而减小，随所述第一电源的电压降低而增大。

可选地，所述第一延迟单元和第二延迟单元分别包括多个级联的CMOS反相器，所述第一延迟单元和第二延迟单元的CMOS反相器的工作电压分别由所述第一电源和第二电源提供，所述第一延迟单元和第二延迟单元的CMOS反相器的个数总和为奇数个，所述逻辑单元为两输入端的与非门。

本发明还提供一种基准电压的推动电路，该推动电路包括前述的脉冲产生电路和晶体管，该脉冲产生电路用于产生控制所述晶体管导通的脉冲信号，在所述脉冲信号开启所述晶体管时，所述晶体管输出推动电压，所述推动电压缩短基准电压节点的电压上升的时间。

本发明还提供一种基准电压产生电路，包括补偿电路、钳位电路和所述的推动电路。

可选地，所述补偿电路包括输入端、输出端和控制端，所述输入端连接第一电源，所述输出端连接所述基准电压节点，所述补偿电路根据输入控制端的使能信号和第一电源而在输出端输出控制电压，所述控制电压用于开启所述钳位电路；所述钳位电路包括第二晶体管，该第二晶体管的栅极连接第二电源，源极连接所述基准电压节点，漏极接地。

本发明还提供一种脉冲产生方法包括：对输入信号进行延迟，产生延迟信号，该延迟信号相对于输入信号的延迟时间随供电电源的电压升高而减小，随所述供电电源的电压降低而增大；对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间。

本发明还提供一种基准电压的推动方法，该方法采用前述的脉冲产生方法产生脉冲信号；用所述脉冲信号控制晶体管的开或关，在所述脉冲信号开启所述晶体管时，所述晶体管输出推动电压，所述推动电压缩短基准电压节点的电压上升的时间。

另外，本发明还提供一种基准电压的推动方法的基准电压产生方法。

与现有技术相比，本发明的有益效果是：

1、由于延迟信号相对于输入信号的延迟时间随所述供电电源的电压升高而减小，随所述供电电源的电压降低而增大；因此，当对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号的脉冲宽度会随着所述供电电源电压的升高而变窄，随着供电电源电压的降低而变宽，所以，在补偿电路采用较大的电压对节点充电时，推动电路的脉冲产生电路产生的脉冲信号的脉宽较窄，推动电路对节点的增压作用较弱，基准电压的节点不会被过驱动。反之，当补偿电路采用较小的电压对节点充电时，推动电路的脉冲产生电路产生的信号的脉宽较宽，推动电路对节点的增压作用较强，基准电压的节点也不会驱动不足。

2、由于脉冲产生电路还包括有电平转换单元，这样，当第一延迟单元的输出电平与第二延迟单元的输入电平不一致时，电平转换单元能够将第一延迟单元的输出电平转换为适合第二延迟单元的输入电平。

附图说明

图1是现有技术的一种基准电压产生电路的结构示意图；

图2是图1所示脉冲产生电路的结构示意图图；

图3是图2所示第二使能信号EN2、反相信号INV和脉冲信号Pulse的时序关系图；

图4是本发明实施例的脉冲产生电路的电路图；

图5是本发明实施例基准电压产生电路的电路图；

图6是在供电电源的电压较大时，图4所示第二使能信号EN2、反相信号INV2和脉冲信号Pulse2的时序关系图；

图7是在供电电源的电压较小时，图4所示第二使能信号EN2、反相信号INV2和脉冲信号Pulse2的时序关系图。

具体实施方式

本发明的发明人发现，参考图1，当钳位电路2的第二电源vddb的电压和补偿电路1的第一电源vdda的电压较高时，需要缓慢的上拉基准电压节点Vout1的电压，以避免因上拉过快而导致基准电压节点Vout1过驱动；而当钳位电路2的第二电源vddb的电压和补偿电路1的第一电源vdda的电压较低时，需要快速的上拉基准电压节点Vout1的电压，以避免因上拉过慢而导致基准电压节点Vout1驱动不足(underdriven)。

但是，现有的延迟网络311采用RC延迟网络，由于RC延迟网络的延迟时间与电阻和电容有关，延迟时间不能变化，使得不论钳位电路2的第二电源vddb的电压和补偿电路1的第一电源vdda的电压较高或者低，推动电路3都以固定时间上拉基准电压节点Vout1的电压，这样，将导致基准电压节点Vout1过驱动或者驱动不足。

因此，如果脉冲产生电路产生的脉冲信号的脉宽可以随着脉冲产生电路的供电电源电压而变化，利用包括这样的脉冲产生电路的推动电路推动基准电压可以解决对基准电压的节点过驱动或者驱动不足的问题。

为此，本发明提供了一种脉冲产生电路，该脉冲产生电路包括延迟网络和逻辑单元，延迟网络由供电电源提供工作电压并对输入信号进行延迟，产生延迟信号，所述延迟信号相对于输入信号的延迟时间随所述供电电源的电压升高而减小，随所述供电电源的电压降低而增大；逻辑单元对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间。

对应的，本发明还提供一种脉冲产生方法包括：对输入信号进行延迟，产生延迟信号，该延迟信号相对于输入信号的延迟时间随供电电源的电压升高而减小，随所述供电电源的电压降低而增大；对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间。

下面结合附图和实施例对本发明实施方式进行详细的说明。本实施例中，与背景技术相同名称的元件采用同一标号。

请参阅图4、图5并结合图1，本实施例的脉冲产生电路31包括逻辑单元313、第一延迟单元314、第二延迟单元315和电平转换单元316。

第一延迟单元314由若干门电路级联而成，例如，门电路可以是CMOS反相器3141，第一延迟单元314的第一级CMOS反相器3141的输入端接收第二使能信号EN2(即脉冲产生电路的输入信号)。第一延迟单元314的CMOS反相器3141的工作电压由第二电源vddb提供。

第二延迟单元315也由若干门电路级联而成，所述门电路也可以是CMOS反相器3151。第二延迟单元315的CMOS反相器3151的工作电压由第一电源vdda提供。第二延迟单元315可以直接与第一延迟单元314连接，具体是，第二延迟单元315的第一级CMOS反相器3151与第一延迟单元314的最后一级CMOS反相器3141连接。

在本实施例中，为了使得第一延迟单元314的输出电平与第二延迟单元315的输入电平相适应，在第一延迟单元314与第二延迟单元315之间连接有电平转换单元316，具体是，电平转换单元316的输入端与第一延迟单元314最后一级的CMOS反相器3141的输出端连接，电平转换单元316的输出端与第二延迟单元315的第一级CMOS反相器3141输入端连接，而如果第一延迟单元314的输出电平与第二延迟单元315所要求的输入电平相适应，电平转换单元316就不需要采用，即第二延迟单元315直接与第一延迟单元314连接。

本实施例中，第一延迟单元314和第二延迟单元315的CMOS反相器的个数总和为奇数个，一方面，对输入的第二使能信号EN2进行延时；另一方面，对输入的第二使能信号EN2进行反相。

逻辑单元313可以为两输入端的与非门，其中一输入端与第二延迟单元315的最后一级CMOS反相器3151连接，另外一输入端用于接收输入的第二使能信号EN2，逻辑单元313的输出端与PMOS管32的栅极连接。

请参阅图4，本实施例脉冲产生电路的工作过程如下：

第二使能信号EN2输入第一延迟单元314的第一CMOS反相器3141，第一CMOS反相器3141将第二使能信号EN2延迟后输出给第二级CMOS反相器3141，这样逐级延迟后产生第一中间信号，该第一中间信号从最后一级CMOS反相器3141的输出端输出，此时，电平转换单元316对第一延迟单元314输出的第一中间信号进行电平转换而产生第二中间信号，使得第二中间信号的电平与第二延迟单元315的输入电平相适应，然后，电平转换单元316将第二中间信号输入至第二延迟单元315的第一级CMOS反相器3151，当然，不需要转换电平的时候，第一中间信号直接输入第二延迟单元315的第一级CMOS反相器3151。经过逐级延迟后产生反相信号INV2，反相信号INV2被传输至逻辑单元313的一输入端，逻辑单元313对第二延迟单元315输出的反相信号INV2和第二使能信号EN2进行与非运算，获得脉冲信号Pulse2。

需要指出的是，在CMOS反相器中，当CMOS反相器的负载电容一定时，CMOS反相器的延迟时间随着CMOS反相器的工作电压升高而减小，延迟时间随着工作电压的降低而增大。在实际应用中，可以根据需要延迟的时间来分别设定第一延迟单元314和第二延迟单元315的CMOS反相器的个数，但是，为了达到反相的目的，所述第一延迟单元314和第二延迟单元315的反相器的个数之和为奇数个。

下面以第二电源vddb提供的电压变化为例，进一步说明脉冲产生电路的工作过程：

结合图4和图6，当第二电源vddb的电压较大时，如大于预定电压(通常在此预定电压下，可以正常驱动基准电压节点，即不会驱动不足或过驱动)时，第一延迟单元314的CMOS反相器3141对第二使能信号EN2的延迟减小而产生反相信号INV2(如果图3显示的是第二电源vddb提供的电压为预定电压的情况，则可以理解为：图6的反相信号INV2是图3中的反相信号INV向左运动)，逻辑单元313对第二使能信号EN2和反相信号INV2进行与非运算后产生脉冲信号Pluse2，图6所示的脉冲信号Pluse2的脉冲宽度比图3所示的脉冲信号Pluse的脉冲宽度窄，也就是说，脉冲信号Pluse2的脉冲宽度相对于脉冲信号Pulse变窄；

结合图4和图7，当第二电源vddb的电压较小，如小于预定电压时，第一延迟单元314的CMOS反相器3141对第二使能信号EN2的延迟增大而产生反相信号INV2(可以理解为：图7的反相信号INV2是图3中的反相信号INV向右运动)，逻辑单元313对第二使能信号EN2和反相信号INV2进行与非运算后产生脉冲信号Pluse2，图7所示的脉冲信号Pluse2的脉冲宽度比脉冲信号Pluse的脉冲宽度宽，也就是说，脉冲信号Pluse2的脉冲宽度相对于脉冲信号Pulse变宽。

与上述脉冲产生电路3相对应，本发明提供了一种脉冲产生方法，该方法包括对输入信号进行延迟，产生延迟信号，该延迟信号相对于输入信号的延迟时间随供电电源的电压升高而减小，随所述供电电源的电压降低而增大；对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间。

请继续参阅图5和图4，本实施例的基准电压产生电路包括补偿电路1、钳位电路2和推动电路3。所述补偿电路1包括输入端、输出端和控制端，所述输入端连接第一电源vdda，所述输出端连接所述基准电压节点Vout1，所述补偿电路1根据输入控制端的使能信号EN1和第一电源vdda而在输出端输出控制电压，所述控制电压用于开启所述钳位电路2；所述钳位电路2包括第二晶体管21，该第二晶体管21的栅极连接第二电源vddb，源极连接所述基准电压节点Vout1，漏极接地。推动电路3包括脉冲产生电路31和晶体管32(在本实施例中晶体管32为PMOS管)，脉冲产生电路31可以为如图4所示的电路，用于产生控制晶体管32导通的脉冲信号，本实施例中，所述脉冲信号输入晶体管32的栅极，晶体管32的源极连接第一电源vdda，在所述脉冲信号开启晶体管32时，晶体管32的漏极输出推动电压，所述推动电压输入所述基准电压节点Vout1，用于缩短基准电压节点Vout1的电压上升的时间。

下面详细说明基准电压产生电路产生基准电压的过程：当第一电源vdda的电压较大时，补偿电路1使得节点Vout1达到vddb+|Vt|的时间较短，此时，对推动电路3的推动需求较小，相应地，由于第一电源vdda的电压较大，使得第二延迟单元315的延迟时间较小，如前所述，脉冲宽度就小，推动电路3的晶体管32的导通时间就短，因此，推动电路对基准电压节点Vout1增压作用较小，基准电压节点Vout1不会被过充；而当第一电源vdda的电压较小时，补偿电路1使得基准电压节点Vout1达到vddb+|Vt|的时间较长，此时，对推动电路3的推动需求较大，相应地，由于第一电源vdda的电压较小，第二延迟单元315的延迟时间较长，如前所述脉冲宽度较宽，推动电路3的晶体管32的导通时间较长，因此，推动电路3对基准电压节点Vout1的增压作用强，基准电压节点Vout1不会充电不足，当基准电压节点Vout1等于vddb+|Vt|，钳位电路2的第二晶体管21导通，Vout1始终等于vddb+|Vt|，从而产生基准电压；综上所述，推动电路3的推动能力(增压作用)能够随着第一延迟单元314的供电电压的变化而变化。

将本实施例的脉冲产生电路31和PMOS晶体管32组成的推动电路3与补偿电路1和钳位电路2一起产生基准电压时，如果第二电源vddb的电压较大，那么通过补偿电路1对基准电压节点Vout1充电的时间较长，但是一般情况下，需要的基准电压不是太高，因此，当第二电源vddb的电压较大时，第一延迟单元314的延迟时间较短，如前所述，脉冲信号Pulse2的脉冲宽度较小，推动电路3的PMOS晶体管32的导通时间短，推动电路3对基准电压节点Vout1的增压作用小，基准电压节点Vout1不会过充；而当第二电源vddb的电压较小时，补偿电路1将基准电压节点Vout1充电至vddb+|Vt|的时间就短，此时，由于第二电源vddb的电压较小，第一延迟单元314的延迟时间较大，脉冲信号Pulse2的脉冲宽度较宽，推动电路3的PMOS晶体管32导通的时间长，推动电路3对基准电压节点Vout1的增压作用大，基准电压节点Vout1不会充电不足。

综上所述，可以通过第一延迟单元314或者第二延迟单元315的工作电压(即供电电源的电压)控制延迟网络的延迟时间而使得具有该延迟网络的脉冲产生电路31的脉冲宽度随着供电电源的电压的变化而变化，从而，使得推动电路的晶体管的导通时间发生改变，进而，在产生基准电压的过程中上拉基准电压时，不会发生过驱动或者驱动不足的情况。

本发明还提供一种基准电压的推动电路，该推动电路包括前述脉冲产生电路31和晶体管32，该推动电路通过脉冲电路产生的脉冲信号控制晶体管32的导通或者截止，在所述脉冲信号开启所述晶体管32时，所述晶体管输出推动电压，晶体管32导通而缩短基准电压节点的电压上升的时间，使得基准电压节点Vout1快速的稳定在vddb+|Vt|，所述晶体管32输出推动基准电压节点的电压，脉冲电路31控制晶体管32的原理在前已经讲述，在此不再赘述。

本发明还提供一种基准电压的推动方法，该方法是采用前述脉冲产生方法产生脉冲信号，用所述脉冲信号控制晶体管的开或者关，在所述脉冲信号开启所述晶体管时，所述晶体管输出推动电压，该推动电压缩短基准电压节点的电压上升的时间。脉冲产生方法在前已经讲述，在此不再赘述。

另外，本发明还提供一种基准电压的产生方法，该方法通过补偿电路对基准电压节点充电，在充电的过程中，采用前述脉冲产生方法产生脉冲信号控制晶体管的开或者关，在所述脉冲信号开启所述晶体管时，所述晶体管输出推动电压，所述推动电压缩短基准电压节点的电压上升的时间。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (4)

1.一种基准电压产生电路，其特征在于，包括：脉冲产生电路、晶体管、补偿电路和钳位电路，该脉冲产生电路用于产生控制所述晶体管导通的脉冲信号，在所述脉冲信号开启所述晶体管时，所述晶体管输出推动电压，所述推动电压缩短基准电压节点的电压上升的时间；

所述补偿电路包括输入端、输出端和控制端，所述输入端连接第一电源，所述输出端连接所述基准电压节点，所述补偿电路根据所述控制端的使能信号和所述输入端的第一电源而在所述输出端输出控制电压，所述控制电压用于开启所述钳位电路；

所述钳位电路包括第二晶体管，该第二晶体管的栅极连接第二电源，源极连接所述基准电压节点，漏极接地；

所述脉冲产生电路包括：

延迟网络，由供电电源提供工作电压，对输入信号进行延迟，产生延迟信号，所述延迟信号相对于输入信号的延迟时间随所述供电电源的电压升高而减小，随所述供电电源的电压降低而增大；

逻辑单元，对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间；

所述延迟网络包括第一延迟单元和第二延迟单元，所述供电电源包括第一电源和第二电源；

所述第一延迟单元由第二电源提供工作电压，对所述输入信号进行延迟，产生中间信号，该中间信号相对于输入信号的延迟时间随所述第二电源的电压升高而减小，随所述第二电源的电压降低而增大；

所述第二延迟单元由第一电源提供工作电压，对所述中间信号进行延迟，产生所述延迟信号，该延迟信号相对于中间信号的延迟时间随所述第一电源的电压升高而减小，随所述第一电源的电压降低而增大。

2.如权利要求1所述的基准电压产生电路，其特征在于，所述第一延迟单元和第二延迟单元分别包括多个级联的CMOS反相器，所述第一延迟单元和第二延迟单元的CMOS反相器的工作电压分别由所述第二电源和第一电源提供，所述第一延迟单元和第二延迟单元的CMOS反相器的个数总和为奇数个；所述逻辑单元为两输入端的与非门。

3.一种基准电压产生电路，其特征在于，包括：脉冲产生电路、晶体管、补偿电路和钳位电路，该脉冲产生电路用于产生控制所述晶体管导通的脉冲信号，在所述脉冲信号开启所述晶体管时，所述晶体管输出推动电压，所述推动电压缩短基准电压节点的电压上升的时间；

所述补偿电路包括输入端、输出端和控制端，所述输入端连接第一电源，所述输出端连接所述基准电压节点，所述补偿电路根据所述控制端的使能信号和所述输入端的第一电源而在所述输出端输出控制电压，所述控制电压用于开启所述钳位电路；

所述钳位电路包括第二晶体管，该第二晶体管的栅极连接第二电源，源极连接所述基准电压节点，漏极接地；

所述脉冲产生电路包括：

延迟网络，由供电电源提供工作电压，对输入信号进行延迟，产生延迟信号，所述延迟信号相对于输入信号的延迟时间随所述供电电源的电压升高而减小，随所述供电电源的电压降低而增大；

逻辑单元，对所述输入信号和延迟信号进行逻辑运算，产生脉冲信号，所述脉冲信号的宽度为所述延迟信号相对于输入信号的延迟时间；

所述延迟网络包括第一延迟单元、电平转换单元和第二延迟单元，所述供电电源包括第一电源和第二电源；

所述第一延迟单元由第二电源提供工作电压，对所述输入信号进行延迟，产生第一中间信号，该第一中间信号相对于输入信号的延迟时间随所述第二电源的电压升高而减小，随所述第二电源的电压降低而增大；

所述电平转换单元转换所述第一中间信号的电压，产生第二中间信号；

所述第二延迟单元由第一电源提供工作电压，对所述第二中间信号进行延迟，产生所述延迟信号，该延迟信号相对于第二中间信号的延迟时间随所述第一电源的电压升高而减小，随所述第一电源的电压降低而增大。

4.如权利要求3所述的基准电压产生电路，其特征在于，所述第一延迟单元和第二延迟单元分别包括多个级联的CMOS反相器，所述第一延迟单元和第二延迟单元的CMOS反相器的工作电压分别由所述第二电源和第一电源提供，所述第一延迟单元和第二延迟单元的CMOS反相器的个数总和为奇数个；所述逻辑单元为两输入端的与非门。