CN106954123B - 功率管驱动系统和方法 - Google Patents

Abstract

提供了一种功率管驱动系统和方法，该系统包括功率管下管驱动电路部分和功率管上管驱动电路部分。功率管下管驱动电路部分被配置为通过控制经由第一开关电路对功率管下管的寄生电容充电的第一充电电流的大小来控制功率管下管在米勒平台的停留时间；和/或通过控制经由第二开关电路对功率管下管的寄生电容放电的第一放电电流的大小来控制功率管下管在米勒平台的停留时间。功率管上管驱动电路部分被配置为：通过控制经由第三开关电路对功率管上管的寄生电容放电的第二放电电流的大小来控制功率管上管在米勒平台的停留时间；和/或通过控制经由第四开关电路对功率管上管的寄生电容充电的第二充电电流的大小来控制功率管上管在米勒平台的停留时间。

Description

功率管驱动系统和方法

技术领域

本发明涉及电路领域，更具体地涉及一种功率管驱动系统和方法。

背景技术

当今，消费类电子市场要求电子设备更轻、更小、更薄的同时功能更多、更强大，这就要求电子设备中的电路集成度越来越高。集成电路技术的不断发展使得电子设备中的电路集成度的不断提高成为可能。但是，电子设备中的电路集成度的提高意味着电子设备中的芯片和印刷电路板(PCB)上的器件密度增加、电路之间的间距缩小，这导致电子设备中的电磁干扰(EMI)成为突出问题。

例如，D类音频功放因为具有高效率、低功耗的特点，而逐渐成为消费类电子市场广泛使用的技术。D类音频功放使用脉宽调制(PWM)技术，用模拟音频信号的幅度来调制一系列矩形脉冲的宽度。对于理想的D类音频功放，其功率管仅有导通和截止两种状态，因此它相对于A类和B类音频功放具有更高的效率。但是，由于D类音频功放的输出端到负载之间不可避免地存在电感(例如，芯片的绑定线、封装的管脚、PCB上的导线、以及喇叭都带电感)和电容等储能器件，所以如果D类音频功放的PWM输出信号在逻辑高电平和逻辑低电平之间的切换过程过快则必然会产生幅度较大且持续时间很短的过冲电压和浪涌电流。此时，D类音频功放的输出端到负载之间的导线便等效为天线，将过冲电压和浪涌电流产生的能量以电磁波的方式向外界辐射，导致辐射性电磁干扰。

根据基本的电磁场理论，D类音频功放的PWM输出信号在逻辑高电平和逻辑低电平之间的切换过程越快，过冲电压和浪涌电流的幅度就越大，由过冲电压和浪涌电流产生的能量也就越大，从而导致辐射性电磁干扰越大。此外，过冲电压还会恶化D类音频功放的总谐波失真(THD)，从而对D类音频功放的音质产生不利影响。更为严重的是，过大的过冲电压或浪涌电流可能会超出D类音频功放的功率管的最大耐电压和耐电流能力，从而导致D类音频功放的功率管的损毁。

为了有效抑制电子设备中的辐射性电磁干扰，除了改善电子设备中的PCB布局以外，还可以在电子设备的输出端设置LC型低通滤波器。然而，电感的运用会使电子设备的成本增加，这在竞争异常激烈的消费类电子市场中是应该尽量避免的。在实际应用中，希望在不使用电感或用价格较低的磁珠器件取代电感的条件下，电子设备中的辐射性电磁干扰也能达到国家或者国际认可的电磁兼容(EMC)标准。

发明内容

本发明提供了一种新颖的功率管驱动系统和方法，能够有效抑制由于功率管的输出信号在逻辑高电平和逻辑低电平之间的快速切换导致的辐射性电磁干扰。

根据本发明实施例的功率管驱动系统，包括与功率管下管的栅极连接的功率管下管驱动电路部分、以及与功率管上管的栅极连接的功率管上管驱动电路部分，其中，功率管下管驱动电路部分包括串行连接在电源电压和地之间的第一开关电路和第二开关电路，第一开关电路和第二开关电路之间的连接点与功率管下管的栅极连接，功率管上管驱动电路部分包括串行连接在电源电压和地之间的第三开关电路和第四开关电路，第三开关电路和第四开关电路之间的连接点与功率管上管的栅极连接，功率管下管驱动电路部分被配置为：在第一开关电路导通且第二开关电路截止期间，通过控制经由第一开关电路对功率管下管的寄生电容充电的第一充电电流的大小来控制功率管下管在米勒平台的停留时间，在第一开关电路截止且第二开关电路导通期间，通过控制经由第二开关电路对功率管下管的寄生电容放电的第一放电电流的大小来控制功率管下管在米勒平台的停留时间，功率管上管驱动电路部分被配置为：在第三开关电路导通且第四开关电路截止期间，通过控制经由第三开关电路对功率管上管的寄生电容放电的第二放电电流的大小来控制功率管上管在米勒平台的停留时间，在第三开关电路截止且第四开关电路导通期间，通过控制经由第四开关电路对功率管上管的寄生电容充电的第二充电电流的大小来控制功率管上管在米勒平台的停留时间，其中当第一开关电路导通且第二开关电路截止时，第三开关电路截止且第四开关电路导通，当第一开关电路截止且第二开关电路导通时，第三开关电路导通且第四开关电路截止。

根据本发明实施例的用于功率管驱动系统的功率管驱动方法，功率管驱动系统包括与功率管下管的栅极连接的功率管下管驱动电路部分、以及与功率管上管的栅极连接的功率管上管驱动电路部分，功率管下管驱动电路部分包括串行连接在电源电压和地之间的第一开关电路和第二开关电路，第一开关电路和第二开关电路之间的连接点与功率管下管的栅极连接，功率管上管驱动电路部分包括串行连接在电源电压和地之间的第三开关电路和第四开关电路，第三开关电路和第四开关电路之间的连接点与功率管上管的栅极连接，该功率管驱动方法包括：在第一开关电路导通且第二开关电路截止期间，通过控制经由第一开关电路对功率管下管的寄生电容充电的第一充电电流的大小来控制功率管下管在米勒平台的停留时间，在第一开关电路截止且第二开关电路导通期间，通过控制经由第二开关电路对功率管下管的寄生电容放电的第一放电电流的大小来控制功率管下管在米勒平台的停留时间，在第三开关电路导通且第四开关电路截止期间，通过控制经由第三开关电路对功率管上管的寄生电容放电的第二放电电流的大小来控制功率管上管在米勒平台的停留时间，在第三开关电路截止且第四开关电路导通期间，通过控制经由第四开关电路对功率管上管的寄生电容充电的第二充电电流的大小来控制功率管上管在米勒平台的停留时间，其中当第一开关电路导通且第二开关电路截止时，第三开关电路截止且第四开关电路导通，当第一开关电路截止且第二开关电路导通时，第三开关电路导通且第四开关电路截止。

根据本发明实施例的功率管驱动系统和方法，能够控制功率管上管和功率管下管在米勒平台的停留时间，从而能够有效抑制由于功率管上管和功率管上管之间的信号输出端的输出信号在逻辑高电平和逻辑低电平之间的快速切换导致的辐射性电磁干扰。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征。

图1示出了传统的功率管驱动电路的一部分的示例电路图；

图2示出了根据本发明实施例的功率管驱动系统的示例电路图；

图3示出了图2所示的功率管驱动系统中用于功率管下管的驱动电路部分的某些电压信号的时序图；

图4示出了图2所示的功率管驱动系统中用于功率管上管的驱动电路部分的某些电压信号的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本发明的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本发明的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本发明的主要技术创意。

对于诸如D类音频功放之类的电子设备而言，减缓其PWM输出信号在逻辑高电平和逻辑低电平之间的切换过程，即减缓PWM输出信号的下降沿和上升沿的斜率可以减小由于PWM输出信号在逻辑高电平和逻辑低电平之间的切换过程过快产生的过冲电压和浪涌电流，从而抑制辐射性电磁干扰。然而，电子设备的PWM输出信号的上升沿/下降沿的斜率过小将导致电子设备的THD和效率变差。

图1示出了传统的功率管驱动电路的一部分的示例电路图。在图1中，N1是功率管下管，P1是功率管上管，虚线方框内的电路是功率管驱动电路100。如图1所示，功率管驱动电路100包括反相器INV1和INV2、与非门NAND1和NAND2、以及延时模块1和2，并且其输入信号是PWM信号；功率管下管N1和功率管上管P1连接在电源电压和地之间，并且它们的集电极连接在一起作为信号输出端。图1所示的功率管驱动电路100的工作原理如下：

假定PWM信号最初为逻辑低电平，NAND1的输出信号为逻辑高电平，延时模块1对NAND1的输出信号进行延时生成的输出信号(即，功率管上管P1的驱动信号HS_G)也为逻辑高电平，功率管上管P1处于截止状态；INV1的输出信号为逻辑高电平，NAND2的输出信号为逻辑低电平，延时模块2对NAND2的输出信号进行延时生成的输出信号也为逻辑低电平，INV2的输出信号(即，功率管下管N1的驱动信号LS_G)为逻辑高电平，功率管下管P1处于导通状态。此时，信号输出端的输出信号OUT为逻辑低电平。

当PWM信号从逻辑低电平变为逻辑高电平时，NAND1的输出信号从逻辑高电平变为逻辑低电平，延时模块1对NAND1的输出信号进行延时生成的输出信号(即，功率管上管P1的驱动信号HS_G)也从逻辑高电平变为逻辑低电平，功率管上管P1从截止状态变为导通状态；INV1的输出信号从逻辑高电平变为逻辑低电平，NAND2的输出信号从逻辑低电平变为逻辑高电平，延时模块2对NAND2的输出信号进行延时生成的输出信号也从逻辑低电平变为逻辑高电平，INV2的输出信号(即，功率管下关N1的驱动信号)从逻辑高电平变为逻辑低电平，功率管下管N1从导通状态变为截止状态。此时，信号输出端的输出信号OUT从逻辑低电平变为逻辑高电平。

当PWM信号从逻辑高电平变为逻辑低电平时，NAND1的输出信号从逻辑低电平变为逻辑高电平，延时模块1对NAND1的输出信号进行延时生成的输出信号(即，功率管上管P1的驱动信号HS_G)也从逻辑低电平变为逻辑高电平，功率管上管P1从导通状态变为截止状态；INV1的输出信号从逻辑低电平变为逻辑高电平，NAND2的输出信号从逻辑高电平变为逻辑低电平，延时模块2对NAND2的输出信号进行延时生成的输出信号也从逻辑高电平变为逻辑低电平，INV2的输出信号(即，功率管下管N1的驱动信号LS_G)从逻辑低电平变为逻辑高电平，功率管上管N1从截止状态变为导通状态。此时，信号输出端的输出信号OUT从逻辑高电平变为逻辑低电平。

图1中所示的功率管下管N1和功率管上管P1不会同时处于导通状态，并且它们处于导通状态的时间间隔取决于延时模块1和延时模块2。另外，输出信号OUT从逻辑低电平变为逻辑高电平的上升时间由功率管上管P1从截止状态变为导通状态的状态切换过程中在米勒平台的停留时间决定或由功率管下管N1从导通状态变为截止状态的状态切换过程中在米勒平台的停留时间决定；输出信号OUT从逻辑高电平变为逻辑低电平的下降时间由功率管下管N1从截止状态变为导通状态的状态切换过程中在米勒平台的停留时间决定或由功率管上管P1从导通状态变为截止状态的状态切换过程中在米勒平台的停留时间决定；功率管上管P1和功率管下关N1在米勒平台的停留时间取决于驱动电路100的最后一级对功率管上管P1和功率管下管N1的栅极与漏极之间的寄生电容Cgd的充放电时间。

由于功率管驱动电路100的驱动能力是固定的，因此它会陷于一个两难的抉择：从抑制EMI的角度出发，需要较长的米勒平台的停留时间，但是这会使功率管上管P1和功率管下管N1从导通状态变为截止状态或从截止状态变为导通状态所需的时间较长，对电子设备的THD和效率造成负面影响；从提高电子设备的THD和效率角度出发，要尽量缩短功率管上P1和功率管下关N1从导通状态变为截止状态或从截止状态变为导通状态所需的时间，但这又会缩短功率管上管P1和功率管下管N1在米勒平台的停留时间，造成输出信号OUT的上升沿和下降沿陡峭，使EMI严重。

鉴于以上所述的一个或多个问题，本发明提供了一种新颖的功率管驱动系统，能够有效抑制由于功率管的输出信号在逻辑高电平和逻辑低电平之间的快速切换导致的辐射性电磁干扰。

图2示出了根据本发明实施例的功率管驱动系统的示例电路图。根据本发明实施例的功率管驱动系统200以PWM信号为输入信号，通过动态调整对功率管的驱动能力，来控制功率管在状态切换过程中在米勒平台的停留时间，从而控制包括功率管的电子设备的输出信号从逻辑低电平变为逻辑高电平时的上升沿以及从逻辑高电平变为逻辑低电平时的下降沿的斜率，抑制辐射性EMI。类似地，图2示出的功率管下管N1和功率管上管P1连接在电源电压和地之间，它们的集电极连接在一起作为信号输出端。

图3示出了图2所示的功率管驱动系统中用于功率管下管的驱动电路部分的某些电压信号的时序图。下面结合图2和图3，详细描述功率管驱动系统200中用于功率管下管N1的驱动电路部分。

如图2所示，用于功率管下管N1的驱动电路部分包括反相器INV1和INV2、与非门NAND2、下降沿延时模块、或门OR1、或非门NOR1、电流源I1和I2、开关管N3、N4和N7(也称为下拉管)、开关管P2和P3(也称为上拉管)、以及比较器CP1，其中：反相器INV1通过对PWM信号进行反相生成PWM信号的反信号PWM_N；NAND2通过对功率管上管P1的驱动信号HS_G和PWM_N信号进行逻辑与和逻辑非运算生成LS_0信号；下降沿延时模块通过对LS_0信号进行延时生成LS_PRE信号，该LS_PRE信号用于控制上拉管P2和下拉管N3的导通与截止，从而部分地控制功率管下管N1的驱动信号LS_G处于逻辑高电平或逻辑低电平；INV2通过PWM_N信号进行反相生成与PWM信号完全同步的PWM_0信号；CP1通过对参考电压VREF1和LS_G信号进行比较生成比较信号1；OR1通过对PWM_0信号和比较信号1进行逻辑或运算生成LS_PU信号；NOR1通过对比较信号1和PWM_N信号进行逻辑或非运算生成LS_PD信号；LS_PU信号用于控制上拉管P3的导通与截止，以在功率管下管N1从导通状态变为截止状态的过程中迅速减小功率管上管N1的驱动信号LS_G的逻辑电平；LS_PD信号用于控制下拉管N4的导通与截止，以在功率管下管N1从截止状态变为导通状态的过程中迅速提升功率管上管N1的驱动信号LS_G的逻辑电平；PWM信号的上升沿延时信号PWM_D用于控制下拉管N7的导通与截止，从而部分地控制功率管下管N1的导通与截止；电流源I1和电流源I2分别用于对功率管下管N1的寄生电容进行充电和放电。

应该明白的是，图2中示出的电流源I1和I2以及开关管N3、N4、N7、P2、和P3仅为示意性的。在实际电路中，作为电流源I1和I2的一个实施实例是电流镜，即由电流源I1和I2产生的电流可以是由电流镜对预定的参考电流进行镜像所产生的电流，作为电流源I1和I2的另一个实施实例是电阻，再一个实施实例是MOS管；开关管N3、N4、N7、P2、和P3可以被实现为传输门等其它类型的开关电路；比较器CP1可以由施密特触发器或反相器替代。

如图3所示，用于功率管下管N1的驱动电路部分的工作原理如下：

假定在t0时刻，PWM信号为逻辑高电平，PWM_D信号为逻辑高电平，且HS_G信号为逻辑低电平(即，功率管上管P1处于导通状态)；PWM_N信号为逻辑低电平，LS_0信号为逻辑高电平，LS_PRE信号也为逻辑高电平；PWM_0信号为逻辑高电平，LS_PU信号为逻辑高电平；LS_PD信号为逻辑低电平。此时，由于LS_PRE信号为逻辑高电平，上拉管P2处于截止状态，下拉管N3处于导通状态；由于LS_PU信号为逻辑高电平，上拉管P3处于截止状态；由于LS_PD信号为逻辑低电平，下拉管N4处于截止状态；由于PWM_D信号为逻辑高电平，下拉管N7处于截止状态；LS_G信号为逻辑低电平，功率管下管N1处于截止状态；信号输出端的输出信号OUT为逻辑高电平。

在t1时刻，PWM信号从逻辑高电平变为逻辑低电平，PWM_N信号从逻辑低电平变为逻辑高电平；从t1时刻到t2时刻，HS_G信号从逻辑低电平变为逻辑高电平(即，功率管上管P1从导通状态变为截止状态)，LS_0信号从逻辑高电平变为逻辑低电平；在t3时刻，LS_PRE信号从逻辑高电平变为逻辑低电平，下拉管N3从导通状态变为截止状态，上拉管P2从截止状态变为导通状态，电流I1对功率管下管N1的栅极与源极之间的寄生电容Cgs进行充电，使LS_G信号在t4时刻上升到功率管下管N1的阈值电压附近，此时功率管下管N1从截止状态变为导通状态并工作在饱和区；因为米勒效应，功率管下管N1的栅极与漏极之间的寄生电容Cgd增大为原来的若干倍，电流I1的绝大部分被用于对寄生电容Cgd进行充电，电流I1的极少部分被用于对寄生电容Cgs充电，因此功率管下管N1的栅极电压几乎不变从而进入米勒平台；输出信号OUT在此期间从VDD下降到0V。通过控制电流I1的大小，可以控制电流I1对寄生电容Cgd的充电时间，即功率管下管N1在米勒平台的停留时间(t4～t5)，这也是输出信号OUT从VDD下降到0V的时间。因为输出信号OUT的下降斜率由输出信号OUT的电压下降量(VDD-0)与下降时间的比值决定，因此控制输出信号OUT的下降时间即可控制输出信号OUT的下降斜率，从而达到抑制辐射性EMI的目的。

在t5时刻，输出信号OUT下降到接近0V，此后几乎不再变化，米勒过程结束。电流I1中所有对功率管下管N1的寄生电容Cgd进行充电的部分都流向寄生电容Cgs，LS_G信号相对于米勒平台时明显上升。但是，受限于电流I1较小，LS_G信号的上升速度仍然较慢。选取合适的VREF1值，使之能在不同条件下都能略高于米勒平台的电压，这样LS_G信号高于VREF1时，比较信号1从逻辑高电平变为逻辑低电平。此时，OR1的两个输入信号皆为逻辑低电平，因此LS_PU信号从逻辑高电平变为逻辑低电平，上拉管P3从截止状态变为导通状态，LS_G信号被快速拉升并在t6时刻达到VDD。与传统电路相比，在本实施例中，一旦功率管下管N1的驱动信号LS_G信号上升到VREF1后功率管下管N1很快变为完全导通状态，其总阻值(Rdson)也随之很快达到最小值，因此电子设备的THD和效率得到有效提升。

在t7时刻，PWM信号从逻辑低电平变为逻辑高电平，PWM_N从逻辑高电平变为逻辑低电平，LS_PU信号从逻辑低电平变为逻辑高电平，上拉管P3从导通状态变为截止状态。此时，HS_G信号仍保持为逻辑高电平，即功率管上管P1仍然处于截止状态。LS_0信号从逻辑低电平变为逻辑高电平，LS_PRE信号也随之从逻辑低电平变为逻辑高电平，上拉管P2从导通状态变为截止状态，下拉管N3则从截止状态变为导通状态。电流I2对功率管下管N1的寄生电容Cgs进行放电。此时，由于PWM_N信号从逻辑高电平变为逻辑低电平，LS_G信号仍为逻辑高电平，比较信号1为逻辑低电平，LS_PD信号从逻辑低电平变为逻辑高电平，下拉管N4从截止状态变为导通状态，下拉管N4与电流I2一起对功率管下管N1的寄生电容Cgs进行放电。选取合适大小的下拉管N4，使之能快速将LS_G信号拉到略低于VREF1电压，也就是米勒平台附近。这样，LS_G信号从VDD降到VREF1电压的时间被显著缩短，电子设备的THD和效率得到有效提升。

在t8时刻，随着LS_G信号被继续拉低至低于VREF1，比较信号1从逻辑低电平变为逻辑高电平，LS_PD信号从逻辑高电平变为逻辑低电平，下拉管N4从导通状态变为截止状态，只有电流I2对功率管下管N1的寄生电容Cgd继续放电。因为此时已在米勒平台，通过选取合适大小的电流I2，可以实现对米勒平台时间(t8～t9)的控制，从而控制输出信号OUT的上升斜率，达到抑制EMI的目的。

从t9到t10，LS_G信号继续下降到0V，功率管下管N1完全截止。

从t7时刻PWM信号从逻辑低电平变为逻辑高电平后经过一定的延时(该延时由上升沿延时模块1产生)，即在t11时刻PMW_D信号从逻辑低电平变为逻辑高电平，下拉管N7从截止状态变为导通状态。下拉管N7必须足够大以保证它的导通电阻很小，从而保证功率管下管N1的驱动信号，即栅极电压不会因为功率管上管P1导通瞬间通过寄生电容的耦合而被瞬间提高，从而避免功率管上下管同时导通、产生较大电流、造成功率管上/下管损毁。

从t11时刻开始经过一定延时到t12时刻(该延时由上升沿延时模块2产生)，HS_G信号开始下降，功率管上管P1逐渐从截止状态变为导通状态，开始下一个周期。

图4示出了图2所示的功率管驱动系统中用于功率管上管的驱动电路部分的某些电压信号的时序图。下面结合图2和图4，详细描述功率管驱动系统200中用于功率管上管P1的驱动电路部分。

如图2所示，用于功率管上管P1的驱动电路部分包括反相器INV4、INV5和INV6、与非门NAND1和NAND3、上升沿延时模块1和2、与门AND1、电流源I3和I4、开关管N5和N6(也称为下拉管)、开关管P4、P5和P6(也称为上拉管)、以及比较器CP2，其中：反相器INV4通过对功率管下管N1的驱动信号LS_G进行反相生成LS_1信号；上升沿延时模块1通过对PWM信号进行延时生成PWM_D信号；NAND1通过对LS_1信号和PWM_D信号进行逻辑与和逻辑非运算生成HS_0信号；上升沿延时信号通过对HS_0信号进行延时生成HS_1信号；INV5通过对HS_1信号进行反相生成HS_PRE信号，该HS_PRE信号用于控制上拉管P4和下拉管N5的导通与截止，从而部分地控制功率管上管P1的驱动信号HS_G处于逻辑高电平或逻辑低电平；INV6对HS_1信号进行反相生成HS_2信号；CP2对参考信号VREF2和HS_G信号进行比较生成比较信号2；AND1通过对HS_2信号和比较信号2进行逻辑与运算生成HS_PD信号；NAND3通过对HS_1信号和比较信号2进行逻辑与和逻辑非运算生成HS_PU信号；HS_PU信号用于控制上拉管P5的导通与截止，以在功率管上管P1从导通状态变为截止状态的过程中迅速提升功率管下管P1的驱动信号HS_G的逻辑电平；HS_PD信号用于控制下拉管N6的导通与截止，以在功率管上管P1从截止状态变为导通状态的过程中迅速减小功率管下管P1的驱动信号HS_G的逻辑电平；LS_PRE信号用于控制上拉管P6的导通与截止，从而部分地控制功率管上管P1的导通与截止；电流源I3和电流源I4分别用于对功率管上管P1的寄生电容进行放电和充电。

应该明白的是，图2中示出的电流源I3和I4以及开关管N5、N6、P4、和P5仅为示意性的。在实际电路中，作为电流源I3和I4的一个实施实例是电流镜，即由电流源I3和I4产生的电流可以是由电流镜对预定的参考电流进行镜像所产生的电流，作为电流源I3和I4的另一个实施实例是电阻，再一个实施实例是MOS管；开关管N5、N6、P4、和P5可以被实现为传输门等其它类型的开关电路；比较器CP2可以由施密特触发器或反相器替代。

如图4所示，用于功率管上管P1的驱动电路部分的工作原理如下：

假定t0时刻PWM信号为逻辑低电平，则功率管下管N1的驱动信号LS_G为逻辑高电平(即，功率管下管N1处于导通状态)，HS_PRE信号为逻辑低电平，功率管上管P1的驱动信号HS_G(即，栅极电压)为逻辑高电平(即，功率管上管P1处于截止状态)。此时，输出信号OUT为逻辑低电平。

在t1时刻，PWM信号从逻辑低电平变为逻辑高电平，LS_G信号开始下降至0V，功率管下管N1从导通状态变为截止状态。上升沿延时模块1确保在不同条件下功率管下管N1变到截止状态(t2时刻)后PWM_D信号才随着PWM信号从逻辑低电平变为逻辑高电平，此时NAND1的输出信号HS_0为逻辑低电平。因为上升沿延迟模块2的作用，HS_PRE信号再经过一定的延时在t3时刻才从逻辑低电平变为逻辑高电平。此时，上拉管P4从导通状态变为截止状态，下拉管N5从截止状态变为导通状态，电流I4对功率管上管P1的栅级与源极之间的寄生电容Cgs充电，HS_G信号下降至米勒平台，功率管下管P1从截止状态变为导通状态，输出信号OUT从逻辑低电平变为逻辑高电平。因此，上升沿延时模块2保证了从功率管下管N1变为截止状态到功率管上管P1变为导通状态之间有足够的死区时间(dead-time)。在功率管上管P1处于米勒平台期间仅有I4对寄生电容Cgd充电，因此选取合理的电流I4的大小，可以控制功率管上管P1在米勒平台的停留时间，从而控制输出信号OUT的上升斜率，抑制EMI。

在t5时刻，输出信号OUT上升到电源电压VDD附近，功率管上管P1退出米勒过程，其栅极电压(即，驱动信号HS_G)继续下降。当功率管上管P1的驱动信号HS_G低于参考电压VREF2后，比较器CP2的输出信号，即比较信号2从逻辑低电平变为逻辑高电平。此时，因为HS_PRE信号仍然为逻辑高电平，所以AND1的输出信号HS_PD从逻辑低电平变为逻辑高电平，下拉管N6从截止状态变为导通状态。选取合适的下拉管N6的尺寸，使其导通电阻(Ron)较小，可以将HS_G信号迅速下拉到地。这样，功率管上管P1可快速变为完全导通状态，其总阻值(Rdson)达到最小，有利于提高电子设备的THD和效率。

从t5到t7时刻之前，开关管N5和N6将保持导通状态，直到t7时刻PWM信号从逻辑高电平变为逻辑低电平。HS_PRE信号和HS_PD信号随着PWM信号很快从逻辑高电平变为逻辑低电平。开关管N5和N6从导通状态变为截止状态，开关管P4从截止状态变为导通状态。因为NAND3的两个输入信号此时皆为逻辑低电平，所以其输出信号HS_PU也从逻辑高电平变为逻辑低电平，开关管P5从截止状态变为导通状态。选取合适的开关管P5的尺寸，使其总阻值(Ron)较小，可以将HS_G信号迅速拉高。这个过程的目的是为了大大缩短功率管上管P1的驱动信号，即栅极电压从低上升到VREF2的时间，有利于提高电子设备的THD和效率。

从t7时刻到t8时刻，随着HS_G信号被继续拉高至高于VREF2，比较信号2从逻辑高电平变为逻辑低电平，HS_PU信号从逻辑低电平变为逻辑高电平，开关管P5从导通状态变为截止状态。此时，仅有电流I3对功率管上管P1的寄生电容Cgd放电。选取合理的电流I3的大小，可以控制功率管上管P1在米勒平台的停留时间，从而控制输出信号OUT下降的斜率，从而抑制EMI。

从t9时刻到t10时刻，HS_G信号因为电流I3对功率管上管P1的寄生电容Cgd的放电而继续上升直至到达电源电压VDD，功率管上管P1彻底变为截止状态。

PWM信号在t7时刻逻辑高电平变为逻辑低电平后经过一个下降沿延时，LS_PRE信号从逻辑高电平变为逻辑低电平(t11时刻)，上拉管P6从截止状态变为导通状态，将功率管上管P1的驱动信号Hs_G，即栅极电压牢牢固定在高电位。这样，当LS_G信号开始上升时，功率管上管P1也不会因为耦合而导通，此后开始下一个周期。

这里，需要说明的是，电流I1和电流I2的大小与功率管下管N1的寄生电容Cgs和Cgd的大小、以及功率管下管N1从截止状态变为导通状态时的状态切换速度和从导通状态变为截止状态时的状态切换速度有关；电流I3，和电流I4的大小与功率管上管P1的寄生电容Cgs和Cgd的大小、以及功率管下管P1从截止状态变为导通状态时的状态切换速度和从导通状态变为截止状态时的状态切换速度有关；功率管上管P1和功率管下管N1的状态切换速度取决于包括功率管的电子设备的EMI、THD和效率的指标和折中。

因此，在实际应用中，如果功率管上管P1和功率管下管N1的寄生电容几乎相等，并且它们的状态切换速度相等，那么电流I1与电流I4的大小可以相等，电流I2与电流I3的大小可以相等；另外，受电路结构的影响，功率管上管P1或功率管下管N1从截止状态变为导通状态的状态切换时间与从导通状态变为截止状态的状态切换时间未必相同，所以电流I1可以与电流I2大小不同，而电流I3也可以与电流I4大小不同。

另外，参考电压VREF1与参考电压VREF2的大小与电源电压VDD的大小、以及功率管上管P1的阈值电压、以及功率管下管N1的阈值电压有关。不过，因为目前市场上的大多数D类芯片的电源电压都不小于3V，在这样的前提下参考电压VREF1是小于参考电压VREF2的。在以上所述的功率管驱动系统中，可以通过检测功率管上管和功率管下管的栅端电压来判定输出信号OUT是在从逻辑高电平到逻辑低电平或从逻辑低电平到逻辑高电平的翻转期间还是刚结束翻转，并在不同期间动态采用不同的栅极驱动能力来对功率管上管和功率管下管进行驱动。在输出信号OUT翻转期间，采用较弱的驱动电路来实现较缓的翻转，即控制输出信号OUT的上升沿/下降沿的斜率在合理范围内；在输出信号OUT翻转刚结束时则增大驱动能力，使得这期间功率管上管或功率管下管的栅极电压被快速拉到稳态，通过加快功率管上/下管的总阻值(Rdson)达到最小值的变化过程来提高THD和效率。

从以上描述可以看出，根据本发明实施例的功率管驱动系统(例如，功率管驱动系统200)，包括与功率管下管(例如，功率管N1)的栅极连接的功率管下管驱动电路部分、以及与功率管上管(例如，功率管P1)的栅极连接的功率管上管驱动电路部分，其中，功率管下管驱动电路部分包括串行连接在电源电压和地之间的第一开关电路(例如，开关管P2)和第二开关电路(例如，开关管N3)，第一开关电路和第二开关电路之间的连接点与功率管下管的栅极连接，功率管上管驱动电路部分包括串行连接在电源电压和地之间的第三开关电路(例如，开关管P4)和第四开关电路(例如，开关管N5)，第三开关电路和第四开关电路之间的连接点与功率管上管的栅极连接，功率管下管驱动电路部分被配置为：在第一开关电路导通且第二开关电路截止期间(例如，t3时刻到t7时刻)，通过控制经由第一开关电路对功率管下管的寄生电容充电的第一充电电流(例如，电流I1)的大小来控制功率管下管在米勒平台的停留时间(例如，t2时刻到t4时刻)，在第一开关电路截止且第二开关电路导通期间(例如，t7时刻到t12时刻)，通过控制经由第二开关电路对功率管下管的寄生电容放电的第一放电电流(例如，电流I2)的大小来控制功率管下管在米勒平台的停留时间，功率管上管驱动电路部分被配置为：在第三开关电路导通且第四开关电路截止期间(例如，t3时刻到t7时刻)，通过控制经由第三开关电路对功率管上管的寄生电容放电的第二放电电流(例如，电流I3)的大小来控制功率管上管在米勒平台的停留时间(例如，t4时刻到t5时刻)，在第三开关电路截止且第四开关电路导通期间(例如，t8时刻到t11时刻)，通过控制经由第四开关电路对功率管上管的寄生电容充电的第二充电电流(例如，电流I4)的大小来控制功率管上管在米勒平台的停留时间，其中当第一开关电路导通且第二开关电路截止时，第三开关电路截止且第四开关电路导通，当第一开关电路截止且第二开关电路导通时，第三开关电路导通且第四开关电路截止。

本发明可以以其他的具体形式实现，而不脱离其精神和本质特征。例如，特定实施例中所描述的算法可以被修改，而系统体系结构并不脱离本发明的基本精神。因此，当前的实施例在所有方面都被看作是示例性的而非限定性的，本发明的范围由所附权利要求而非上述描述定义，并且，落入权利要求的含义和等同物的范围内的全部改变从而都被包括在本发明的范围之中。

Claims (10)

1.一种功率管驱动系统，包括与功率管下管的栅极连接的功率管下管驱动电路部分、以及与功率管上管的栅极连接的功率管上管驱动电路部分，其中：

所述功率管下管驱动电路部分包括串行连接在电源电压和地之间的第一开关电路和第二开关电路，所述第一开关电路和所述第二开关电路之间的连接点与所述功率管下管的栅极连接，

所述功率管上管驱动电路部分包括串行连接在电源电压和地之间的第三开关电路和第四开关电路，所述第三开关电路和所述第四开关电路之间的连接点与所述功率管上管的栅极连接，

所述功率管下管驱动电路部分被配置为：

在所述第一开关电路导通且所述第二开关电路截止期间，通过控制经由所述第一开关电路对所述功率管下管的寄生电容充电的第一充电电流的大小来控制所述功率管下管在米勒平台的停留时间，

在所述第一开关电路截止且所述第二开关电路导通期间，通过控制经由所述第二开关电路对所述功率管下管的寄生电容放电的第一放电电流的大小来控制所述功率管下管在米勒平台的停留时间，

所述功率管上管驱动电路部分被配置为：

在所述第三开关电路导通且所述第四开关电路截止期间，通过控制经由所述第三开关电路对所述功率管上管的寄生电容放电的第二放电电流的大小来控制所述功率管上管在米勒平台的停留时间，

在所述第三开关电路截止且所述第四开关电路导通期间，通过控制经由所述第四开关电路对所述功率管上管的寄生电容充电的第二充电电流的大小来控制所述功率管上管在米勒平台的停留时间，其中

当所述第一开关电路导通且所述第二开关电路截止时，所述第三开关电路截止且所述第四开关电路导通，

当所述第一开关电路截止且所述第二开关电路导通时，所述第三开关电路导通且所述第四开关电路截止。

2.如权利要求1所述的功率管驱动系统，其中，所述功率管下管驱动电路部分还包括串行连接在电源电压和地之间的第五开关电路和第六开关电路，所述第五开关电路和所述第六开关电路之间的连接点与所述功率管下管的栅极连接，

所述功率管下管驱动电路部分还被配置为：

生成指示所述功率管下管的栅极电压和第一参考电压之间的大小比较关系的第一比较信号，

在所述第一开关电路导通且所述第二开关电路截止期间，保持第六开关电路处于截止状态，并在所述第一比较信号指示所述功率管下管的栅极电压大于所述第一参考电压时控制所述第五开关电路从截止状态变为导通状态，

在所述第一开关电路从导通状态变为截止状态且所述第二开关电路从截止状态变为导通状态时，控制所述第五开关电路从导通状态变为截止状态并控制所述第六开关从截止状态变为导通状态，并且

在所述第一开关电路截止且所述第二开关电路导通期间，保持所述第五开关处于截止状态，并在所述第一比较信号指示所述功率管下管的栅极电压小于所述第一参考电压时控制所述第六开关电路从导通状态变为截止状态。

3.如权利要求1所述的功率管驱动系统，其中，所述功率管上管驱动电路部分还包括串行连接在电源电压和地之间的第七开关电路和第八开关电路，所述第七开关电路和所述第八开关电路之间的连接点与所述功率管上管的栅极连接，

所述功率管上管驱动电路部分还被配置为：

生成指示所述功率管上管的栅极电压和第二参考电压之间的大小比较关系的第二比较信号，

在所述第三开关电路截止且所述第四开关电路导通期间，保持所述第七开关电路处于截止状态，并在所述第二比较信号指示所述功率管上管的栅极电压小于所述第二参考电压时控制所述第八开关电路从截止状态变为导通状态，

在所述第三开关电路从截止状态变为导通状态且所述第四开关电路从导通状态变为截止状态时，控制所述第七开关电路从截止状态变为导通状态，并控制所述第八开关电路从导通状态变为截止状态，

在所述第三开关电路导通且所述第四开关电路截止期间，在所述第二比较信号指示所述功率管下管的栅极电压大于所述第二参考电压时控制所述第七开关电路从导通状态变为截止状态，并保持所述第八开关电路处于截止状态。

4.如权利要求2所述的功率管驱动系统，其中，所述功率管下管驱动电路部分还被配置为通过对第一脉宽调制信号进行反相生成第二脉宽调制信号，并且基于所述第二脉宽调制信号和所述功率管上管驱动电路部分生成的功率管上管驱动信号生成用于控制所述第一开关电路和所述第二开关电路的导通与截止的信号。

5.如权利要求3所述的功率管驱动系统，其中，所述功率管上管驱动电路部分还被配置为通过对第一脉宽调制信号进行延时生成第三脉宽调制信号，并且基于所述第三脉宽调制信号和所述功率管下管驱动电路部分生成的功率管下管驱动信号的反相信号生成用于控制所述第三开关电路和所述第四开关电路的导通与截止的信号。

6.如权利要求4所述的功率管驱动系统，其中，所述功率管下管驱动电路部分还被配置为基于所述第二脉宽调制信号和所述第一比较信号生成用于控制所述第五开关电路和所述第六开关电路的导通与截止的信号。

7.如权利要求5所述的功率管驱动系统，其中，所述功率管上管驱动电路部分还被配置为基于所述第三脉宽调制信号、所述功率管下管驱动电路部分生成的功率管下管驱动信号的反相信号、以及所述第二比较信号生成用于控制所述第七开关电路和所述第八开关电路的导通与截止的信号。

8.如权利要求4所述的功率管驱动系统，其中，所述功率管下管驱动电路部分还包括第九开关电路，所述第九开关电路的集电极与所述功率管下管的栅极连接，所述功率管下管驱动电路部分还被配置为基于第三脉宽调制信号控制所述第九开关电路的导通与截止，其中，所述第三脉宽调制信号是由所述功率管上管驱动电路部分通过对所述第一脉宽调制信号进行延时生成的。

9.如权利要求5所述的功率管驱动系统，其中，所述功率管上管驱动电路部分还包括第十开关电路，所述第十开关电路的集电极与所述功率管上管的栅极连接，所述功率管上管驱动电路部分还被配置为基于第二脉宽调制信号和所述功率管上管驱动电路部分生成的功率管上管驱动信号生成用于控制所述第十开关电路的导通与截止的信号，其中，所述第二脉宽调制信号是由所述功率管下管驱动电路部分通过对所述第一脉宽调制信号进行反相生成的。

10.一种用于功率管驱动系统的功率管驱动方法，所述功率管驱动系统包括与功率管下管的栅极连接的功率管下管驱动电路部分、以及与功率管上管的栅极连接的功率管上管驱动电路部分，所述功率管下管驱动电路部分包括串行连接在电源电压和地之间的第一开关电路和第二开关电路，所述第一开关电路和所述第二开关电路之间的连接点与所述功率管下管的栅极连接，所述功率管上管驱动电路部分包括串行连接在电源电压和地之间的第三开关电路和第四开关电路，所述第三开关电路和所述第四开关电路之间的连接点与所述功率管上管的栅极连接，该功率管驱动方法包括：

在所述第一开关电路导通且所述第二开关电路截止期间，通过控制经由所述第一开关电路对所述功率管下管的寄生电容充电的第一充电电流的大小来控制所述功率管下管在米勒平台的停留时间，

在所述第一开关电路截止且所述第二开关电路导通期间，通过控制经由所述第二开关电路对所述功率管下管的寄生电容放电的第一放电电流的大小来控制所述功率管下管在米勒平台的停留时间，

在所述第三开关电路导通且所述第四开关电路截止期间，通过控制经由所述第三开关电路对所述功率管上管的寄生电容放电的第二放电电流的大小来控制所述功率管上管在米勒平台的停留时间，

在所述第三开关电路截止且所述第四开关电路导通期间，通过控制经由所述第四开关电路对所述功率管上管的寄生电容充电的第二充电电流的大小来控制所述功率管上管在米勒平台的停留时间，其中

当所述第一开关电路导通且所述第二开关电路截止时，所述第三开关电路截止且所述第四开关电路导通，

当所述第一开关电路截止且所述第二开关电路导通时，所述第三开关电路导通且所述第四开关电路截止。

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