CN101771384B - 无死区时间的功率放大器输出级电路 - Google Patents

Abstract

无死区时间的功率放大器输出级电路，涉及电子技术。本发明包括串联的第一功率管(1)和第二功率管(2)，以及分别连接到两个功率管控制端的第一驱动电路(10)和第二驱动电路(20)，Q点为输出端，第一驱动电路(10)包括串联的第一驱动管(11)和第二驱动管(12)；第二驱动电路(20)包括串联的第三驱动管(21)和第四驱动管(22)。本发明可以去除此失真，减小系统的总谐波失真。

Description

无死区时间的功率放大器输出级电路

技术领域

本发明涉及电子技术，特别涉及一种功率放大器的输出级电路。

背景技术

在功率放大器中习惯上将两个功率管串联以构成输出级，每个功率管都有一端接到输出端。驱动电路给功率管的控制端提供合适的驱动信号。在D类放大器中，其功率管必须工作于开关状态，所以功率管多采用FET(场效应管)。由于功率管串联，所以应当避免同时工作，以免引起输出级过流而对功率管造成损坏。因此，在设计驱动电路时就会引入所谓的死区时间，控制功率管不会同时导通。但是，此死区时间将会引起输出信号的失真。

D类放大器包含积分器，脉宽调制器，栅极驱动，电平转换器，MOSFETs和低通滤波器。电路需要一个死区时间，给两个功率管提供对称的延时可以减小失真。但是，死区时间仍然会引起很多的噪声。

发明内容

本发明所要解决的技术问题是，提供一种具有无死区时间特性的功率放大器输出级电路，以解决现有技术的噪声以及失真的问题。

本发明解决所述技术问题采用的技术方案是，无死区时间的功率放大器输出级电路，包括串联的第一功率管和第二功率管，以及分别连接到两个功率管控制端的第一驱动电路和第二驱动电路，Q点为输出端，第一驱动电路包括串联的第一驱动管和第二驱动管，电压为Vboost的第一辅助电源通过第一驱动管和第二驱动管接Q点，第一驱动管和第二驱动管的连接点接第一功率管的栅极，第一功率管的输入端接高电平，输出端接Q点；

第二驱动电路包括串联的第三驱动管和第四驱动管，电压为Vdd的第二辅助电源通过第三驱动管和第四驱动管接地，第三驱动管和第四驱动管的连接点接第二功率管的栅极，第二功率管的输出端接地，输入端接Q点；

其中，第一功率管和第二功率管的寄生电容相同；阈值电压也相同，为Vth，第一驱动管的导通电阻为Ron11，第二驱动管的导通电阻为Ron12，第三驱动管的导通电阻为Ron21，第四驱动管的导通电阻为Ron22，各项参数满足下列两式：

$\frac{R_{\mathrm{on}12}}{R_{\mathrm{on}12}+R_{\mathrm{on}21}}=\frac{V_{\mathrm{th}}}{\mathrm{Vboost}}$

$\frac{R_{\mathrm{on}22}}{R_{\mathrm{on}11}+R_{\mathrm{on}22}}=\frac{V_{\mathrm{th}}}{\mathrm{Vdd}}.$

本发明颠覆了推挽输出必需死区时间的成见。在已有的技术中，即使有引入信号失真等缺点，应用中通常都必须有死区时间。本发明的输出不再需要死区时间，现有技术因为有死区时间，使输出的失真增大。本发明可以去除此失真，减小系统的总谐波失真(THD)。现有技术必须有一个专用电路产生死区时间。使用新技术后，可以去除此电路，降低电路的复杂度，减小成本。非叠加时钟电路受工艺影响大，死区时间大小不易控制，降低系统性能的一致性。本发明不涉及器件参数的绝对值，所以受工艺波动的影响小，能提高系统的稳定性、一致性和成品率。

以下结合附图和具体实施方式对本发明作进一步的说明。

附图说明

图1是本发明的电路图。

图2为现有技术输出上升沿的波形图。

图3为现有技术输出下降沿的波形图。

图4为本发明输出上升沿的波形图。

图5为本发明输出下降沿的波形图。

具体实施方式

参见图1。

本发明通过驱动电路在同时输入相反的输入信号时促使功率管的阈值电压从相反方向同时相交实现无死区时间，因此不再要求为了特别考虑功率管而增加死区时间的时延电路。

实现这一目的的推挽式功率放大器输出级电路，包含：

串联的第一功率管1和第二功率管2，以及分别连接到两个功率管控制端的第一驱动电路11和第二驱动电路12；

功率管具有阈值电压，当控制端电压高于阈值电压Vth时，功率管导通，低于阈值电压，功率管不导通。

两个驱动电路接收输入信号，并控制各自的功率管作出对输入信号的响应。当收到合适的输入信号时，驱动电路促使功率管的控制电压从相反方向同时相交达到阈值电压。一个功率管被打开时，另一个功率管被关断，避免了功率管同时导通，也避免了死区时间。本发明基于这样的事实：当控制电压经过阈值电压，功率管的打开和关断并非瞬间发生，而是经过一个短的转换时间。因为避免了功率管同时导通，这就允许了功率管可以同时处于这个转换状态。当控制信号都很大且按相反方向变化时尤其如此。

理想的情形是，驱动电路收到同步的反向输入信号，信号之间的时差在几个纳秒之内。这样就简化了驱动电路的设计。当然，也可以为驱动电路的非同步输入信号建立适当的延时。本文中，反向输入信号应理解为反向的阶跃或有一定坡度的输入信号，一个信号由高变为低，另一个信号则由低变为高。

本发明颠覆了推挽输出必需死区时间的成见。在已有的技术中，即使有引入信号失真等缺点，应用中通常都必须有死区时间。

在本发明如图1的一个首选实施例中，

第一驱动电路10包括串联的第一驱动管11和第二驱动管12，电压为Vboost的第一辅助电源通过第一驱动管11和第二驱动管12接Q点，第一驱动管11和第二驱动管12的连接点接第一功率管1的栅极，第一功率管1的输入端接高电平，输出端接Q点；

第二驱动电路20包括串联的第三驱动管21和第四驱动管22，电压为Vdd的第二辅助电源通过第三驱动管21和第四驱动管22接地，第三驱动管21和第四驱动管22的连接点接第二功率管2的栅极，第二功率管2的输出端接地，输入端接Q点；

本发明的参数要求第二驱动管12的导通电阻Ron12与第二驱动管12、第三驱动管21电阻之和的比值大体上等于阈值电压Vth与第一辅助电源电压Vboost的比值，即

$\frac{R_{\mathrm{on}12}}{R_{\mathrm{on}12}+R_{\mathrm{on}21}}=\frac{V_{\mathrm{th}}}{\mathrm{Vboost}}$

此处的电阻为驱动管导通时的漏源电阻，第一辅助电源为第一驱动电路的辅助电源。第一和第二辅助电源不一定等于功率管的电源电压。

同样，第四驱动管22的电阻与第一驱动管11、第四驱动管22电阻之和的比值大体上等于阈值电压与第二辅助电源电压Vdd的比值。即：

$\frac{R_{\mathrm{on}22}}{R_{\mathrm{on}11}+R_{\mathrm{on}22}}=\frac{V_{\mathrm{th}}}{\mathrm{Vdd}}$

这一比值给出了驱动电路给功率管的控制信号的适当的时序。

在功率管1和2相同的情形下，寄生电容也相等，即：Cgdh＝Cgdl、Cgsh＝Cgsl。当功率输出级输出Vout由高到低，则要求VinHigh输入低，VinLow输入高。为了避免功率管1和2同时处于导通状态，要求驱动电路10和20的输出电压同时为功率管1和2的阈值电压Vth。这样就有：

$\frac{\mathrm{Vboost}-V_{\mathrm{th}}}{1/R_{\mathrm{on}12}}=\frac{V_{\mathrm{th}}}{1/R_{\mathrm{on}21}}$

等效于

$\frac{R_{\mathrm{on}12}}{R_{\mathrm{on}12}+R_{\mathrm{on}21}}=\frac{V_{\mathrm{th}}}{\mathrm{Vboost}}$

同样

$\frac{R_{\mathrm{on}22}}{R_{\mathrm{on}11}+R_{\mathrm{on}22}}=\frac{V_{\mathrm{th}}}{\mathrm{Vdd}}$

由于驱动管的比例满足上述关系，则会有功率管栅极电压从0充电到Vth的时间和从Vdd/Vboost放电到Vth的时间相等。这样，在同时开关功率管的过程中，两个功率管的栅极电压总是同时达到Vth。这就意味着两个功率管总是同时开关，且状态相反，所以没有同时导通的状态，也没有死区时间。

本发明在实施时，适当增加驱动管11和21的导通电阻可以增加电路的鲁棒性。

参见图2---5。

四个图中，波形的排列顺序一样，从上到下分别为节点VinLow、VinHigh、Vgl、Vgh和Vout的电压波形。

在现有技术中VinLow和VinHigh在变化时，必须使两者先同时为高，再使其一下降。VinLow和VinHigh同时为高的时间即死区时间。在死区时间，Vout不能输出一个确定的电压。本发明的技术，VinLow和VinHigh可以同时变化，没有死区时间。

Claims (1)

1.无死区时间的功率放大器输出级电路，包括串联的第一功率管(1)和第二功率管(2)，以及分别连接到两个功率管控制端的第一驱动电路(10)和第二驱动电路(20)，Q点为输出端，其特征在于：

第一驱动电路(10)包括串联的第一驱动管(11)和第二驱动管(12)，电压为Vboost的第一辅助电源通过第一驱动管(11)和第二驱动管(12)接Q点，第一驱动管(11)和第二驱动管(12)的连接点接第一功率管(1)的栅极，第一功率管(1)的输入端接高电平，输出端接Q点；

第二驱动电路(20)包括串联的第三驱动管(21)和第四驱动管(22)，电压为Vdd的第二辅助电源通过第三驱动管(21)和第四驱动管(22)接地，第三驱动管(21)和第四驱动管(22)的连接点接第二功率管(2)的栅极，第二功率管(2)的输出端接地，输入端接Q点；

所述第一驱动管(11)和第三驱动管(21)为PMOS管，第二驱动管(12)和第四驱动管(22)为NMOS管；

其中，第一功率管(1)和第二功率管(2)的寄生电容相同；阈值电压也相同，为V_th，第一驱动管(11)的导通电阻为R_on11，第二驱动管(12)的导通电阻为R_on12，第三驱动管(21)的导通电阻为R_on21，第四驱动管(22)的导通电阻为R_on22，各项参数满足下列两式：

$\frac{R_{\mathrm{on}12}}{R_{\mathrm{on}12}+R_{\mathrm{on}12}}=\frac{V_{\mathrm{th}}}{\mathrm{Vboost}}$

$\frac{R_{\mathrm{on}22}}{R_{\mathrm{on}11}+R_{\mathrm{on}22}}=\frac{V_{\mathrm{th}}}{\mathrm{Vdd}}.$

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