CN102664617B - 一种驱动容性负载的有源下拉电路 - Google Patents

一种驱动容性负载的有源下拉电路 Download PDF

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Abstract

本发明公开了一种驱动容性负载的有源下拉电路，包括：输入单元，连接于驱动单元，用于将输入信号转换为差分信号；驱动单元，连接于延迟单元，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；以及延迟单元，用于对输出信号进行延时之后控制驱动单元中的驱动电流源，实现输出从高电平切换到低电平时，对负载电容快速放电；从低电平切换到高电平时，对负载电容快速充电；完成输出信号在高电平和低电平之间的快速切换。本发明在不增加功耗、没有明显增加电路面积与复杂度的情况下，实现了对容性负载的快速驱动，具有电路简单、低功耗、工作速度快、驱动能力强等优点。

Description

一种驱动容性负载的有源下拉电路
技术领域
本发明涉及集成电路设计领域，尤其涉及一种驱动容性负载的有源下拉电路，用以驱动电容、互连线、晶体管阵列等容性负载。
背景技术
发射级耦合逻辑(Emitter coupled logic，ECL)，也称为电流开关型逻辑电路，因其工作速度快，平均延迟时间短，广泛应用于双极型数字集成电路。ECL电路由两部分构成，第一是由电流开关控制的差分对逻辑，第二是作为输出缓冲的射极跟随器，射极跟随器的工作电流由一个电阻或者电流源确定，一般是固定的。在大规模集成电路中，ECL电路驱动多级负载电路。由于组成电路的晶体管和互连线存在寄生电阻和寄生电容，随着电路规模的增加，ECL电路的负载电容也在增加。由于ECL电路的射极跟随器工作电流固定，对负载电容放电速度缓慢，ECL电路输出信号下降时间明显比上升时间长。ECL电路负载电容越大，上升时间和下降时间差异越大。上升时间和下降时间不一样，大大降低ECL电路的工作速度。增加射极跟随器的工作电流可以降低下降时间，减少上升时间和下降时间的差异，但是ECL电路的功耗也大大增加。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种电路形式简单，低功耗的驱动容性负载的有源下拉电路，以实现对容性负载快速充电和放电，减少输出信号的下降时间和上升时间，从而减少传播延迟；同时实现差分输入，差分输出。
(二)技术方案
为达到上述目的，本发明提供了一种驱动容性负载的有源下拉电路，包括：输入单元，连接于驱动单元，用于将输入信号转换为差分信号；驱动单元，连接于延迟单元，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；以及延迟单元，用于对输出信号进行延时之后控制驱动单元中的驱动电流源，实现输出从高电平切换到低电平时，对负载电容快速放电；从低电平切换到高电平时，对负载电容快速充电；完成输出信号在高电平和低电平之间的快速切换；
其中，所述输入单元由差分对晶体管和上拉电阻构成，对输入信号进行放大之后转换为差分信号；所述输入单元包括：
第一晶体管(Q1)，其基极与差分输入的同相端ViP相连，其发射极与第二晶体管(Q2)的发射极相连，且与第一电流源(I1)相连，三者的连接点标记为net1，其集电极与第一电阻(R1)的一端相连，且与驱动单元的第五晶体管(Q5)的基极相连，三者的连接点标记为net2；
第二晶体管(Q2)，其基极与差分输入的反相端ViN相连，其发射极与net1相连，其集电极与第二电阻(R2)一端相连，且与驱动单元的第六晶体管(Q6)的基极相连，三者的连接点标记为net3；
第一电流源(I1)，一端连接到电源电压VEE，另一端与net1相连；
第一电阻(R1)，一端与net2相连，另一端接地；以及
第二电阻(R2)，一端与net3相连，另一端接地；
所述驱动单元包括：
第五晶体管(Q5)，其基极与net2相连，其集电极接地，其发射极作为本发明的一个反相输出端VoN，与延迟单元中第三电阻(R3)一端相连，且与第三晶体管(Q3)的集电极相连；
第三晶体管(Q3)，其基极与延迟单元中第三电阻(R3)的另一端相连，连接点标记为net4，其集电极与反相输出端VoN相连，其发射极与第三电流源(I3)相连，连接点标记为net5；
第六晶体管(Q6)，其基极与net3相连，其集电极接地，其发射极作为本发明的同相输出端VoP，与延迟单元中第四电阻(R4)的一端相连，且与第四晶体管(Q4)的集电极相连；
第四晶体管(Q4)，其基极与延迟单元中第四电阻(R4)的另一端相连，连接点标记为net6，其集电极与VoP相连，其发射极与net5相连；
第三电流源(I3)的一端与net5相连，另一端与电源电压VEE相连；以及
第四电流源(I4)的一端与net5相连，另一端与电源电压VEE相连；
所述延迟单元包括：
第三电阻(R3)，一端与反相输出端VoN相连，另一端与net4相连；
第三电容(C3)，一端与电源电压VEE相连，另一端与net4相连；
第四电阻(R4)，一端与同相输出端VoP相连，另一端与net6相连；以及
第四电容(C4)，一端与net6相连，另一端与电源电压VEE相连。
上述方案中，所述第一晶体管Q1和第二晶体管Q2构成射极耦合对，分别接收差分信号Vip和ViN，并通过第一电阻R1和第二电阻R2将差分信号ViP和ViN转化为差分电压输出。
上述方案中，所述差分信号ViP和ViN是相位相反的差分信号，或者是一个接单端信号，另一个接单端信号的共模电平。
上述方案中，所述驱动单元是在传统射极跟随器基础上，引入延时单元，并将两个射极跟随器的驱动电流源连接在一起，从而实现对驱动电流源的电流进行共享和重新分配。
上述方案中，所述第三晶体管Q3和所述第四晶体管Q4为下拉晶体管，其发射极连接在一起，构成射极耦合对；当两个晶体管基极输入电压差大于阈值电压，则射极耦合对的电流将集中在基极电压较大的晶体管中。
上述方案中，所述延时单元利用电阻和电容构成低通滤波器，具有延时作用。
上述方案中，所述第三电阻R3和所述第三电容C3构成低通滤波器，其延迟特性由第三电阻R3和第三电容C3的参数决定。
上述方案中，所述第三电阻R3的阻值为R，所述第三电容C3的容值为C，则其传播延迟tP=0.69RC；RC具体取值，由驱动电路输出信号下降时间的设计目标决定；RC越大，则驱动电路输出波形过冲越大。
上述方案中，所述第四电阻R4和所述第四电容C4构成低通滤波器，其参数选择与延迟单元中的第三电阻R3和第三电容C3相同。
上述方案中，所述延时单元有多种实现形式，包括电阻和电容的串联，以及工作在弱导通状态的二极管和电容的串联。
(三)有益效果
本发明提供的驱动容性负载的有源下拉电路，通过延迟单元，控制驱动单元的有源驱动电流，调节对负载电容的充电和放电电流。在输出从高电平切换到低电平时，延迟单元增加下拉晶体管对负载电容的放电电流；在输出从低电平切换到高电平时，延迟单元关闭下拉晶体管，增加上拉晶体管对负载电容的充电电流。本发明在不增加功耗、没有明显增加电路面积与复杂度的情况下，实现了对容性负载的快速驱动，具有电路简单、低功耗、工作速度快、驱动能力强等优点。
附图说明
图1是传统的射随驱动电路的示意图；
图2是依照本发明实施例的驱动容性负载的有源下拉电路的示意图；
图3是依照本发明实施例的驱动容性负载的有源下拉电路另一种实现形式的示意图；
图4是依照本发明实施例的驱动容性负载的有源下拉电路中电流源的多种实现形式示意图；
图5是依照本发明实施例的驱动容性负载的有源下拉电路对负载电容充电和放电的示意图；
图6是依照本发明实施例的驱动容性负载的有源下拉电路在驱动2.5pF电容输出波形，与传统电路比较的示意图；
图7是依照本发明实施例的驱动容性负载的有源下拉电路在驱动负载电容时，输出信号波形随着负载电容变化的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明的具体实施方式采用负电源供电，电源上轨接地，下轨为负电源VEE。当然，也可以采用正电源供电，此时电源上轨为电源VCC，下轨接地。
本发明提供的驱动容性负载的有源下拉电路，是在传统的射随耦合逻辑的射随输出基础上，引入延迟控制电路，并充分利用差分输出的相位呈反相的特性，对输出射随电流源的电流进行重新分配，增加下拉晶体管的工作电流，加速负载电容电荷的释放，缩短输出波形从高电平切换到低电平的转换时间。
图2是依照本发明实施例的驱动容性负载的有源下拉电路的示意图，该有源下拉电路采用双极型工艺实现，包括输入单元100、驱动单元200及延迟单元300，其中，输入单元100连接于驱动单元200，用于将输入信号转换为差分信号；驱动单元200连接于延迟单元300，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；延迟单元300用于控制驱动单元200的驱动电流，实现输出从高电平切换到低电平时，对负载电容快速放电；从低电平切换到高电平时，对负载电容快速充电；完成输出信号在高电平和低电平之间的快速切换。
进一步地，所述输入单元100包括：
第一晶体管Q1，其基极与差分输入的同相端ViP相连，其发射极与第二晶体管Q2的发射极相连相连，且与第一电流源I1相连，标记为net1，其集电极与第一电阻R1的一端相连，且与驱动单元200的第五晶体管Q5的基极相连，标记为net2；
第二晶体管Q2，其基极与差分输入的反相端ViN相连，其发射极与net1相连，其集电极与第二电阻R2一端相连，且与驱动单元200的第六晶体管Q6的基极相连，标记为net3；
第一电流源I1，一端连接到电源电压VEE，另一端与net1相连；
第一电阻R1，一端与net2相连，另一端接地；
第二电阻R2，一端与net3相连，另一端接地；
第一晶体管Q1和第二晶体管Q2构成射极耦合对，分别接收差分信号Vip和ViN，并通过第一电阻R1和第二电阻R2将差分信号ViP和ViN转化为差分电压输出。ViP和ViN可以是相位相反的差分信号，也可以是一个接单端信号，另一个接单端信号的共模电平。
进一步地，所述驱动单元200包括：
第五晶体管Q5，其基极与net2相连，其集电极接地，其发射极作为本发明的一个反相输出端VoN，与延迟单元300中第三电阻R3一端相连，且与第三晶体管Q3的集电极相连；
第三晶体管Q3，其基极与延迟单元300中第三电阻R3的另一端相连，标记为net4，其集电极与反相输出端VoN相连，其发射极与第三电流源I3相连，标记为net5；
晶体管第六晶体管Q6，其基极与net3相连，其集电极接地，其发射极作为本发明的同相输出端VoP，与延迟单元300中第四电阻R4相连，且与第四晶体管Q4的集电极相连；
第四晶体管Q4，其基极与延迟单元300中第四电阻R4相连，标记为net6，其集电极与VoP相连，其发射极与net5相连；
第三电流源I3的一端与net5相连，另一端与电源电压VEE相连；
第四电流源I4的一端与net5相连，另一端与电源电压VEE相连；
第三晶体管Q3和第四晶体管Q4，也称为下拉晶体管，其发射极连接在一起，构成射极耦合对。射极耦合对的特点在于当两个晶体管基极输入电压差大于阈值电压，则射极耦合对的电流将集中在基极电压较大的晶体管中。为此，假设同相输出端VoP为高电平，经过延迟单元300，第四晶体管Q4的基极电压比第三晶体管Q3的基极电压大，为此第三电流源I3和第四电流源I4的电流将集中在第四晶体管Q4中，而第三晶体管Q3基本处于截止状态。当同相输出端VoP从高电平转换到低电平时，经过延迟单元300，第四晶体管Q4的基极电压信号也将从高电平转换为低电平，但比VoP延迟一段时间，具体时间长短由延迟单元300决定。在VoP转化为低电平时，第四晶体管Q4的基极仍处于高电平状态。根据差分特性可知，在同相输出端VoP从高电平转化为低电平时，反相输出端将从低电平转换为高电平，在延迟单元300的作用下，第三晶体管Q3的基极电压信号也将从低电平转换为高电平，但比VoN延迟一段时间。为此，当射极耦合对第四晶体管Q4的基极处于高电平状态，第三晶体管Q3的基极为低电平，即第三电流源I3和第四电流源I4的电流将集中在第四晶体管Q4中，为VoP从高电平转化为低电平提供的电流为第三电流源I3和第四电流源I4的电流之和。而传统的射随输出驱动电路，在输出从高电平转化为低电平时的工作电流只有第三电流源I3或者第四电流源I4的电流。差分电路是完全对称结构，为此第三电流源I3和第四电流源I4的电流是一样的，为此本发明提供的有源下拉驱动电路在输出从高电平转换为低电平时提供的负载电容释放电流为传统射随输出驱动电路的2倍，有效缩短驱动电路输出信号的下降时间。
在同相输出端VoP从高电平转化为低电平时，反相输出端VoN从低电平转化为高电平，由于此时下拉第三晶体管Q3处于截止状态，第五晶体管Q5的电流全部用来给负载电容充电。为此，本发明提供的有源下拉驱动电路，在输出信号从低电平转化为高电平时，提供的充电电流与传统射随输出驱动电路一样，为此输出信号的上升时间不会增加。
进一步地，所述延迟单元300包括：
第三电阻R3，一端与反相输出端VoN相连，另一端与net4相连；
第三电容C3，一端与电源电压VEE相连，另一端与net4相连。
第四电阻R4，一端与同相输出端VoP相连，另一端与net6相连；
第四电容C4，一端与net6相连，另一端与电源电压VEE相连。
第三电阻R3和第三电容C3构成低通滤波器，其延迟特性由第三电阻R3和第三电容C3的参数决定。第三电阻R3的阻值为R，第三电容C3的容值为C，则其传播延迟tP＝0.69RC。RC具体取值，由驱动电路输出信号下降时间的设计目标决定，一般选择合适的参数使得tP=0.69RC，大概是驱动电路输出信号下降时间的一半即可。RC越大，则驱动电路输出波形过冲越大。
第四电阻R4和第四电容C4构成低通滤波器，其参数选择与延迟单元300中的第三电阻R3和第三电容C3相同。
上述所述电路形式只是具体实现方式中的一种，延迟单元除了有电阻和电容构成外，还可以由二极管、电流源和电容构成，如图3所示。图3中延迟单元300中第五电流源I5为第三二极管D3提供工作电流，第六电流源I6为第四二极管D4提供工作电流，第三二极管D3的导通电阻与第三电容C3构成低通滤波器，第四二极管D4的导通电阻与第四电容C4构成低通滤波器，其同样具有延迟特性。为降低功耗，第三二极管D3只需工作在弱导通状态即可，电容容值的选择原则与电阻、电容构成的延迟单元相同。
上述所述第一电流源I1、第三电流源I3、第四电流源I4、第五电流源I5和第六电流源I6，有多种实现形式，如图4所示。图4(a)所示电流源由一个双极型晶体管和电阻构成，晶体管基极与电压源Vcs相连，发射极串联一个电阻到电源电压VEE，则其集电极则构成一个电流源。图4(b)、(c)、(d)、(e)则列出电流源的可能构成形式。电流源由很多种形式，不局限于图4所示的电路形式。
为进一步说明本发明内容的优势，对工作在同样电压、电流下的驱动容性负载的有源下拉电路与传统的射随输出驱动电路，驱动负载电容的输出波形进行比较。本发明提供的驱动容性负载的有源下拉电路对第一负载电容C1和第二负载电容C2进行充电和放电如图5所示，其中第一负载电容C1和第二负载电容C2相等且等于CL。VoN从低电平切换到高电平，第五晶体管Q5提供充电电流对第一负载电容C1进行充电；VoP从高电平切换到低电平，第四晶体管Q4提供放电电流对第二负载电容C2进行放电，且放电电流一部分来自第四电流源I4，另一部分来自第三电流源I3。对于传统的射随输出驱动电路，随着负载电容的增加，其输出波形下降时间急剧增加，且大于上升时间。采用本发明提供的驱动容性负载的有源下拉电路驱动2.5pF负载电容，与传统电路比较结果如图6所示，本发明电路的下降沿时间明显小于传统电路。采用本发明提供的驱动容性负载的有源下拉电路，如图7所示，当负载电容CL从0.5pF增加到2.5pF，其输出波形下降时间没有明显增加，且与上升时间接近。这充分说明本发明所提供方法的有效性。
需要说明的是，虽然图示中采用双极型晶体管进行说明，但本专利的结构可以应用到MOS电路。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种驱动容性负载的有源下拉电路，其特征在于，包括：
输入单元，连接于驱动单元，用于将输入信号转换为差分信号；
驱动单元，连接于延迟单元，用于提供有源驱动电流，并对驱动电流源的电流进行共享和重新分配；以及
延迟单元，用于对输出信号进行延时之后控制驱动单元中的驱动电流源，实现输出从高电平切换到低电平时，对负载电容快速放电；从低电平切换到高电平时，对负载电容快速充电；完成输出信号在高电平和低电平之间的快速切换；
其中，所述输入单元由差分对晶体管和上拉电阻构成，对输入信号进行放大之后转换为差分信号；所述输入单元包括：
第一晶体管(Q1)，其基极与差分输入的同相端ViP相连，其发射极与第二晶体管(Q2)的发射极相连，且与第一电流源(I1)相连，三者的连接点标记为net1，其集电极与第一电阻(R1)的一端相连，且与驱动单元的第五晶体管(Q5)的基极相连，三者的连接点标记为net2；
第二晶体管(Q2)，其基极与差分输入的反相端ViN相连，其发射极与net1相连，其集电极与第二电阻(R2)一端相连，且与驱动单元的第六晶体管(Q6)的基极相连，三者的连接点标记为net3；
第一电流源(I1)，一端连接到电源电压VEE，另一端与net1相连；
第一电阻(R1)，一端与net2相连，另一端接地；以及
第二电阻(R2)，一端与net3相连，另一端接地；
所述驱动单元包括：
第五晶体管(Q5)，其基极与net2相连，其集电极接地，其发射极作为本发明的一个反相输出端VoN，与延迟单元中第三电阻(R3)一端相连，且与第三晶体管(Q3)的集电极相连；
第三晶体管(Q3)，其基极与延迟单元中第三电阻(R3)的另一端相连，连接点标记为net4，其集电极与反相输出端VoN相连，其发射极与第三电流源(I3)相连，连接点标记为net5；
第六晶体管(Q6)，其基极与net3相连，其集电极接地，其发射极作为本发明的同相输出端VoP，与延迟单元中第四电阻(R4)的一端相连，且与第四晶体管(Q4)的集电极相连；
第四晶体管(Q4)，其基极与延迟单元中第四电阻(R4)的另一端相连，连接点标记为net6，其集电极与VoP相连，其发射极与net5相连；
第三电流源(I3)的一端与net5相连，另一端与电源电压VEE相连；以及
第四电流源(I4)的一端与net5相连，另一端与电源电压VEE相连；
所述延迟单元包括：
第三电阻(R3)，一端与反相输出端VoN相连，另一端与net4相连；
第三电容(C3)，一端与电源电压VEE相连，另一端与net4相连；
第四电阻(R4)，一端与同相输出端VoP相连，另一端与net6相连；以及
第四电容(C4)，一端与net6相连，另一端与电源电压VEE相连。
2.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述第一晶体管(Q1)和第二晶体管(Q2)构成射极耦合对，分别接收差分信号Vip和ViN，并通过第一电阻(R1)和第二电阻(R2)将差分信号ViP和ViN转化为差分电压输出。
3.根据权利要求2所述的驱动容性负载的有源下拉电路，其特征在于，所述差分信号ViP和ViN是相位相反的差分信号，或者是一个接单端信号，另一个接单端信号的共模电平。
4.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述驱动单元是在传统射极跟随器基础上，引入延时单元，并将两个射极跟随器的驱动电流源连接在一起，从而实现对驱动电流源的电流进行共享和重新分配。
5.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述第三晶体管(Q3)和所述第四晶体管(Q4)为下拉晶体管，其发射极连接在一起，构成射极耦合对；当两个晶体管基极输入电压差大于阈值电压，则射极耦合对的电流将集中在基极电压较大的晶体管中。
6.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述延时单元利用电阻和电容构成低通滤波器，具有延时作用。
7.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述第三电阻(R3)和所述第三电容(C3)构成低通滤波器，其延迟特性由第三电阻(R3)和第三电容(C3)的参数决定。
8.根据权利要求7所述的驱动容性负载的有源下拉电路，其特征在于，所述第三电阻(R3)的阻值为R，所述第三电容(C3)的容值为C，则其传播延tP=0.69RC；RC具体取值，由驱动电路输出信号下降时间的设计目标决定；RC越大，则驱动电路输出波形过冲越大。
9.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述第四电阻(R4)和所述第四电容(C4)构成低通滤波器，其参数选择与延迟单元中的第三电阻(R3)和第三电容(C3)相同。
10.根据权利要求1所述的驱动容性负载的有源下拉电路，其特征在于，所述延时单元有多种实现形式，包括电阻和电容的串联，以及工作在弱导通状态的二极管和电容的串联。
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