CN106656156B - 一种减小输出信号下降时间的pecl发送器接口电路 - Google Patents

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Abstract

本发明涉及一种减小输出信号下降时间的PECL发送器接口电路，第一MOS管、第二MOS管和已有PECL发送器接口电路；第一MOS管的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管的栅极；第一MOS管的源极连接已有PECL发送器接口电路的偏置电压端；第二MOS管的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管的栅极；第二MOS管的源极连接已有PECL发送器接口电路的偏置电压端。本发明利用交叉耦合对管为输出节点等效负载电容提供了一条额外的放电通路，减小了输出信号的下降时间，能够适用于高频率场合，驱动大电容负载。

Description

一种减小输出信号下降时间的PECL发送器接口电路
技术领域
本发明涉及一种减小输出信号下降时间的PECL发送器接口电路，属于接口电路设计领域。
背景技术
CMOS集成电路相较于BJT集成电路成本更加低廉。传统的基于BJT工艺的PECL接口电路无法与标准CMOS工艺集成，因此设计一种基于CMOS工艺的PECL发送器接口极为必要。
常见的基于CMOS工艺的PECL发送器接口电路如图1所示，它以CMOS信号驱动的开漏的PMOS管11、12作为片内输出级，它的缺点是输出节点的等效负载电容只能通过负载电阻向偏置电源放电。当信号频率较高、等效负载电容较大时，放电时间非常缓慢，使得输出信号波形出现严重失真，甚至输出信号还来不及下降到额定低电平时，就要开始上升阶段了。如何加快放电时间，避免PECL发送器的输出波形失真，是本领域亟待解决的技术问题。
发明内容
本发明的目的在于克服现有技术的不足，提供一种减小输出信号下降时间的PRCL发送器接口电路，在不过多增加电路复杂度的情况下，克服现有CMOS工艺下的PECL发送器的由于放电缓慢造成的下降时间较长的问题。
本发明目的通过如下技术方案予以实现：
提供一种减小输出信号下降时间的PECL发送器接口电路，包括：第一MOS管、第二MOS管和已有PECL发送器接口电路；
第一MOS管的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管的栅极；第一MOS管的源极连接已有PECL发送器接口电路的偏置电压端；第二MOS管的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管的栅极；第二MOS管的源极连接已有PECL发送器接口电路的偏置电压端。
提供一种减小输出信号下降时间的PECL发送器接口电路，包括：第一MOS管、第二MOS管和已有PECL发送器接口电路；
第一MOS管的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管的栅极；第一MOS管的源极经偏置电阻Rbias接地；第二MOS管的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管的栅极；第二MOS管的源极经偏置电阻Rbias接地。
优选的，Rbias＝(VDDPECL-2V)/28mA，VDDPECL为已有PECL发送器接口电路的电源电压。
提供一种减小输出信号下降时间的PECL发送器接口电路，包括：第一MOS管、第二MOS管、已有PECL发送器接口电路和并联偏置支路；
已有PECL发送器接口电路的负载电路包括并联在PECL发送器接口电路电源和地之间的第一、第二分压电路，第一分压电路包括串联的第一上拉电阻和第一下拉电阻，第一上拉电阻和第一下拉电阻的公共连接端连接已有PECL发送器接口电路的负输出端；第二分压电路包括串联的第二上拉电阻和第二下拉电阻，第二上拉电阻和第二下拉电阻的公共连接端连接已有PECL发送器接口电路的正输出端；
并联偏置支路包括并联在PECL发送器接口电路电源和地之间的第三上拉电阻和第三下拉电阻；
第一MOS管的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管的栅极；第一MOS管的源极连接第三上拉电阻和第三下拉电阻的公共连接端；第二MOS管的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管的栅极；第二MOS管的源极连接第三上拉电阻和第三下拉电阻的公共连接端。
优选的，第三上拉电阻和第三下拉电阻分别为127欧姆和83欧姆。
本发明与现有技术相比具有如下优点：
(1)本发明利用交叉耦合对管为输出节点等效负载电容提供了一条额外的放电通路，减小了输出信号的下降时间，能够适用于高频率场合，驱动大电容负载。
(2)本发明的结构简单，仅需在现有PECL发送器接口电路的基础上添加两个MOS管即可大幅减小下降时间，加工周期短，易于实现。
(3)本发明充分考虑不同负载形式，提供了相应的实施方式，可操作性高。
附图说明
图1为已有常见的基于CMOS工艺的PECL发送器接口电路。
图2为本发明所述的一种减小输出信号下降时间的PECL发送器接口电路暨标准端接负载形式下的应用实例。
图3为本发明在T型网络负载形式下的应用实例。
图4为本发明在戴维南型网络负载形式下的应用实例。
具体实施方式
如图2所示，差分信号输入信号VIN+和VIN-分别为CMOS信号，它们的相位相差180度，它们分别控制PMOS输出管21和PMOS输出管22的导通和关闭。NMOS晶体管22的栅极与NMOS晶体管23的漏极相连，NMOS晶体管23的栅极与NMOS晶体管22的漏极相连，它们的源极共同连接到偏置电源VTT，形成了交叉耦合对结构200。PMOS输出管21、22的漏极分别直接与交叉耦合对管23、24的漏极相连并连接到输出端口VOUT-和VOUT+。
当输入信号VIN+为0V，VIN-等于电源电压时，输出管21导通，输出管22截止。此时VOUT-为高电平，即NMOS管24的栅极为高电平，NMOS管24导通，VOUT+被下拉到低电平，此时NMOS管23的栅极为低电平，NMOS管23截止，VOUT-保持在高电平。此时交叉耦合对结构不会对输出信号造成影响。同理可分析VIN+等于电源电压，VIN-为0V的情况。
当输入信号VIN+从0V向电源电压跳变，VIN-从电源电压向0V跳变时，VOUT+由低电平向高电平转换，此时NMOS管23逐渐导通，输出节点VOUT-除了通过电阻25向偏置电源VTT放电之外，还可以通过NMOS管23向偏置电源VTT放电，使其可以迅速下降到低电平。同理可分析VIN+从电源电压向0V跳变，VIN-从0V向电源电压跳变时，通过NMOS管24向偏置电源VTT放电，使其可以迅速下降到低电平。
在负载形式为标准端接的情况下，即输出端分别通过50欧姆电阻25、26接到电源VTT＝VDDPECL-2V的情况下，偏置电源VTTX直接连接到偏置电源VTT上。
实施例1：
如图2所示，输出端VOUT+和VOUT-按照通用PECL端接形式，分别连接片外50欧姆电阻25、26到偏置电源VTT上。交叉耦合对200连接至偏置电源VTTX上，VTTX与VTT直接相连，其电平值为LVPECL标准中规定的VDDPECL-2V。
两个PMOS晶体管21、22作为主输出管。它们的栅极连接至输入端VIN+和VIN-，它们的漏极连接至输出端VOUT-和VOUT+，它们的源极连接至电源VDDPECL。它们将输入CMOS信号转化为交替出现的电流信号流经负载电阻产生输出电压。
一个交叉耦合对200，作为辅助电路连接至输出端，用于减小输出信号下降时间。
实施例2：
如图3所示，输出端VOUT+和VOUT-按照T型网络的端接形式，分别连接片外50欧姆电阻31、32到偏置电阻33的一端300，偏置电阻33的另一端接地。交叉耦合对连接至偏置电源VTTX上，VTTX与节点300相连，保证经片外负载得到的低电平与经片内交叉耦合对得到的低电平相同。
在负载形式为T型网络的情况下，即输出端分别通过50欧姆电阻31、32接到偏置电阻33的一端300，偏置电阻33的另一端接地，偏置电源VTTX连接至偏置电阻不接地的一端300。
为满足节点301的电位与偏置电源VTT＝VDDPECL-2V等效，偏置电阻Rbias需满足Rbias＝(VDDPECL-2V)/28mA。
实施例3：
如图4所示，输出端VOUT+和VOUT-按照戴维南网络的端接形式400，分别接上拉127欧姆电阻到电源VDDPECL和下拉83欧姆到地。交叉耦合对偏置电源VTTX由分压电阻网络401提供。分压电阻网络由连接到电源VDDPECL的上拉127欧姆电阻和连接到地的下拉83欧姆电阻构成，其中间节点402与交叉耦合对偏置电源VTTX相连。
在负载形式为戴维南型网络400的情况下，即每个输出端接上拉127欧姆电阻41、42到电源VDDPECL和下拉83欧姆电阻43、44到地，偏置电源VTTX连接至分压电阻网络401的中间节点402。
它包含一个上拉电阻45和一个下拉电阻46，阻值分别为127欧姆和83欧姆。以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (1)

1.一种减小输出信号下降时间的PECL发送器接口电路，其特征在于包括：第一MOS管(23)、第二MOS管(24)和已有PECL发送器接口电路；
第一MOS管(23)的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管(24)的栅极；第一MOS管(23)的源极经偏置电阻Rbias接地；第二MOS管(24)的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管(23)的栅极；第二MOS管(24)的源极经偏置电阻Rbias接地；Rbias＝(VDDPECL-2V)/28mA，VDDPECL为已有PECL发送器接口电路的电源电压；
第一MOS管(23)、第二MOS管(24)、已有PECL发送器接口电路和并联偏置支路(401)；
已有PECL发送器接口电路的负载电路包括并联在PECL发送器接口电路电源和地之间的第一、第二分压电路，第一分压电路包括串联的第一上拉电阻(41)和第一下拉电阻(43)，第一上拉电阻(41)和第一下拉电阻(43)的公共连接端连接已有PECL发送器接口电路的负输出端；第二分压电路包括串联的第二上拉电阻(42)和第二下拉电阻(44)，第二上拉电阻(42)和第二下拉电阻(44)的公共连接端连接已有PECL发送器接口电路的正输出端；
并联偏置支路(401)包括并联在PECL发送器接口电路电源和地之间的第三上拉电阻(45)和第三下拉电阻(46)；
第一MOS管(23)的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管(24)的栅极；第一MOS管(23)的源极连接第三上拉电阻和第三下拉电阻的公共连接端；第二MOS管(24)的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管(23)的栅极；第二MOS管(24)的源极连接第三上拉电阻和第三下拉电阻的公共连接端；第三上拉电阻和第三下拉电阻分别为127欧姆和83欧姆。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1212515A (zh) * 1997-09-16 1999-03-31 日本电气株式会社 具有多个电平移动级的电平移动电路
CN1734942A (zh) * 2004-08-09 2006-02-15 三星电子株式会社 具有低漏电流的电平移位器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN201910785U (zh) * 2010-12-24 2011-07-27 厦门优迅高速芯片有限公司 一种pecl电平接口电路
CN102088284B (zh) * 2010-12-24 2013-01-02 厦门优迅高速芯片有限公司 一种pecl电平接口电路
CN105207663B (zh) * 2015-09-25 2018-04-17 厦门优迅高速芯片有限公司 一种兼容pecl/ttl/cmos电平的输出电路
CN205039798U (zh) * 2015-09-25 2016-02-17 厦门优迅高速芯片有限公司 兼容pecl/ttl/cmos电平的输出电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1212515A (zh) * 1997-09-16 1999-03-31 日本电气株式会社 具有多个电平移动级的电平移动电路
CN1734942A (zh) * 2004-08-09 2006-02-15 三星电子株式会社 具有低漏电流的电平移位器

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