CN110162498B - 可工作在不同电源电压下的lvds接收电路 - Google Patents

可工作在不同电源电压下的lvds接收电路 Download PDF

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Abstract

本说明书实施例提供一种LVDS接收电路，该电路包括轨‑轨的前置放大器；和，迟滞比较器，耦合到第一输出端和第二输出端，以便提供差分到单端的转换。轨‑轨的前置放大器由第一电平驱动。前置放大器包括工作在不同轨电平区域的第一差分输入对和第二差分输入对。前置放大器还包括第一输入支路和第三输入支路，分别用于将第一和第二差分输入对上的一对差分电压信号转换为差分电流信号。前置放大器还包括不同的支路结构，以便在不同的轨电平区域采集来自不同输入支路上的差分电流信号。通过本说明书实施例提供的电路，可有效提升接收电路的信号带宽。

Description

可工作在不同电源电压下的LVDS接收电路
技术领域
本说明书涉及集成电路技术领域，尤其涉及一种可工作在不同电源电压下的LVDS接收电路。
背景技术
随着数字技术和网络技术的发展，数据传输速率的要求越来越高。芯片与芯片之间、不同系统终端之间的接口电路，成为整个系统数据传输速率提高的障碍。
低电压摆幅差分信号(Low Voltage Differential Signal，LVDS)传输系统原理如图1所示，发送器将输入的CMOS电平的数字信号转换成差分(LVDS)信号进行通信传输。差分信号通过传输线到达接收器电路，接收器电路将差分信号转换成CMOS信号供后续数字处理电路处理。在信号传输线的输入和输出端，考虑到高频信号的反射需要阻抗匹配电阻。
在传统的LVDS接收电路中，LVDS的接收信号范围是0.05V-2.4V。然而，接收电路的电源电压有下降至2.5V的趋势，因此有必要采取不同的解决方案。
发明内容
本说明书一个或多个实施例描述了一种LVDS接收电路，包括：轨-轨的前置放大器；和，迟滞比较器，耦合到第一输出端和第二输出端，以便提供差分到单端的转换。
轨-轨的前置放大器由第一电平驱动。前置放大器包括第一差分输入对，工作在第一轨电平区域；其中，第一轨电平区域是和第一电平和地之间的一个有关的区域；第二差分输入对，工作在第二轨电平区域；其中，第二轨电平区域是和第一电平和地之间的另一个有关的区域。第一轨电平区域和第二轨电平区域覆盖第一电平和地之间的电平区域；
前置放大器还包括第一输入支路和第三输入支路，第一输入支路和第三输入支路用于将第一差分输入对上的一对差分电压信号转换为差分电流信号；第二输入支路和第四输入支路，第二输入支路和第四输入支路用于将第二差分输入对上的一对差分电压信号转换为差分电流信号。
前置放大器还包括电路支路结构，包括镜像电路，用于在第一轨电平区域或第二轨电平区域采集来自第一至第四输入支路上的差分电流信号。
迟滞比较器由第二电平驱动，耦合到第一输出端和第二输出端，以便提供差分到单端的转换，其中第二电平小于第一电平。
在一个可能的实施方式中，电路支路结构包括第五支路和第六支路，构成第一输入支路的镜像电路，从而以镜像的方式将第一输入支路的电流复制到第五支路和第六支路。
电路支路结构还包括第七支路和第八支路，构成第二输入支路的镜像电路，从而以镜像的方式将第二输入支路的电流复制到第七支路和第八支路。
电路支路结构还包括第九支路和第十支路，构成第三输入支路的镜像电路，从而以镜像的方式将第三输入支路的电流复制到第九支路和第十支路。
电路支路结构还包括第十一支路和第十二支路，构成第四输入支路的镜像电路，从而以镜像的方式将第四输入支路的电流复制到第十一支路和第十二支路。
第五支路和第七支路并联；第六支路和第八支路构成的并联电路和第一电阻串联，以提供第一输出端。
第九支路和第十一支路并联；第十支路和第十二支路构成的并联电路和第二电阻串联，以提供第二输出端。
在一个可能的实施方式中，在第六支路和第八支路构成的并联电路和第一电阻串联的串联电路中包括第一晶体管，第十支路和第十二支路构成的并联电路和第二电阻串联的串联电路中包括第二晶体管；所述迟滞比较器包括在在第一输入端的第三晶体管和在第二输入端的第四晶体管；其中，所述第三晶体管和第四晶体管采用第二电平驱动或者欠驱动到第三电平的晶体管。第三电平小于第二电平。
在一个可能的实施方式中，包括耦合在第一输出端和第二输出端的负阻负容电路，所述负阻负容电路包括第五晶体管，第五晶体管的源极耦合到第一输出端，栅极耦合到第二输出端，漏极经电流源耦合到电源电压；和，第六晶体管，第六晶体管的源极耦合到第二输出端，栅极耦合到第一输出端，漏极经电流源耦合到电源电压；电容，耦合在第五晶体管的漏极和第六晶体管的漏极之间。
通过本说明书实施例提供的电路，可有效提升接收电路的信号带宽。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为低电压摆幅差分信号(Low Voltage Differential Signal，LVDS)传输系统原理；
图2是根据本发明一个实施例的LVDS接收电路示意图；
图3是根据本发明另一实施例的LVDS接收电路示意图；
图4是根据本发明再一实施例的LVDS接收电路示意图；
图5是以上三种接收电路在1.428Gbps，prbs15输入下的眼图。
具体实施方式
下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
图2是根据本发明一个实施例的LVDS接收电路示意图。如图2所示，LVDS接收电路采用电流模式的接收器结构，可以满足工作在不同的电源电压(例如3.3V/2.5V)下的高速小信号输入的接收。下文以电平为2.5V为例，对本申请展开描述，当然，其它数值的电平也是可行的。
LVDS接收电路包括两级；第一级为轨-轨(rail-to-rail)的前置放大器，采用电流模式，提供大约例如8-10db的增益和高的带宽；第二级为一个高速的迟滞比较器，并提供差分到单端以及高压到低压的转换。
前置放大器包括第一差分输入对和第二差分输入对。第一差分输入对和第二差分输入对，共同以输入信号inp和inn为输入差分信号。
第一差分输入对工作在第一轨电平区域；其中，第一轨电平区域是和第一电平和地之间的一个有关的区域；第一差分输入对由NMOS晶体管实现，由耦合在负电源输入端(接地端)的电流源I 0驱动。
第二差分输入对工作在第二轨电平区域；其中，第二轨电平区域是和第一电平和地之间的另一个有关的区域；由PMOS晶体管实现，由耦合在正电源输入端VDDIO的电流源I0驱动。VDDIO由例如2.5V电平供电。
第一轨电平区域和第二轨电平区域覆盖第一电平和地之间的电平区域；在一个例子中，第一电平为2.5v，第一轨电平区域为0v-2.0v，第二轨电平区域为0.4v-2.4v。
前置放大器还包括第一输入支路和第二输入支路、第三输入支路和第四输入支路。第一输入支路和第三输入支路用于将第一差分输入对上的一对差分电压信号转换为差分电流信号；第二输入支路和第四输入支路用于将第二差分输入对上的一对差分电压信号转换为差分电流信号。
前置放大器包括PMOS晶体管M0构成的第五支路和PMOS晶体管M3构成的第六支路，并且将第一输入支路得到的电流信号以镜像的方式复制到第五支路和第六支路。
前置放大器包括NMOS管M1构成的第七支路和NMOS管M2构成的第八支路，并且通过NMOS晶体管M5和第二输入支路中的晶体管构成的电流镜将第二输入支路得到的电流信号以镜像的方式复制到第七支路和第八支路。
对应于第三输入支路和第四输入支路，前置放大器包括和第五-第八支路相同的支路结构，即第九-第十二支路。
前置放大器包括PMOS晶体管M0’构成的第九支路和PMOS晶体管M3’构成的第十支路，并且通过电流镜将第三输入支路得到的电流信号以镜像的方式复制到第九支路和第十支路。
前置放大器包括NMOS管M1’构成的第十一支路和NMOS管M2构成的第十二支路，并且通过电流镜将第四输入支路得到的电流信号以镜像的方式复制到第十一支路和第十二支路。
其中，第五支路和第七支路并联，PMOS晶体管M0的漏极耦合到PMOS晶体管M1的漏极，从而串接在NMOS管M5的漏极。
第六支路和第八支路并联，PMOS晶体管M2和M3的漏极耦合在一起，且在节点21处和电阻R0串联。节点构成前置放大器的第一输出端。
类似地，第九支路和第十一支路并联，PMOS晶体管M0’的漏极耦合到PMOS晶体管M1’的漏极，从而串接在NMOS管M5’的漏极。
第十支路和第十二支路并联，PMOS晶体管M2’和M3’的漏极耦合在一起，且在节点22处和电阻R1串联。节点构成前置放大器的第二输出端。
前置放大器的工作原理如下。当输入信号的共模范围在0.05-0.4V范围内，第一差分输入对不工作，而第二差分输入对工作；M0/M3/M0’/M3’不提供电流，则输出由M1/M2/M1’/M2’和R0/R1共同组成的差分放大器传递信号。当输入共模范围在2.0-2.4V范围，则由M0/M3/M0’/M3’和R0/R1共同组成的差分放大器放大并输出信号到位于下级的比较器。在0.4-2.0V的共模范围内，则M0/M3/M1/M2/M0’/M3’/M1’/M2’都能提供电流。
假设，若流过M0的电流为+Δi1(M0’为-Δi1)，流过M5的电流为+Δi2(M5’为-Δi2)。若Δi1>Δi2，则流过M1和M2的电流为0，流过R0的电流为Δi1；若Δi1<Δi2，则流过M1的电流为(Δi2-Δi1)，这时，流过R0的电流变成Δi2。故而，前置放大器在输入共模变化时，也能保持较为均衡的输出增益和输出共模范围。
在以上的电路中，第五至第十二支路仅属举例。本领域的技术人员意识到，可以采取其它的电路支路结构，在镜像电路的帮助下，在不同的轨电平区域采集来自不同输入支路上的差分电流信号，从而实现满摆幅的前置放大电路。
第二级迟滞比较器采用内核电压VDDCORE供电。内核电压VDDCORE可以低于VDDIO。除了NMOS管M6/M6’，其它采用内核mos管，即采用内核电压VDDCORE供电，由此提高了比较器的工作速度，并节省了工作状态下的功耗。
图3是根据本发明另一实施例的LVDS接收电路示意图。图3的LVDS接收电路不同于图2之处在于，在R0和PMOS晶体管M2/M3之间增加M4，在R1和PMOS晶体管M2’/M3’之间增加M4’,以此限制前置放大器的输出幅度。在图2中，前置放大器电路中使用的是2.5V过驱动(over-drive)到3.3V的MOS类型，这种MOS类型可以耐压到3.3V(+20％)，但是管子的沟道长度(L)会相应的增加，从而增大了电路的尺寸/面积以及寄生电容。
在图3中，增加了M4和M4’对管。当VDDIO＝3.3V时候，电阻R0上面的电压最大值会被限制在VDDIO-Vth-Vds。故而，M6/M6’可以选取2.5V或者2.5V欠驱动(under-drive)到1.8V的管子，相对于2.5V过驱动到3.3V的管子类型，有较小的长度L和较大的跨导gm，也即减小了面积也减小了寄生电容，从而提高前置放大器的带宽频率。
在一个例子中，为了进一步提高接收器电路的工作频率，可以在前置放大器的第一和第二输出端之间增加负阻负容电路来提高其带宽。图4是根据本发明再一实施例的LVDS接收电路示意图。如图4所示，当v1比v1’低的时候，M7电流比M7’小，则Cc储能使v2比v2’电压高；当信号翻转使v1升高v1’降低时,流过M7的电流增加而M7’减小，而Cc有阻止v2和v2’变化的作用，这样，在v1由低上升的过程中，M7会提供额外的电流，加快v1的上升。同理v1’也如此。
图5是以上三种接收电路在1.428Gbps，prbs15输入下的眼图。可见带宽有了较大的提升。从上至下可见，眼交叉比分别为20.32p，16.21p，10.92p。这意味着，接收电路的信号带宽越来越宽。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (4)

1.一种LVDS接收电路，包括：
轨-轨的前置放大器，由第一电平驱动；包括：
第一差分输入对，工作在第一轨电平区域；其中，第一轨电平区域是和第一电平和地之间的一个有关的区域；
第二差分输入对，工作在第二轨电平区域；其中，第二轨电平区域是和第一电平和地之间的另一个有关的区域；第一轨电平区域和第二轨电平区域覆盖第一电平和地之间的电平区域；
第一输入支路和第三输入支路，第一输入支路和第三输入支路用于将第一差分输入对上的一对差分电压信号转换为差分电流信号；
第二输入支路和第四输入支路，第二输入支路和第四输入支路用于将第二差分输入对上的一对差分电压信号转换为差分电流信号；
电路支路结构，包括镜像电路，用于在第一轨电平区域或第二轨电平区域采集来自第一至第四输入支路上的差分电流信号；
迟滞比较器，由第二电平驱动，耦合到第一输出端和第二输出端，以便提供差分电流信号到单端的转换，其中第二电平小于第一电平。
2.根据权利要求1所述的LVDS接收电路，其特征在于电路支路结构包括：
第五支路(M0)和第六支路(M3)，构成第一输入支路的镜像电路，从而以镜像的方式将第一输入支路的电流复制到第五支路和第六支路；
第七支路(M1)和第八支路(M2)，构成第二输入支路的镜像电路，从而以镜像的方式将第二输入支路的电流复制到第七支路和第八支路；
第九支路(M0’)和第十支路(M3’)，构成第三输入支路的镜像电路，从而以镜像的方式将第三输入支路的电流复制到第九支路和第十支路；
第十一支路(M1’)和第十二支路(M2’)，构成第四输入支路的镜像电路，从而以镜像的方式将第四输入支路的电流复制到第十一支路和第十二支路；
其中，第五支路和第七支路并联；第六支路和第八支路构成的并联电路和第一电阻(R0)串联，以提供第一输出端；
第九支路和第十一支路并联；第十支路和第十二支路构成的并联电路和第二电阻(R1)串联，以提供第二输出端。
3.根据权利要求1所述的LVDS接收电路，其特征在于在第六支路和第八支路构成的并联电路和第一电阻(R0)串联的串联电路中包括第一晶体管(M4)，第十支路和第十二支路构成的并联电路和第二电阻(R1)串联的串联电路中包括第二晶体管(M4’)；所述迟滞比较器包括在第一输入端的第三晶体管和在第二输入端的第四晶体管；其中，所述第三晶体管和第四晶体管采用第二电平驱动或者欠驱动到第三电平的晶体管，第三电平小于第二电平。
4.根据权利要求1所述的LVDS接收电路，其特征在于包括耦合在第一输出端和第二输出端的负阻负容电路，所述负阻负容电路包括第五晶体管(M7)，第六晶体管(M7’)以及电容(Cc)；所述第五晶体管的源极耦合到第一输出端，栅极耦合到第二输出端，漏极经电流源耦合到电源电压；所述第六晶体管(M7’)，第六晶体管的源极耦合到第二输出端，栅极耦合到第一输出端，漏极经电流源耦合到电源电压；所述电容(Cc)，耦合在第五晶体管的漏极和第六晶体管的漏极之间。
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